KR20070069755A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1 to 7 are cross-sectional views for each process for explaining a method of manufacturing a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 반도체기판 20: 폴리실리콘막10: semiconductor substrate 20: polysilicon film
30: 질화막 40: 트렌치30: nitride film 40: trench
50: 소자분리막 60: 스페이서50: device isolation layer 60: spacer
70: 절연막 80: 홈70: insulating film 80: groove
90a: 게이트절연막 90b: 게이트 도전막90a: gate
90: 게이트 100: 층간절연막90: gate 100: interlayer insulating film
110: 랜딩 플러그 콘택110: landing plug contact
본 발명은 반도체 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 전구형 리세스 게이트 및 자기 정렬 콘택을 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a bulb-type recess gate and a self-aligned contact.
고집적 메모리 소자나 고집적 소자(ULSI)를 제조하기 위해서는 디자인 룰(design rule)이 더욱 작아지고 있으며 복잡해지고 있다. 소자의 고집적을 위해서는 소자의 사이즈가 축소되고 있으며 이러한 축소화 경향은 날로 심화되고 있다. 이러한 추세는 저장 단위가 되는 셀 트랜지스터 뿐만 아니라 주변 회로의 트랜지스터의 채널 길이가 감소되고 있는 실정이다.Design rules are becoming smaller and more complex to manufacture highly integrated memory devices or ULSIs. In order to achieve high integration of devices, the size of devices has been reduced, and the downsizing tendency is intensifying. Such a trend is that the channel lengths of transistors of peripheral circuits as well as cell transistors serving as storage units are decreasing.
이렇게, 채널 길이의 감소로 인해 기판의 도핑 농도는 증가되고, 이로 인해, 전기장이 증가함에 따라, 누설전류가 증가하게 된다. 따라서, 결과적으로 안정적인 트랜지스터 특성을 얻기가 어려워진다.In this way, the doping concentration of the substrate is increased due to the decrease in the channel length, which causes the leakage current to increase as the electric field increases. As a result, it becomes difficult to obtain stable transistor characteristics.
한편, 상기와 같은 문제점, 즉, 단채널효과를 방지하기 위한 방법으로 반도체 기판을 리세스(recess), 즉, 기판을 식각해서 홈을 형성한 후, 상기 홈 상에 게이트를 형성하여 유효채널길이(effectine channel length)를 증가시키는 리세스 게이트(recess gate)에 대한 연구가 활발히 진행되고 있다. On the other hand, in order to prevent the above problems, that is, short channel effect, the semiconductor substrate is recessed, that is, the substrate is etched to form a groove, and then a gate is formed on the groove to form an effective channel length. There is an active research on a recess gate that increases the effect channel length.
상기와 같은 방법은 채널 도핑 농도를 줄일 수 있어서 Data Retention Time을 늘릴 수 있어 셀의 특성을 향상시킬 수 있다. As described above, the channel doping concentration can be reduced, thereby increasing the data retention time, thereby improving cell characteristics.
그러나, 상기와 같이 유효채널길이를 증가시키기 위한 리세스 게이트 형성시 기판을 리세스(recess)하기 위한, 즉, 홈 형성을 위한 마스크 공정에 사용하는 노광장비와 게이트 형성을 위한 마스크 공정에 사용하는 노광장비가 다르다. 즉, 집적도가 증가함에 따라 미세 폭의 홈을 형성하기 위해, 상기 기판을 리세스 하기 위한 마스크 공정에서 사용하는 노광장비는 고분해능 장비를 사용하고 있다. 따라서, 두 마스크 공정 사이에 사용하는 이종 노광장비의 차이로 인하여 게이트와 홈이 정 렬(align) 상태로 형성하지 못하고 홈의 좌측 또는 우측으로 오정렬(misalign) 상태로 형성하게 된다. However, as described above, the recesses used to form the recess gates for increasing the effective channel length, for example, are used in the masking process for forming the gate and the exposure equipment used for the mask process for forming the grooves. The exposure equipment is different. That is, the exposure equipment used in the mask process for recessing the substrate in order to form grooves having a fine width as the degree of integration increases, uses high resolution equipment. Therefore, due to the difference in heterogeneous exposure equipment used between the two mask processes, the gate and the grooves are not formed in an aligned state, but are formed in a misaligned state to the left or right side of the groove.
또한, 이러한 오정렬로 인해 게이트를 필연적으로 과도식각(over etch)을 해야는데, 이 때, 홈 부분에 형성된 게이트 전극물질도 과도식각된다. 이로 인해, 후속 게이트 재산화(reoxidation) 공정시 게이트절연막의 두께 변화에 많은 영향을 미치게 되어 결과적으로 원하지 않는 소자 특성변화를 유발하게 된다.In addition, due to such misalignment, the gate is inevitably overetched. At this time, the gate electrode material formed in the groove portion is also overetched. This greatly affects the thickness change of the gate insulating film during the subsequent gate reoxidation process, resulting in unwanted device characteristic changes.
한편, 반도체 소자의 고집적화에 따라 상하부 패턴들간, 특히 기판 접합영역과 비트라인간 및 기판 접합영역과 캐패시터간이 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(self aligned contact : 이하 SAC)을 통해 접합영역 상에 랜딩 플러그 콘택을 형성함으로써, 이러한 랜딩 플러그 콘택에 의해 상하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.On the other hand, due to the high integration of semiconductor devices, it is difficult to electrically connect between upper and lower patterns, in particular, between the substrate bonding region and the bit line, and between the substrate bonding region and the capacitor. Accordingly, in the recent semiconductor manufacturing process, the landing plug contact is formed on the junction region through self aligned contact (SAC), so that the landing plug contact makes stable electrical connection between the upper and lower patterns. have.
그러나, 소자의 디자인 룰이 0.1㎛ 아래로 내려감에 따라서 데이타 입출력을 위한 비트라인을 연결하는 랜딩 플러그 콘택과 캐패시터를 연결하는 랜딩 플러그 콘택 형성을 위한 공정에서도 오정렬이 생기기 마련이다. 이러한 오정렬은 게이트와 랜딩 플러그간의 쇼트 현상 및 랜딩 플러그 콘택 형성시 기판과의 접촉면적 감소로 인한 저항 증가로 인해 정상적인 소자동작을 방해하는 현상을 가져온다.However, as the design rule of the device is lowered below 0.1 μm, misalignment occurs in a process for forming a landing plug contact connecting a bit line for data input and output and a landing plug contact connecting a capacitor. This misalignment causes the short circuit between the gate and the landing plug and the increase in resistance due to the decrease in the contact area with the substrate when forming the landing plug contact, thereby preventing normal device operation.
상기와 같은 문제들은 소자가 고집적화가 될수록 전체 반도체 소자의 제조공정 및 소자의 특성에 치명적인 문제점을 발생시킨다. The above problems cause a fatal problem in the manufacturing process of the entire semiconductor device and the characteristics of the device as the device becomes more integrated.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 홈과 게이트간에 발생하는 오정렬을 최소화 할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of minimizing misalignment occurring between a groove and a gate, which is devised to solve the above-described conventional problems.
또한, 본 발명은 자기 정렬 콘택을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a self-aligned contact.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역 및 소자분리 영역이 구비된 반도체기판 상에 폴리실리콘막과 질화막을 차례로 형성하는 단계; 질화막과 폴리실리콘막 및 기판을 식각하여 소자분리 영역에 트렌치를 형성하는 단계; 질화막과 폴리실리콘막을 식각하여 기판 액티브영역의 게이트 예정 영역을 노출시키는 단계; 트렌치 내에 소자분리용 절연막을 매립하여 소자분리막을 형성하는 단계; 잔류된 폴리실리콘막과 질화막의 양측벽에 스페이서를 형성하는 단계; 스페이서를 포함한 기판 전면 상에 절연막을 형성하는 단계; 절연막을 전면 식각하여 기판 액티브 영역의 게이트 예정 영역을 노출시키는 단계; 노출된 기판을 식각하여 전구형 프로파일을 갖는 홈을 형성함과 동시에 절연막 식각시 잔류된 절연막을 제거하는 단계; 홈 상에 게이트절연막을 형성하는 단계; 게이트절연막이 형성된 홈 및 소자분리막 상에 게이트 도전막을 형성하는 단계; 게이트 도전막을 포함한 기판 전면 상에 층간절연막을 형성하는 단계; 및 폴리실리콘막이 노출될 때까지 층간절연막을 CMP하여 폴리실리콘막을 노출시킴과 아울러 게이트들 사이에 랜딩 플러그 콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a polysilicon film and a nitride film sequentially on a semiconductor substrate having an active region and an isolation region; Etching the nitride film, the polysilicon film, and the substrate to form a trench in the device isolation region; Etching the nitride film and the polysilicon film to expose a gate predetermined region of the substrate active region; Filling an insulating film for device isolation into the trench to form a device isolation film; Forming spacers on both side walls of the remaining polysilicon film and the nitride film; Forming an insulating film on the entire surface of the substrate including the spacers; Etching the entire surface of the insulating layer to expose the gate predetermined region of the substrate active region; Etching the exposed substrate to form a groove having a bulbous profile and simultaneously removing the remaining insulating film during the etching of the insulating film; Forming a gate insulating film on the groove; Forming a gate conductive film on the groove and device isolation film on which the gate insulating film is formed; Forming an interlayer insulating film on the entire surface of the substrate including the gate conductive film; And exposing the polysilicon film by CMP the interlayer insulating film until the polysilicon film is exposed, and forming a landing plug contact between the gates.
여기서, 절연막은 실리콘질화막과 실리콘산화막을 순차적으로 적층하여 형성하거나, 또는, 실리콘질화막과 실리콘산화막 적어도 2층 이상 반복적으로 적층하여 형성하는 것을 특징으로 한다.The insulating film may be formed by sequentially stacking a silicon nitride film and a silicon oxide film or by repeatedly stacking at least two layers of the silicon nitride film and the silicon oxide film.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 전구형 게이트 및 자기 정렬 콘택을 갖는 반도체 소자의 제조방법에 관한 것으로서, 상기 소자분리막용 하드마스크막을 폴리실리콘막과 질화막의 적층막으로 형성한다. 그런다음, 상기 폴리실리콘막과 질화막을 리세스 게이트용 하드마스크막으로 이용하여 홈을 형성한다.First, the technical principle of the present invention, the present invention relates to a method for manufacturing a semiconductor device having a bulb-type gate and a self-aligned contact, wherein the hard mask film for device isolation film is formed of a laminated film of a polysilicon film and a nitride film . Then, a groove is formed by using the polysilicon film and the nitride film as a hard mask film for the recess gate.
자세하게, 도 1 내지 도 7은 본 발명에 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1 to 7 are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to the present invention.
도 1을 참조하면, 액티브 영역 및 소자분리 영역이 구비된 반도체기판(10) 상에 폴리실리콘막(20)과 질화막(30)을 차례로 증착한다. 그런다음, 상기 질화막 (30)상에 소자분리 영역을 노출시키는 제1감광막 패턴(미도시)을 형성한다. 다음으로, 상기 질화막(30)과 폴리실리콘막(20)을 식각한 후, 상기 제1감광막 패턴을 제거한다. 이어서, 상기 노출된 기판 부분을 식각하여 소자분리 영역에 트렌치(40)를 형성한다.Referring to FIG. 1, a
도 2를 참조하면, 상기 트렌치(40)를 포함한 식각된 질화막(30) 상에 게이트 예정 영역을 노출시키는 제2감광막 패턴(미도시)을 형성한다. 그런다음, 상기 질화 막(40)과 폴리실리콘막(30)을 식각하여 기판 액티브영역의 게이트 예정 영역을 노출시킨다. 다음으로, 상기 제2감광막 패턴을 제거한 상태에서, 상기 트렌치를 매립하도록 기판 결과물 상에 소자분리용 절연막을 증착한 후, 이를 CMP한 다음, 이어서, 상기 CMP된 소자분리용 절연막을 기판 부분이 노출될 때까지 식각하여 소자분리막(50)을 형성한다.Referring to FIG. 2, a second photoresist layer pattern (not shown) is formed on the
도 3을 참조하면, 상기 소자분리막(50)을 포함한 기판 전면 상에 폴리실리콘(20)막과 후속 게이트 전극물질간의 절연을 위한 스페이서용 절연막을 형성한다. 그런다음, 상기 스페이서용 절연막을 전면 식각하여 상기 잔류된 폴리실리콘막(20)과 질화막(30)의 양측벽에 스페이서(60)를 형성한다. 다음으로, 상기 스페이서(60)를 포함한 기판 전면 상에 절연막(70)을 증착한다. 이때, 상기 절연막(70)은 실리콘질화막(SiN)과 실리콘산화막(SiO)을 순차적으로 적층하여 형성하거나, 또는, 실리콘질화막과 실리콘산화막 적어도 2층 이상 반복적으로 적층한다.Referring to FIG. 3, an insulating film for a spacer for insulating between the
도 4를 참조하면, 상기 절연막(70) 상에 게이트 예정 영역을 노출시키는 제3감광막 패턴(미도시)을 형성한다. 그런다음, 상기 절연막(70)을 전면 식각하여 기판 액티브 영역의 게이트 예정 영역을 노출시킨다. Referring to FIG. 4, a third photoresist layer pattern (not shown) is formed on the
도 5를 참조하면, 상기 노출된 기판을 식각하여 전구형 프로파일을 갖는 홈(80)을 형성함과 동시에 절연막 식각시 잔류된 절연막을 제거한다.Referring to FIG. 5, the exposed substrate is etched to form a
즉, 홈을 형성하기 위한 기판 부분의 식각시 기판에 대한 저 선택비를 갖는 실리콘질화막로 인해 기판의 깊이(횡적)는 증가하게 되고, 기판에 대한 고 선택비를 갖는 실리콘막산화막으로 인해 기판의 폭(종적)이 넓어지게 되어, 결과적으로 전구형 프로파일을 갖는 홈(80)을 형성하게 된다.That is, the depth (lateral) of the substrate is increased due to the silicon nitride film having a low selectivity with respect to the substrate when etching the portion of the substrate for forming the grooves, and the silicon film oxide film having a high selectivity with respect to the substrate The width (vertical) is widened, resulting in the formation of the
다시말해, 홈 형성을 위한 기판 식각시 기판에 대한 저 선택비와 고 선택비를 갖는 실리콘질화막과 실리콘산화막으로 인해, 전구형 프로파일을 갖는 홈(80)을 형성하게 된다. In other words, the silicon nitride film and the silicon oxide film having the low selectivity and the high selectivity with respect to the substrate during the etching of the substrate for forming the grooves form the
도 6을 참조하면, 상기 홈(80) 상에 게이트절연막(90a)을 형성한 후, 상기 게이트절연막(90a)이 형성된 홈(80) 및 소자분리막(50) 상에 게이트 도전막(90b)을 증착한다. 그런다음, 상기 게이트 도전막(90b)을 식각하여 리세스 게이트(90)를 형성한다.Referring to FIG. 6, after the
여기서, 본 발명은 홈 형성을 위한 기판 식각 공정시 사용하는 노광공정과 게이트 형성을 위한 게이트 물질 식각 공정시 사용하는 노광공정과 같은 2번의 고분해능 장비 공정을 1번으로 줄여서 게이트와 홈간에 오정렬 문제를 해결할 수 있다. Here, the present invention reduces the misalignment problem between the gate and the groove by reducing two high-resolution equipment processes, such as the exposure process used in the substrate etching process for forming the groove and the exposure process used in the gate material etching process for forming the gate, to one. I can solve it.
또한, 상기 실리콘질화막과 실리콘산화막을 이용하여 홈을 형성함으로써 공정 단순화가 가능해진다.In addition, a process can be simplified by forming a groove using the silicon nitride film and the silicon oxide film.
도 7을 참조하면, 상기 식각된 게이트 도전막(90b)을 포함한 기판 상에 층간절연막(100)을 증착한다. 그런다음, 상기 폴리실리콘막(20)이 노출될 때까지 층간절연막(100)을 CMP하여 폴리실리콘막(20)을 노출시킴과 아울러 게이트(90)들 사이에 랜딩 플러그 콘택(110)을 형성한다. Referring to FIG. 7, an interlayer
여기서, 본 발명은 소자분리용 식각마스크로 사용하는 폴리실리콘막을 랜딩 플러그 콘택으로 사용함으로써, 역시, 오정렬이 없는 랜딩 플러그 콘택을 형성할 수 있다.Here, the present invention can form a landing plug contact without misalignment by using a polysilicon film used as an etching mask for device isolation as a landing plug contact.
따라서, 본 발명은 리세스 게이트 및 랜딩 플러그 콘택 형성을 오정렬이 없이 형성할 수 있며, 또한, 공정 스탭을 단순화 함으로써, 결과적으로, 소자의 수율 향상을 기대할 수 있다.Accordingly, the present invention can form the recess gate and the landing plug contact without misalignment, and can simplify the process steps, and consequently, improve the yield of the device.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture the semiconductor device according to the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 리세스 게이트를 형성하기 위한 노광 공정을 1번으로 줄임으로써, 게이트와 홈간에 오정렬이 발생하는 것을 방지할 수 있다.As described above, the present invention can prevent the misalignment between the gate and the groove by reducing the exposure process for forming the recess gate at once.
또한, 본 발명은, 홈 형성을 위한 기판 식각시 기판에 대해 저 선택비와 고 선택비를 갖는 적층된 절연막을 이용함으로써, 공정 단순화가 가능해진다.In addition, the present invention can simplify the process by using a stacked insulating film having a low selectivity and a high selectivity with respect to the substrate when etching the substrate for groove formation.
게다가, 소자분리용 식각마스크를 랜딩 플러그 콘택으로 이용할 수 있어, 오정렬이 없는 랜딩 플러그 콘택을 형성할 수 있다. In addition, an element isolation etching mask can be used as a landing plug contact, so that a landing plug contact without misalignment can be formed.
결과적으로, 본 발명은 소자의 집적도가 증가됨에 따라 기존 공정 대비 향상된 공정 수율 확보가 가능하므로 생산성 향상에 기여할 수 있다.As a result, according to the present invention, as the degree of integration of the device is increased, it is possible to secure an improved process yield compared to the existing process, thereby contributing to productivity improvement.
Claims (2)
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-
2005
- 2005-12-28 KR KR1020050132211A patent/KR20070069755A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014867A (en) * | 2009-07-03 | 2011-01-20 | Hynix Semiconductor Inc | Method of manufacturing semiconductor device |
| US8357600B2 (en) | 2009-07-03 | 2013-01-22 | Hynix Semiconductor Inc. | Method for fabricating buried gate using pre landing plugs |
| US8753966B2 (en) | 2009-07-03 | 2014-06-17 | SK Hynix Inc. | Method for fabricating buried gates using pre landing plugs |
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