KR20110008477A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20110008477A
KR20110008477A KR1020090065841A KR20090065841A KR20110008477A KR 20110008477 A KR20110008477 A KR 20110008477A KR 1020090065841 A KR1020090065841 A KR 1020090065841A KR 20090065841 A KR20090065841 A KR 20090065841A KR 20110008477 A KR20110008477 A KR 20110008477A
Authority
KR
South Korea
Prior art keywords
film
forming
cell region
region
peripheral region
Prior art date
Application number
KR1020090065841A
Other languages
Korean (ko)
Inventor
김성현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090065841A priority Critical patent/KR20110008477A/en
Publication of KR20110008477A publication Critical patent/KR20110008477A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

PURPOSE: A method of manufacturing a semiconductor device is provided to prevent the damage to the semiconductor of a cell region and a peripheral interface region by performing ion implant process and a process of forming a gate insulating layer before an etching process. CONSTITUTION: An insulating layer is formed on a semiconductor substrate including a cell region having a buried gate. The insulating layer is removed to enable the peripheral region of a semiconductor substrate to be exposed to outside. A first conductive fill is formed at the insulating layer around the cell region and the semiconductor substrate. A first conductive film and the insulating layer are etched to form the contact hole in the cell region. The second conductive film(112) is formed on the first conductive film in order to fill in the contact hole.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 셀 지역과 주변 지역 경계부의 반도체 기판이 손상되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing damage to a semiconductor substrate at a boundary between a cell region and a peripheral region.

반도체 소자의 고집적화 추세에 부합하여 디자인 룰이 감소함에 따라 셀 지역에 매몰 게이트를 채택하여 반도체 소자를 제조하고 있다. 그리고, 상기 매몰 게이트를 형성한 후에 셀 지역에 비트라인을 형성함과 동시에 주변 지역에 게이트를 형성하고 있다. In accordance with the trend of high integration of semiconductor devices, as the design rules decrease, semiconductor devices are manufactured by adopting buried gates in cell regions. After forming the buried gate, a bit line is formed in a cell region and a gate is formed in a peripheral region.

상기 셀 지역에 비트라인을 형성함과 동시에 상기 주변 지역에 게이트를 형성하는 방법은 다음과 같다. A method of forming a gate in the peripheral region while forming a bit line in the cell region is as follows.

셀 지역에 매립 게이트를 형성한 후, 상기 매립 게이트가 형성된 상기 셀 지역 및 주변 지역에 절연막을 형성한다. 상기 셀 지역에 비트라인 콘택홀을 형성한 후, 상기 셀 지역에 형성된 상기 비트라인 콘택홀을 매립하도록 제1폴리실리콘막을 형성한다. 그런 다음, 상기 주변 지역에 형성된 절연막 및 제1폴리실리콘막을 제거하여 상기 주변 지역의 반도체 기판을 노출시킨 후, 상기 노출된 주변 지역의 반도 체 기판에 이온주입을 수행한다. 상기 이온주입이 수행된 주변 지역의 반도체 기판에 대하여 선세정 공정을 수행하고, 상기 노출된 주변 지역의 반도체 기판 상에 게이트 절연막을 형성한다. 상기 셀 지역에 형성된 제1폴리실리콘막과 상기 주변 지역에 형성된 게이트 절연막 상에 제2폴리실리콘막을 형성한다. After the buried gate is formed in the cell region, an insulating film is formed in the cell region and the surrounding region where the buried gate is formed. After forming the bit line contact hole in the cell region, a first polysilicon layer is formed to fill the bit line contact hole formed in the cell region. Thereafter, the insulating film and the first polysilicon film formed in the peripheral region are removed to expose the semiconductor substrate in the peripheral region, and ion implantation is then performed on the semiconductor substrate in the exposed peripheral region. A pre-clean process is performed on the semiconductor substrate in the peripheral region where the ion implantation is performed, and a gate insulating film is formed on the exposed semiconductor substrate. A second polysilicon film is formed on the first polysilicon film formed in the cell region and the gate insulating film formed in the peripheral region.

계속해서, 상기 제2폴리실리콘막을 CMP(Chemical mechanical polishing) 공정을 수행하여 평탄화시켜 상기 비트라인 콘택홀 내에 비트라인 콘택 플러그를 형성한다. 상기 비트라인 콘택 플러그가 형성된 기판 결과물 상에 WN막, W막 및 하드마스크막을 차례로 형성한 후, 이들을 식각하여 상기 셀 지역에 비트라인을 형성함과 동시에 상기 주변 지역에 게이트를 형성한다. Subsequently, the second polysilicon layer is planarized by performing a chemical mechanical polishing (CMP) process to form a bit line contact plug in the bit line contact hole. A WN film, a W film, and a hard mask film are sequentially formed on the resultant substrate on which the bit line contact plug is formed, and then etched to form a bit line in the cell region and a gate in the peripheral region.

그러나, 상기 노출된 주변 지역의 반도체 기판에 대한 세정 공정시 상기 셀 지역과 상기 주변 지역 경계부의 절연막이 제거되어 상기 셀 지역에 비트라인 및 상기 주변 지역에 게이트를 동시에 형성하기 위해 후속으로 수행되는 텅스텐막 증착시 상기 셀 지역과 주변 지역 경계부에 보이드(Void)가 발생되는 문제가 있다. 이 때문에, 후속 식각 공정시 상기 셀 지역과 상기 주변 지역의 경계부에서 상기 반도체 기판이 손상(Attack)되는 문제가 발생된다. However, in the cleaning process of the semiconductor substrate in the exposed peripheral area, the tungsten is subsequently performed to remove the insulating film between the cell area and the peripheral area boundary so as to simultaneously form a bit line in the cell area and a gate in the peripheral area. There is a problem in that voids are generated at the boundary between the cell region and the surrounding region during film deposition. For this reason, a problem occurs that the semiconductor substrate is damaged at the boundary between the cell region and the peripheral region during a subsequent etching process.

본 발명은 셀 지역과 주변 지역 경계부의 반도체 기판이 손상되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device capable of preventing damage to the semiconductor substrate at the boundary between the cell region and the peripheral region.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 셀 지역 및 주변 지역을 포함하는 반도체 기판의 상기 셀 지역에 매몰 게이트를 형성하는 단계와, 상기 매몰 게이트가 형성된 셀 지역을 포함한 반도체 기판 전면 상에 절연막을 형성하는 단계와, 상기 반도체 기판의 주변 지역이 노출되도록 상기 주변 지역에 형성된 절연막을 제거하는 단계와, 상기 셀 지역의 절연막 및 주변 지역의 반도체 기판 상에 제1도전막을 형성하는 단계와, 상기 제1도전막 및 절연막을 식각하여 상기 셀 지역에 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하도록 상기 제1도전막 상에 제2도전막을 형성하는 단계 및 상기 제1도전막이 노출되도록 상기 제2도전막을 CMP 공정으로 제거하여 상기 콘택홀 내에 비트라인 콘택 플러그를 형성하는 단계를 포함한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, forming a buried gate in the cell region of the semiconductor substrate including a cell region and a peripheral region, and on the front surface of the semiconductor substrate including a cell region in which the buried gate is formed Forming an insulating film on the semiconductor substrate; removing an insulating film formed in the peripheral region to expose the peripheral region of the semiconductor substrate; forming a first conductive film on the insulating layer in the cell region and the semiconductor substrate in the peripheral region; Forming a contact hole in the cell region by etching the first conductive layer and the insulating layer, forming a second conductive layer on the first conductive layer to fill the contact hole, and exposing the first conductive layer. Removing the second conductive film by a CMP process to form a bit line contact plug in the contact hole.

상기 주변 지역에 형성된 절연막을 제거하는 단계 후, 그리고, 상기 제1도전막을 형성하는 단계 전, 상기 노출된 주변 지역의 반도체 기판에 대하여 이온주입 공정을 수행하는 단계 및 상기 주변 지역에 게이트 절연막을 형성하는 단계를 더 포함한다. After the step of removing the insulating film formed in the peripheral area, and before the step of forming the first conductive film, performing an ion implantation process for the semiconductor substrate of the exposed peripheral area and forming a gate insulating film in the peripheral area It further comprises the step.

상기 절연막은 질화막과 산화막의 적층막으로 형성한다. The insulating film is formed of a laminated film of a nitride film and an oxide film.

상기 산화막은 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성한다. The oxide film is formed of a TEOS (Tetra Ethyl Ortho Silicate) film.

상기 제1및 제2도전막은 폴리실리콘막으로 형성한다. The first and second conductive films are formed of a polysilicon film.

상기 비트라인용 플러그를 형성하는 단계 후, 상기 셀 지역의 제1도전막과 플러그 및 주변 지역의 제2도전막 상에 도전물질을 형성하는 단계 및 상기 도전물 질을 식각하여 상기 셀 지역에 비트라인을 형성함과 동시에 주변 지역에 게이트를 형성하는 단계를 더 포함한다. After forming the bit line plug, forming a conductive material on the first conductive film and the plug of the cell region and the second conductive film of the peripheral region, and etching the conductive material to form a bit in the cell region. And forming a gate in the surrounding area while forming the line.

본 발명은 셀 지역에 비트라인을 형성함과 동시에 주변 지역에 게이트를 형성하는 공정 도중, 상기 셀 지역과 상기 주변 지역 경계부의 반도체 기판이 손상되는 것을 해결하기 위하여 기존 공정의 진행 순서를 변경한다. 즉, 상기 셀 지역에 비트라인용 콘택홀을 형성하기 위한 식각 공정을 수행하기 전에 상기 주변 지역에 게이트를 형성하기 위한 이온주입 공정 및 게이트 절연막 형성 공정을 먼저 수행한다. In the present invention, during the process of forming a bit line in the cell region and simultaneously forming a gate in the peripheral region, the order of the existing process is changed to solve the damage of the semiconductor substrate at the boundary between the cell region and the peripheral region. That is, before performing an etching process for forming a bit line contact hole in the cell region, an ion implantation process and a gate insulating film forming process for forming a gate in the peripheral region are first performed.

이처럼, 본 발명은 상기 공정 단계를 변경해줌으로써, 비트라인 및 게이트를 형성하기 위한 후속 공정시 상기 셀 지역과 상기 주변 지역 경계부에 보이드가 발생되는 것을 방지할 수 있으므로, 이를 통해, 상기 셀 지역과 상기 주변 지역 경계부의 반도체 기판이 손상되는 것을 방지할 수 있다. As such, the present invention can prevent the generation of voids at the boundary between the cell region and the peripheral region during the subsequent process for forming the bit line and the gate by changing the process step, thereby, the cell region and the It is possible to prevent the semiconductor substrate at the peripheral region boundary from being damaged.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1F are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 셀 지역(C) 및 주변 지역(P)을 포함하는 반도체 기판(100)에 활성영역을 정의하는 소자분리막(102)을 형성한 후, 상기 반도체 기 판(100)의 상기 셀 지역(C)의 활성영역에 게이트용 홈(H)을 형성한다. 상기 활성영역의 표면보다 낮은 높이에 위치하는 상부면을 갖도록 상기 홈(H)의 저부에 매몰 게이트(BG)를 형성한다. 상기 매몰 게이트(BG)는, 예를 들어, 산화막, 베리어막 및 금속막의 적층 구조로 이루어지며, 상기 베리어막은 TiN막으로 형성하고, 상기 금속막은 W막으로 형성한다. 그런 다음, 상기 매몰 게이트(BG)를 포함한 반도체 기판(100) 상에 절연막(109)을 형성한다. 상기 절연막(109)은 질화막(106) 및 TEOS(Tetra Ethyl Ortho Silicate; 108)막의 적층막으로 형성한다. Referring to FIG. 1A, after forming an isolation layer 102 defining an active region in a semiconductor substrate 100 including a cell region C and a peripheral region P, the semiconductor substrate 100 may be formed. A gate groove H is formed in the active region of the cell region C. A buried gate BG is formed at the bottom of the groove H to have an upper surface located at a lower level than the surface of the active region. The buried gate BG is formed of, for example, a stacked structure of an oxide film, a barrier film, and a metal film, wherein the barrier film is formed of a TiN film, and the metal film is formed of a W film. Then, an insulating film 109 is formed on the semiconductor substrate 100 including the buried gate BG. The insulating film 109 is formed of a laminated film of a nitride film 106 and a TEOS (Tetra Ethyl Ortho Silicate) film.

한편, 상기 절연막(109)을 형성하기 전에, 상기 셀 지역(C) 및 주변 지역(P)을 포함한 반도체 기판(100) 상에 산화막으로 이루어진 제1게이트 절연막(104a)을 형성한다. 상기 제1게이트 절연막(104a)은, 예를 들어, 열산화 공정 또는 증착 공정을 통하여 형성한다. 여기서, 상기 주변 지역(P)에 형성된 제1게이트 절연막(104a)은 도시하지 않았다. Meanwhile, before forming the insulating layer 109, a first gate insulating layer 104a including an oxide layer is formed on the semiconductor substrate 100 including the cell region C and the peripheral region P. The first gate insulating layer 104a is formed through, for example, a thermal oxidation process or a deposition process. Here, the first gate insulating layer 104a formed in the peripheral area P is not shown.

도 1b를 참조하면, 상기 셀 지역(C)의 TEOS막(108) 상에 상기 주변 지역(C)을 노출시키는 제1마스크 패턴(도시안됨)을 형성한 후, 상기 제1마스크 패턴을 식각마스크로 이용해서 상기 주변 지역(P)의 TEOS막(108) 및 질화막(106)을, 예를 들어, 습식 세정 방식을 통하여 제거한다. 이때, 상기 주변 지역(P)의 TEOS막(108) 및 질화막(106) 제거 공정시, 상기 주변 지역(P)에 형성된 제1게이트 절연막이 제거될 수 있다. Referring to FIG. 1B, after forming a first mask pattern (not shown) exposing the peripheral region C on the TEOS layer 108 of the cell region C, the first mask pattern is etched. The TEOS film 108 and the nitride film 106 in the peripheral area P are removed using, for example, a wet cleaning method. In this case, during the process of removing the TEOS layer 108 and the nitride layer 106 in the peripheral region P, the first gate insulating layer formed in the peripheral region P may be removed.

이어서, 상기 주변 지역(P)에 대해 이온주입 공정을 수행한 후, 상기 주변 지역(P)에 산화막으로 이루어진 제2게이트 절연막(104b)을 형성한다. 여기서, 상기 이온주입 공정은 상기 주변 지역(P)에 트랜지스터를 형성하기 위하여 수행하는 것이다. 계속해서, 상기 제1 마스크 패턴을 제거한다. Subsequently, after the ion implantation process is performed in the peripheral region P, a second gate insulating layer 104b formed of an oxide film is formed in the peripheral region P. Here, the ion implantation process is performed to form a transistor in the peripheral region (P). Subsequently, the first mask pattern is removed.

도 1c를 참조하면, 상기 셀 지역(C)의 절연막(109) 및 상기 주변지역(P)의 제2게이트 절연막(104b)이 형성된 반도체 기판(100) 상에 제1도전막(110)을 형성한다. 상기 제1도전막(110)은 폴리실리콘막으로 형성한다. Referring to FIG. 1C, the first conductive layer 110 is formed on the semiconductor substrate 100 on which the insulating layer 109 of the cell region C and the second gate insulating layer 104b of the peripheral region P are formed. do. The first conductive film 110 is formed of a polysilicon film.

도 1d를 참조하면, 상기 제1도전막(110) 상에 상기 셀 지역(C)의 비트라인용 콘택홀 형성 영역을 노출시키는 제2마스크 패턴(도시안됨)을 형성한 후, 상기 제2마스크 패턴을 식각마스크로 이용하여 상기 셀 지역(C)의 제1도전막(110), 절연막(109) 및 제1게이트 절연막(104a)을 식각하여 상기 셀 지역(C)에 선택적으로 비트라인용 콘택홀(C1)을 형성한다. 상기 셀 지역(C)에 형성된 상기 비트라인용 콘택홀(C1)을 매립하도록 상기 제1도전막(110) 상에 제2도전막(112)을 형성한다. 상기 제2도전막(112)은 폴리실리콘막으로 형성한다. Referring to FIG. 1D, after forming a second mask pattern (not shown) exposing a bit line contact hole forming region of the cell region C on the first conductive layer 110, the second mask is formed. Using the pattern as an etch mask, the first conductive layer 110, the insulating layer 109, and the first gate insulating layer 104a of the cell region C are etched to selectively contact the bit line with the bit region. The hole C1 is formed. A second conductive layer 112 is formed on the first conductive layer 110 to fill the bit line contact hole C1 formed in the cell region C. The second conductive film 112 is formed of a polysilicon film.

도 1e를 참조하면, 상기 제1도전막(110)이 노출될 때까지 상기 제2도전막(112)을 CMP 공정으로 제거하여 상기 셀 지역(C)의 비트라인용 콘택홀(C1) 내에 비트라인용 플러그(112a)를 형성한다. Referring to FIG. 1E, the second conductive film 112 is removed by a CMP process until the first conductive film 110 is exposed, thereby removing bits in the bit line contact hole C1 of the cell region C. The line plug 112a is formed.

도 1f를 참조하면, 상기 셀 지역(C)의 제1도전막(110)과 비트라인용 플러그(112a) 및 상기 주변 지역(P)의 상기 제1도전막(110) 및 상기 제2도전막(112) 상에 도전물질(120)을 형성한다. 상기 도전물질(120)은 WN막(114), W막(116) 및 하드마스크막(118)의 적층막으로 이루어진다. 상기 하드마스크막(118)은 질화막을 포함한다. Referring to FIG. 1F, the first conductive layer 110 and the bit line plug 112a of the cell region C, and the first conductive layer 110 and the second conductive layer of the peripheral region P, respectively. The conductive material 120 is formed on the 112. The conductive material 120 includes a laminated film of the WN film 114, the W film 116, and the hard mask film 118. The hard mask layer 118 includes a nitride layer.

도 1g를 참조하면, 상기 도전물질(120), 제2도전막(112), 제1도전막(110), 절연막(109) 및 제1게이트 절연막(104a)를 식각하여 상기 셀 지역(C)에 비트라인(BL)을 형성함과 동시에 상기 주변 지역(P)에 게이트(G)를 형성한다. Referring to FIG. 1G, the conductive material 120, the second conductive film 112, the first conductive film 110, the insulating film 109, and the first gate insulating film 104a are etched to form the cell region C. The bit line BL is formed at the same time, and the gate G is formed at the peripheral area P.

이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Thereafter, a series of well-known subsequent steps are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명은 셀 지역에 비트라인을 형성함과 동시에 주변 지역에 게이트를 형성하는 공정 도중, 상기 셀 지역과 주변 지역 경계부의 반도체 기판이 손상되는 것을 해결하기 위하여 기존 공정의 진행 순서를 변경한다. 즉, 상기 셀 지역에 비트라인용 콘택홀을 형성하기 위한 식각 공정을 수행하기 전에 상기 주변 지역에 게이트를 형성하기 위한 이온주입 공정 및 게이트 절연막 형성 공정을 수행한다. As described above, in order to solve the damage of the semiconductor substrate at the boundary between the cell region and the peripheral region during the process of forming a bit line in the cell region and at the same time forming a gate in the peripheral region, the process of the existing process Change That is, before performing an etching process for forming a bit line contact hole in the cell region, an ion implantation process and a gate insulating film forming process for forming a gate in the peripheral region are performed.

이처럼, 본 발명은 상기 주변 지역에 이온주입 공정 및 상기 게이트 절연막 형성 공정을 수행하기 전에, 상기 셀 지역에 비트라인용 콘택홀을 형성하기 위한 식각 공정을 먼저 수행하여 반도체 소자를 형성하기 위한 공정 단계를 변경해줌으로써 후속 공정시 상기 셀 지역과 상기 주변 지역 경계부에 보이드가 발생되는 것을 방지할 수 있으므로, 이를 통해, 상기 셀 지역과 상기 주변 지역 경계부의 상기 반도체 기판이 손상되는 것을 방지할 수 있다. As such, before the ion implantation process and the gate insulating film forming process are performed in the peripheral area, the process step of forming a semiconductor device by first performing an etching process for forming a bit line contact hole in the cell area is performed. Since it is possible to prevent the generation of voids at the boundary between the cell region and the peripheral region during the subsequent process, it is possible to prevent damage to the semiconductor substrate of the cell region and the peripheral region boundary.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1G are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

C : 셀 지역 P : 주변 지역C: cell area P: surrounding area

CP : 경계부 100 : 반도체 기판CP: boundary 100: semiconductor substrate

102 : 소자분리막 H : 홈102: device isolation layer H: groove

BG : 매몰 게이트 104a: 제1게이트 절연막BG: investment gate 104a: first gate insulating film

104b: 제2게이트 절연막 106 : 질화막104b: second gate insulating film 106: nitride film

108 : TEOS막 109 : 절연막108 TEOS film 109 insulating film

110 : 제1도전막 C1 : 콘택홀110: first conductive film C1: contact hole

112 : 제2도전막 112a: 비트라인용 플러그112: second conductive film 112a: plug for bit line

114 : WN막 116 : W막114: WN film 116: W film

118 : 하드마스크막 120 : 도전물질118: hard mask film 120: conductive material

BL : 비트라인 G : 게이트BL: Bitline G: Gate

Claims (6)

셀 지역 및 주변 지역을 포함하는 반도체 기판의 상기 셀 지역에 매몰 게이트를 형성하는 단계; Forming an embedded gate in the cell region of the semiconductor substrate including a cell region and a peripheral region; 상기 매몰 게이트가 형성된 셀 지역을 포함한 반도체 기판 전면 상에 절연막을 형성하는 단계; Forming an insulating film on the entire surface of the semiconductor substrate including the cell region in which the buried gate is formed; 상기 반도체 기판의 주변 지역이 노출되도록 상기 주변 지역에 형성된 절연막을 제거하는 단계; Removing the insulating film formed in the peripheral region so that the peripheral region of the semiconductor substrate is exposed; 상기 셀 지역의 절연막 및 주변 지역의 반도체 기판 상에 제1도전막을 형성하는 단계; Forming a first conductive film on the insulating film in the cell region and the semiconductor substrate in the peripheral region; 상기 제1도전막 및 절연막을 식각하여 상기 셀 지역에 콘택홀을 형성하는 단계; Etching the first conductive film and the insulating film to form a contact hole in the cell region; 상기 콘택홀을 매립하도록 상기 제1도전막 상에 제2도전막을 형성하는 단계; 및 Forming a second conductive film on the first conductive film to fill the contact hole; And 상기 제1도전막이 노출되도록 상기 제2도전막을 CMP 공정으로 제거하여 상기 콘택홀 내에 비트라인 콘택 플러그를 형성하는 단계; Forming a bit line contact plug in the contact hole by removing the second conductive film by a CMP process so that the first conductive film is exposed; 를 포함하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 주변 지역에 형성된 절연막을 제거하는 단계 후, 그리고, 상기 제1도전 막을 형성하는 단계 전, After removing the insulating film formed in the peripheral region, and before forming the first conductive film, 상기 노출된 주변 지역의 반도체 기판에 대하여 이온주입 공정을 수행하는 단계; 및 Performing an ion implantation process on the exposed semiconductor substrates; And 상기 주변 지역에 게이트 절연막을 형성하는 단계; Forming a gate insulating film in the peripheral region; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device further comprising. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 질화막과 산화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. And the insulating film is formed of a laminated film of a nitride film and an oxide film. 제 3 항에 있어서, The method of claim 3, wherein 상기 산화막은 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The oxide film is a manufacturing method of a semiconductor device, characterized in that formed by TEOS (Tetra Ethyl Ortho Silicate) film. 제 1 항에 있어서, The method of claim 1, 상기 제1및 제2도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. And the first and second conductive films are formed of a polysilicon film. 제 1 항에 있어서, The method of claim 1, 상기 비트라인용 플러그를 형성하는 단계 후, After forming the plug for the bit line, 상기 셀 지역의 제1도전막과 플러그 및 주변 지역의 제2도전막 상에 도전물질을 형성하는 단계; 및 Forming a conductive material on the first conductive film and the plug in the cell region and the second conductive film in the peripheral region; And 상기 도전물질을 식각하여 상기 셀 지역에 비트라인을 형성함과 동시에 주변 지역에 게이트를 형성하는 단계; Etching the conductive material to form a bit line in the cell region and simultaneously forming a gate in a peripheral region; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device further comprising.
KR1020090065841A 2009-07-20 2009-07-20 Method of manufacturing semiconductor device KR20110008477A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090065841A KR20110008477A (en) 2009-07-20 2009-07-20 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090065841A KR20110008477A (en) 2009-07-20 2009-07-20 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20110008477A true KR20110008477A (en) 2011-01-27

Family

ID=43614470

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090065841A KR20110008477A (en) 2009-07-20 2009-07-20 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20110008477A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159730B2 (en) 2012-12-05 2015-10-13 Samsung Electronics Co., Ltd. Methods for fabricating a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159730B2 (en) 2012-12-05 2015-10-13 Samsung Electronics Co., Ltd. Methods for fabricating a semiconductor device

Similar Documents

Publication Publication Date Title
US8669152B2 (en) Methods of manufacturing semiconductor devices
KR101087880B1 (en) Method for manufacturing semiconductor device
US20150214234A1 (en) Semiconductor device and method for fabricating the same
KR20070069405A (en) Method of fabricating the semiconductor device
JP4791768B2 (en) Method for forming storage node contact of semiconductor device
KR20100008942A (en) Semiconductor device and manufacturing method thereof
TWI435416B (en) Method of fabricating memory
KR20110008477A (en) Method of manufacturing semiconductor device
KR20110080783A (en) Method of manufacturing semiconductor device
KR20100111468A (en) Method of manufacturing semiconductor device
KR101052877B1 (en) Method of manufacturing semiconductor device
KR20080071809A (en) Method of forming semiconductor device
KR20060104398A (en) Method for fabricating semiconductor device
KR100859222B1 (en) Method of manufacturing a semiconductor device
KR100917639B1 (en) Method for fabricating semiconductor device
JP2014027110A (en) Semiconductor device manufacturing method
KR20120004804A (en) Method for fabricating semiconductor device
KR20060099609A (en) Method of separating node of bottom electrode in semiconductor memory device
KR20110012679A (en) Method of manufacturing semiconductor device
KR20100074677A (en) Manufacturing method of contact plug for semiconductor device
KR20100048762A (en) Semiconductor device and method of manufacturing the same
KR20090000327A (en) Method of manufacturing a contact hole in semiconductor device
KR20100102253A (en) Method of manufacturing semiconductor device
KR20050097119A (en) Method of manufacturing semiconductor device
KR20070000789A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid