KR20120004804A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to improve the step height between a cell region and a pad region by removing the sacrificing layer of the pad area before etching of the polysilicon layer of the cell region. CONSTITUTION: A hard mask nitride(21) is formed on a substrate(20) including first area and second regions. The hard mask nitride and the substrate are etched to form a trench(24). A polysilicon layer(26A) fills the constant depth of the trench. A liner nitride film(27) is formed along the surface of the buried polysilicon layer and trench. A sacrificing layer(28A) filling in the rest of the trench film is formed on the liner nitride.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 단일측벽콘택을 포함하는 반도체 장치 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method of manufacturing a semiconductor device comprising a single sidewall contact.

수평채널(Planar channel)을 갖는 MOSFET 소자로는 반도체장치의 극미세화에 의한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등에서 물리적 한계에 도달해 더 이상 장치의 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 수직 채널(Vertical channel)을 사용하는 트랜지스터가 활발히 연구되고 있다.MOSFET devices with horizontal channels have reached physical limits in terms of leakage current, on current, and short channel effects due to the miniaturization of semiconductor devices. ought. In order to solve this problem, transistors using a vertical channel have been actively studied.

수직채널을 사용하는 트랜지스터는 반도체 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 게이트전극(이를 '수직게이트'라 일컬음)을 형성하고, 게이트 전극을 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직방향으로 형성되는 트랜지스터이다.Transistors using vertical channels form a round type gate electrode (called a 'vertical gate') that surrounds an active pillar extending vertically on a semiconductor substrate, and is formed around the gate electrode. Thus, the source and drain regions are formed on the upper and lower portions of the active pillar, respectively, so that the channel is formed in the vertical direction.

수직채널을 갖는 트랜지스터를 이용하여 셀(Cell)을 형성하는 경우, 매립비트라인(Buried bitline; BBL)을 적용한다.When forming a cell by using a transistor having a vertical channel, a buried bitline BBL is applied.

도 1a 내지 도 1c는 종래 기술에 따른 매립 비트라인 제조방법을 설명하기 위한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a buried bit line according to the related art.

도 1a에 도시된 바와 같이, 기판(10) 상에 하드마스크 질화막(11)이 형성되고, 기판(10) 및 하드마스크 질화막(11)이 식각되어 리세스(12)가 형성된다.As shown in FIG. 1A, the hard mask nitride film 11 is formed on the substrate 10, and the recess 10 is formed by etching the substrate 10 and the hard mask nitride film 11.

기판(10)은 셀영역과 패드영역을 포함하여, 셀영역은 후속 단일측벽콘택이 형성되는 영역이고, 패드영역 단일측벽콘택을 위한 패드가 형성될 영역이다.The substrate 10 includes a cell region and a pad region, where the cell region is a region where a subsequent single sidewall contact is to be formed, and a pad region for a pad region single sidewall contact is to be formed.

그리고, 리세스(12)의 표면을 따라 기판(10) 내에만 잔류하는 라이너 산화막(13)이 형성되며, 라이너 산화막(13) 상에 역시 기판(10) 내에만 잔류하는 비트라인용 폴리실리콘막(14)이 형성된다. The liner oxide film 13 remaining only in the substrate 10 is formed along the surface of the recess 12, and the polysilicon film for bit lines remaining only in the substrate 10 on the liner oxide film 13 is also formed. (14) is formed.

그리고, 라이너 산화막(13) 및 비트라인용 폴리실리콘막(14) 상에 리세스(12)의 표면을 따라 라이너 질화막(15)이 형성되며, 라이너 질화막(15) 상에 리세스(12)의 나머지 부분을 매립하는 SOC막(16, Spin On Carbon)이 형성되고, SOC막(16) 상에 하드마스크 산화막(17)이 형성된다. A liner nitride film 15 is formed along the surface of the recess 12 on the liner oxide film 13 and the polysilicon film 14 for the bit line, and the recess 12 is formed on the liner nitride film 15. An SOC film 16 (Spin On Carbon) filling the remaining portion is formed, and a hard mask oxide film 17 is formed on the SOC film 16.

그리고, 패드영역의 하드마스크 산화막(17) 상에 셀영역을 오픈시키는 감광막 패턴(18)이 형성된다.Then, the photoresist pattern 18 for opening the cell region is formed on the hard mask oxide layer 17 of the pad region.

도 1b에 도시된 바와 같이, 셀영역의 하드마스크 산화막(17) 및 SOC막(16)을 제거하고, 비트라인용 폴리실리콘막(14, 도 1a 참조) 상에 형성된 라이너 질화막(15)을 제거한다. As shown in FIG. 1B, the hard mask oxide film 17 and the SOC film 16 of the cell region are removed, and the liner nitride film 15 formed on the bit line polysilicon film 14 (see FIG. 1A) is removed. do.

이어서, 비트라인용 폴리실리콘막(14, 도 1a 참조)을 일정 깊이 식각한다.Next, the polysilicon film 14 (see FIG. 1A) for bit lines is etched to a predetermined depth.

도면부호 14A는 식각된 비트라인용 폴리실리콘막(14A)을 가리킨다.Reference numeral 14A denotes an etched bit line polysilicon film 14A.

셀영역의 하드마스크 산화막(17) 및 SOC막(16)을 제거하고, 비트라인용 폴리실리콘막(14, 도 1a 참조)을 일정 깊이 식각하는 공정에서 패드영역은 감광막 패턴(18), 하드마스크 산화막(17) 및 SOC막(16)에 의해 식각되지 않고 그대로 잔류한다.In the process of removing the hard mask oxide layer 17 and the SOC layer 16 in the cell region and etching the bit line polysilicon layer 14 (see FIG. 1A) to a predetermined depth, the pad region may include the photoresist layer pattern 18 and the hard mask. The oxide film 17 and the SOC film 16 remain as they are not etched.

도 1c에 도시된 바와 같이, 패드영역의 SOC막(16)을 제거한다.As shown in Fig. 1C, the SOC film 16 in the pad region is removed.

위와 같이, 종래 기술은 셀영역의 비트라인용 폴리실리콘막(14A)을 일정깊이 식각하는 공정에서 하드마스크 질화막(11) 상부의 라이너 질화막(15)이 제거되고, 하드마스크 질화막(11)이 손상을 받아 일정깊이 식각될 수 있다. As described above, in the prior art, the liner nitride film 15 on the hard mask nitride film 11 is removed in a process of etching the bit line polysilicon film 14A in the cell region to a predetermined depth, and the hard mask nitride film 11 is damaged. Can be etched to a certain depth.

하드마스크 질화막(11)의 손상정도는 피식각층 즉, 비트라인용 폴리실리콘막(14A)의 식각깊이에 따라 달라지며, 폴리실리콘막의 식각깊이가 깊어질수록 하드마스크 질화막의 손상정도는 더욱 심해진다. 한편, 패드영역의 경우 SOC막(16)에 의해 하드마스크 질화막(11)은 손상되지 않고, 그대로 잔류하여 셀영역과 패드영역 간에 단차가 발생하는 문제점이 있다.The damage degree of the hard mask nitride film 11 depends on the etching depth of the etching target layer, that is, the bit line polysilicon film 14A, and the deeper the etching depth of the polysilicon film, the more severe the damage of the hard mask nitride film is. . On the other hand, in the case of the pad region, the hard mask nitride layer 11 is not damaged by the SOC film 16 and remains as it is, so that there is a problem that a step occurs between the cell region and the pad region.

도 2는 종래 기술에 따른 반도체 장치 제조 방법에서의 단차 발생을 나타내는 TEM사진이다.2 is a TEM photograph showing the generation of steps in the semiconductor device manufacturing method according to the prior art.

도 2를 참조하면, 셀지역이 패드영역보다 높이가 더 낮아 셀지역과 패드영역 간에 단차가 발생한 것을 확인할 수 있다. Referring to FIG. 2, it can be seen that a step is generated between the cell area and the pad area because the cell area is lower than the pad area.

위와 같은 단차는 식각해야할 타겟이 커질경우 같이 커지는 문제가 있고, 후속 공정에서 갭필(Gap fill) 및 화학적기계적연마(Chemical Mechanical Polishing) 공정 적용시 단차의 불균일(Non-uniformity)성을 유발할 확률이 높아지며, 단차를 줄이기 위해서는 공정 난이도가 증가하는 문제점이 있다.The above step has a problem that becomes larger when the target to be etched becomes larger, and there is a higher probability of causing non-uniformity of the step when the gap fill and chemical mechanical polishing processes are applied in a subsequent process. In order to reduce the step difference, there is a problem that the process difficulty increases.

따라서, 셀영역과 패드영역 간의 단차를 개선할 수 있는 반도체 장치 제조 방법이 필요시 되고 있다.
Therefore, there is a need for a semiconductor device manufacturing method capable of improving the step difference between the cell region and the pad region.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 셀영역과 패드영역 간의 단차를 개선하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device which improves a step difference between a cell region and a pad region.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 제1영역 및 제2영역을 포함하는 기판 상에 하드마스크 질화막을 형성하는 단계; 상기 하드마스크 질화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 일정 깊이를 매립하는 폴리실리콘막을 형성하는 단계; 매립된 상기 폴리실리콘막 상 및 상기 트렌치의 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막 상에 상기 트렌치의 나머지 부분을 매립하는 희생막을 형성하는 단계; 상기 제1영역의 트렌치 내부의 상기 희생막을 제거하고, 상기 제2영역의 트렌치 내부에 상기 희생막이 잔류하도록 상기 희생막을 식각하는 단계; 및 상기 제1영역의 폴리실리콘막을 일정 깊이 식각하는 단계를 포하는 것을 특징으로 한다.A semiconductor device manufacturing method according to an embodiment of the present invention for achieving the above object comprises the steps of forming a hard mask nitride film on a substrate including a first region and a second region; Etching the hard mask nitride layer and the substrate to form a trench; Forming a polysilicon film to fill a predetermined depth of the trench; Forming a liner nitride film on the buried polysilicon film and along the surface of the trench; Forming a sacrificial layer filling the remaining portion of the trench on the liner nitride layer; Removing the sacrificial layer in the trench of the first region and etching the sacrificial layer so that the sacrificial layer remains in the trench of the second region; And etching the polysilicon film of the first region to a predetermined depth.

특히, 상기 제1영역은 셀영역이고, 상기 제2영역은 패드영역인 것을 특징으로 한다.In particular, the first region is a cell region, and the second region is a pad region.

또한, 상기 트렌치를 형성하는 단계는, 상기 하드마스크 질화막 상에 하드마스크 카본막을 형성하는 단계; 상기 하드마스크 카본막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 반사방지막 및 하드마스크 카본막을 식각하는 단계; 상기 하드마스크 카본막을 식각장벽으로 상기 하드마스크 질화막을 식각하는 단계; 상기 하드마스크 질화막을 식각장벽으로 상기 기판을 일정깊이 식각하여 트렌치를 형성하는 단계; 및 상기 하드마스크 카본막, 반사방지막 및 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the trench may include forming a hard mask carbon film on the hard mask nitride film; Forming an anti-reflection film on the hard mask carbon film; Forming a photoresist pattern on the anti-reflection film; Etching the anti-reflection film and the hard mask carbon film using the photoresist pattern as an etch barrier; Etching the hard mask nitride layer using the hard mask carbon layer as an etch barrier; Etching the substrate by a predetermined depth using the hard mask nitride layer as an etch barrier to form a trench; And removing the hard mask carbon film, the anti-reflection film, and the photosensitive film pattern.

또한, 상기 폴리실리콘막을 형성하는 단계는, 상기 트렌치의 표면을 따라 라이너 산화막을 형성하는 단계; 상기 라이너 산화막 상에 상기 트렌치를 매립하는 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘을 상기 트렌치의 일정 깊이에만 잔류하도록 식각하는 단계를 포함하며, 상기 폴리실리콘막을 식각하는 단계는, 상기 하드마스크 질화막의 표면이 오픈되는 타겟으로 화학적기계적연마 공정을 진행하는 단계; 및 상기 폴리실리콘막을 리세스 시키는 단계를 포함하는 것을 특징으로 한다.The forming of the polysilicon film may include forming a liner oxide film along a surface of the trench; Forming a polysilicon film filling the trench on the liner oxide film; And etching the polysilicon so as to remain only at a predetermined depth of the trench, wherein the etching of the polysilicon film comprises: performing a chemical mechanical polishing process to a target on which the surface of the hard mask nitride film is opened; And recessing the polysilicon film.

또한, 상기 제1영역의 트렌치 내부의 상기 희생막을 제거하고, 상기 제2영역의 트렌치 내부에 상기 희생막이 잔류하도록 상기 희생막을 식각하는 단계는, 상기 제2영역의 희생막 상에 상기 제1영역을 오픈시키는 감광막 패턴을 형성하는 단계; 상기 제1영역의 희생막을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 제2영역의 상기 희생막이 상기 트렌치 내부에 잔류하도록 식각하는 단계를 포함하는 것을 특징으로 한다.The removing of the sacrificial layer in the trench of the first region and etching the sacrificial layer so that the sacrificial layer remains in the trench of the second region may include forming the sacrificial layer on the sacrificial layer of the second region. Forming a photoresist pattern for opening the photoresist pattern; Removing the sacrificial layer of the first region; Removing the photoresist pattern; And etching the sacrificial layer of the second region to remain in the trench.

또한, 상기 감광막 패턴을 형성하는 단계 전에, 상기 희생막 상에 하드마스크 산화막을 형성하는 단계를 더 포함하되, 상기 하드마스크 산화막은 ULTO(Ultra Low Temperature Oxide)막을 포함하고, 상기 제1영역의 희생막을 제거하는 단계 전에, 상기 제1영역의 하드마스크 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a hard mask oxide layer on the sacrificial layer before the forming of the photoresist pattern, wherein the hard mask oxide layer includes an Ultra Low Temperature Oxide (ULTO) layer and sacrifices the first region. The method may further include removing the hard mask oxide film of the first region before removing the film.

또한, 상기 희생막은 SOC(Spin On Carbon)막을 포함하되, 상기 희생막을 식각하는 단계는, 희생막의 식각속도가 질화막에 대해 적어도 10배 이상 빠른 가스를 사용하여 식각을 진행하는 것을 특징으로 한다.The sacrificial layer may include a spin on carbon (SOC) layer, and the etching of the sacrificial layer may be performed by using a gas whose etching rate is at least 10 times faster than that of the nitride layer.

또한, 상기 제2영역의 상기 희생막이 상기 트렌치 내부에 잔류하도록 식각하는 단계 전에, 상기 제2영역의 하드마스크 산화막을 제거하는 단계를 더 포함하고, 상기 하드마스크 산화막을 제거하는 단계는, 습식식각 또는 건식식각으로 진행하며, 상기 습식식각은 산화막의 식각속도가 질화막에 대해 적어도 5배 이상 빠른 용액을 사용하여 진행하고, 상기 건식식각은 산화막의 식각속도가 질화막에 대해 적어도 5배 이상 빠른 가스를 사용하여 진행하되, 상기 건식식각은 C4F6, C4F8 및 C6F6으로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 이를 포함하는 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
The method may further include removing the hard mask oxide layer of the second region before the etching of the sacrificial layer of the second region to remain in the trench, and the removing of the hard mask oxide layer may include wet etching. Or dry etching, wherein the wet etching is performed using a solution in which the etching rate of the oxide film is at least five times faster than the nitride film, and the dry etching is performed by using a gas at least five times faster in the etching rate of the oxide film. To proceed using, the dry etching is characterized in that using any one gas selected from the group consisting of C 4 F 6 , C 4 F 8 and C 6 F 6 or a mixed gas comprising the same.

상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 셀영역의 폴리실리콘막 식각 전에 패드영역의 희생막을 미리 제거하여 단차를 개선하는 효과가 있다.The semiconductor device manufacturing method according to the embodiment of the present invention described above has an effect of improving the step by removing the sacrificial layer of the pad region before etching the polysilicon layer of the cell region.

따라서, 후속 갭필 및 화학적기계적연마 공정을 더욱 용이하게 하여 공정 단순화 및 불량률을 감소시키는 효과가 있다.
Therefore, there is an effect of further facilitating subsequent gapfill and chemical mechanical polishing processes to simplify the process and reduce the defective rate.

도 1a 내지 도 1c는 종래 기술에 따른 매립 비트라인 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래 기술에 따른 반도체 장치 제조 방법에서의 단차 발생을 나타내는 TEM사진,
도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a buried bit line according to the prior art;
Figure 2 is a TEM photograph showing the generation of steps in the semiconductor device manufacturing method according to the prior art,
3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 기판은 셀영역과 패드영역을 포함하며, 설명의 편의를 위해 함께 도시하여 설명하기로 한다. 3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. The substrate includes a cell region and a pad region, which will be described together for convenience of description.

도 3a에 도시된 바와 같이, 셀(Cell) 영역 및 패드(Pad) 영역을 포함하는 기판(20)을 제공한다. 여기서, 셀 영역은 데이터 저장을 위한 메모리 셀이 형성될 영역을 말하며, 패드 영역은 콘택(Contact)을 위한 패드가 형성될 영역을 말한다.As shown in FIG. 3A, a substrate 20 including a cell region and a pad region is provided. Here, the cell region refers to an area where a memory cell for data storage is to be formed, and the pad area refers to an area where a pad for contact is to be formed.

이어서, 기판(20) 상에 하드마스크 질화막(21)을 형성한다. 하드마스크 질화막(21)은 기판(20)을 식각하기 위한 하드마스크 역할을 하며, 동시에 후속 폴리실리콘막의 평탄화 공정에서 식각정지타겟 역할을 한다. 하드마스크 질화막(21)은 실리콘질화막을 포함한다.Next, a hard mask nitride film 21 is formed on the substrate 20. The hard mask nitride layer 21 serves as a hard mask for etching the substrate 20, and at the same time, serves as an etch stop target in a subsequent planarization process of the polysilicon layer. The hard mask nitride film 21 includes a silicon nitride film.

이어서, 하드마스크 질화막(21) 상에 하드마스크 카본막(22)을 형성한다. 하드마스크 카본막(22)은 하드마스크 질화막(21)을 식각하기 위한 하드마스크 역할을 하며, 감광막 패턴(23)과 동일한 스트립 공정을 통해 손쉽게 제거가 용이한 장점이 있다. 하드마스크 카본막(22)은 비정질 카본으로 형성할 수 있다.Subsequently, a hard mask carbon film 22 is formed on the hard mask nitride film 21. The hard mask carbon film 22 serves as a hard mask for etching the hard mask nitride film 21 and has an advantage of being easily removed through the same strip process as the photosensitive film pattern 23. The hard mask carbon film 22 may be formed of amorphous carbon.

이어서, 하드마스크 카본막(22) 상에 제1감광막 패턴(23)을 형성한다. 제1감광막 패턴(23)은 후속 매립 비트라인(Buried Bit Line)을 형성하기 위한 영역이 오픈되도록 패터닝하여 형성하는 것이 바람직하다.Subsequently, the first photosensitive film pattern 23 is formed on the hard mask carbon film 22. The first photoresist pattern 23 is preferably formed by patterning the region for forming a subsequent buried bit line to be open.

제1감광막 패턴(23)을 형성하기 전에, 하드마스크 카본막(22) 상에 하드마스크 카본막(22)을 식각하기 위한 실리콘산화질화막 및 제1감광막 패턴(23) 형성시 반사방지를 위한 반사방지막을 추가로 형성할 수 있다.Prior to forming the first photoresist pattern 23, reflection for anti-reflection when forming the silicon oxynitride film and the first photoresist pattern 23 for etching the hard mask carbon 22 on the hard mask carbon layer 22. A prevention film can be further formed.

도 3b에 도시된 바와 같이, 제1감광막 패턴(23, 도 3a 참조)을 식각장벽으로 하드마스크 카본막(22, 도 3a 참조)을 식각한다.As shown in FIG. 3B, the hard mask carbon film 22 (see FIG. 3A) is etched using the first photoresist pattern 23 (see FIG. 3A) as an etch barrier.

이어서, 하드마스크 카본막(22, 도 3a 참조)을 식각장벽으로 하드마스크 질화막(21)을 식각하고, 하드마스크 질화막(21)을 식각장벽으로 기판(20)을 식각하여 트렌치(24)를 형성한다. Subsequently, the hard mask nitride layer 21 is etched using the hard mask carbon layer 22 (see FIG. 3A) as an etch barrier, and the substrate 20 is etched using the hard mask nitride layer 21 as the etch barrier to form the trench 24. do.

이어서, 트렌치(24)의 표면을 따라 라이너 산화막(25)을 형성한다. 라이너 산화막(25)은 후속 매립 비트라인과 기판(20) 사이의 절연을 위한 것이다. 라이너 산화막(25)은 예컨대 LPTEOS(Low Pressure Tetra Ethyle Ortho Sillicate)막으로 형성할 수 있다.Next, a liner oxide film 25 is formed along the surface of the trench 24. The liner oxide film 25 is for insulation between the subsequent buried bitline and the substrate 20. The liner oxide film 25 may be formed of, for example, a Low Pressure Tetra Ethyle Ortho Sillicate (LPTEOS) film.

이어서, 라이너 산화막(25) 상에 트렌치(24)를 매립하는 폴리실리콘막(26)을 형성한다. Next, the polysilicon film 26 which fills the trench 24 is formed on the liner oxide film 25.

도 3c에 도시된 바와 같이, 폴리실리콘막(26, 도 3b 참조)을 트렌치(24)의 일부 깊이만 매립하도록 식각한다. 폴리실리콘막(26, 도 3b 참조) 식각시 라이너 산화막(25, 도 3b 참조)도 함께 식각되어 폴리실리콘막(26, 도 3b 참조)과 동일한 높이로 잔류한다. As shown in FIG. 3C, the polysilicon film 26 (see FIG. 3B) is etched to fill only a portion of the depth of the trench 24. When etching the polysilicon film 26 (see FIG. 3B), the liner oxide film 25 (see FIG. 3B) is also etched to remain at the same height as the polysilicon film 26 (see FIG. 3B).

폴리실리콘막(26, 도 3b 참조)의 식각은 2단계로 나누어 진행할 수 있다. 먼저, 하드마스크 질화막(21)의 표면이 드러나는 타겟으로 화학적기계적연마(Chemical Mechanical Polishing) 공정을 진행하고, 이후 에치백(Etch Back) 공정을 통해 트렌치(24)의 일부 깊이에만 매립되도록 식각을 진행한다. The etching of the polysilicon film 26 (see FIG. 3B) may be performed in two steps. First, a chemical mechanical polishing process is performed on the target surface of the hard mask nitride layer 21, and then etching is performed so that only a portion of the trench 24 is buried through an etch back process. do.

식각된 폴리실리콘막(26, 도 3b 참조)을 이하 '폴리실리콘막(26A)'라고 하고, 식각된 라이너 산화막(25, 도 3b 참조)을 이하 '라이너 산화막(25A)'라고 한다.The etched polysilicon film 26 (see FIG. 3B) is hereinafter referred to as 'polysilicon film 26A', and the etched liner oxide film 25 (see FIG. 3B) is hereinafter referred to as 'liner oxide film 25A'.

폴리실리콘막(26A)은 매립 비트라인(Buried Bit Line)으로 사용되며, 따라서 이하 폴리실리콘막(26A)을 '매립 비트라인(26A)'이라고 한다.The polysilicon film 26A is used as a buried bit line, and thus, the polysilicon film 26A is hereinafter referred to as 'buried bit line 26A'.

매립 비트라인(26A) 형성시 셀 영역과 패드 영역은 동일한 식각 공정이 진행되므로 영역 간의 단차가 발생하지 않는다.Since the same etching process is performed on the cell region and the pad region when the buried bit line 26A is formed, no step difference occurs between the regions.

도 3d에 도시된 바와 같이, 매립 비트라인(26A) 상에 트렌치(24)의 단차를 따라 라이너 질화막(27)을 형성한다. As shown in FIG. 3D, the liner nitride film 27 is formed on the buried bit line 26A along the step of the trench 24.

이어서, 라이너 질화막(27) 상에 트렌치(24)의 나머지 부분을 매립하는 희생막(28)을 형성한다. 희생막(28)은 셀 영역 식각시 패드 영역의 매립 비트라인을 보호하기 위한 것으로, 스핀 온 카본(Spin On Carbon, SOC)막으로 형성할 수 있다. Subsequently, a sacrificial layer 28 is formed on the liner nitride layer 27 to fill the remaining portion of the trench 24. The sacrificial layer 28 is to protect the buried bit line of the pad region when the cell region is etched, and may be formed as a spin on carbon (SOC) layer.

이어서, 희생막(28) 상에 하드마스크 산화막(29)을 형성한다. 하드마스크 산화막(29)은 ULTO(Ultra Low Temperature Oxide)막으로 형성할 수 있다.Next, a hard mask oxide film 29 is formed on the sacrificial film 28. The hard mask oxide layer 29 may be formed of an ultra low temperature oxide (ULTO) layer.

이어서, 패드 영역의 하드마스크 산화막(29) 상에 셀 영역을 오픈시키는 제2감광막 패턴(30)을 형성한다. Subsequently, a second photoresist layer pattern 30 is formed on the hard mask oxide layer 29 of the pad region to open the cell region.

도 3e에 도시된 바와 같이, 제2감광막 패턴(30)을 식각장벽으로 하드마스크 산화막(29)을 식각한다.As shown in FIG. 3E, the hard mask oxide layer 29 is etched using the second photoresist layer pattern 30 as an etch barrier.

이어서, 희생막(28)을 제거한다. 희생막(28)은 산소 스트립(O2 Strip) 공정을 통해 제거할 수 있다. 희생막(28)을 제거하는 산소 스트립 공정에서 제2감광막 패턴(30)이 함께 제거된다.Subsequently, the sacrificial film 28 is removed. Sacrificial film 28 may be removed through a strip process, oxygen (O 2 Strip). In the oxygen strip process of removing the sacrificial layer 28, the second photoresist layer pattern 30 is removed together.

따라서, 셀 영역은 라이너 질화막(27)이 오픈되고, 패드 영역은 하드마스크 산화막(29)이 오픈된 구조를 갖는다. Accordingly, the cell region has a structure in which the liner nitride layer 27 is opened and the pad region has a structure in which the hard mask oxide layer 29 is opened.

도 3f에 도시된 바와 같이, 패드 영역의 하드마스크 산화막(29)을 제거한다. 하드마스크 산화막(29) 제거시 셀 영역의 라이너 질화막(27)이 손사오디는 것을 방지하기 위해 질화막 대비 적어도 5배 이상 식각속도가 빠른 조건으로 식각을 진행하는 것이 바람직하다.As shown in FIG. 3F, the hard mask oxide film 29 in the pad region is removed. In order to prevent the liner nitride layer 27 of the cell region from being damaged during the removal of the hard mask oxide layer 29, the etching may be performed at least 5 times faster than the nitride layer.

하드마스크 산화막(29)은 습식 식각 또는 건식식각을 통해 제거할 수 있다. 습식 식각은 예컨대 BOE(Buffered Oxide Etchant)를 이용하여 진행할 수 있다. 또한, 건식식각은 C4F6, C4F8 및 C6F6로 이루어진 그룹 중에서 선택된 어느 하나 또는 이들을 포함하는 혼합가스를 사용하여 진행할 수 있다.The hard mask oxide layer 29 may be removed by wet etching or dry etching. Wet etching may be performed using, for example, BOE (Buffered Oxide Etchant). In addition, the dry etching may be performed using any one selected from the group consisting of C 4 F 6 , C 4 F 8 and C 6 F 6 , or a mixed gas containing them.

도 3g에 도시된 바와 같이, 패드 영역의 희생막(28A)을 일정 높이 식각한다. 희생막(28A)은 적어도 하드마스크 질화막(21) 상부의 희생막(28A)이 모두 제거되도록 식각을 진행하는 것이 바람직하다. As shown in FIG. 3G, the sacrificial layer 28A of the pad region is etched at a predetermined height. The sacrificial layer 28A may be etched to remove at least the sacrificial layer 28A on the hard mask nitride layer 21.

하드마스크 질화막(21) 상부의 희생막(28A)이 모두 제거됨에 따라 셀 영역과 패드 영역은 하드마스크 질화막(21) 상부에 라이너 질화막(27) 만이 존재하여, 동일한 단차를 갖는다. As the sacrificial layer 28A on the hard mask nitride layer 21 is removed, only the liner nitride layer 27 is present on the hard mask nitride layer 21, so that the cell region and the pad region have the same level.

도 3h에 도시된 바와 같이, 셀 영역의 트렌치(24) 하부에 라이너 질화막(27) 즉, 매립 비트라인(26A, 도 3g 참조) 상부의 라이너 질화막(27)을 제거한다. 매립 비트라인(26A, 도 3g 참조) 상부의 라이너 질화막(27) 제거시 하드마스크 질화막(21) 상부의 라이너 질화막(27)이 함께 식각될 수 있다. 또한, 패드 영역의 경우 트렌치 내부는 희생막(28A, 도 3g 참조)에 의해 보호되고, 하드마스크 질화막(21) 상부의 라이너 질화막(27) 만이 선택적으로 식각된다.As shown in FIG. 3H, the liner nitride layer 27 is removed below the trench 24 in the cell region, that is, the upper portion of the liner nitride layer 27 over the buried bit line 26A (see FIG. 3G). When the liner nitride layer 27 is disposed on the buried bit line 26A (see FIG. 3G), the liner nitride layer 27 on the hard mask nitride layer 21 may be etched together. In the case of the pad region, the inside of the trench is protected by the sacrificial layer 28A (see FIG. 3G), and only the liner nitride layer 27 on the hard mask nitride layer 21 is selectively etched.

이어서, 셀 영역의 매립 비트라인(26A, 도 3g 참조)을 일정 깊이 리세스 시킨다. 매립 비트라인(26A, 도 3g 참조) 식각시 패드 영역의 매립 비트라인(26A)은 희생막(28A, 도 3g 참조)에 의해 손상되지 않고 보호된다. Subsequently, the buried bit line 26A (see FIG. 3G) of the cell region is recessed to a predetermined depth. In the buried bit line 26A (see FIG. 3G), the buried bit line 26A of the pad region is protected without being damaged by the sacrificial layer 28A (see FIG. 3G).

또한, 패드 영역 역시 하드마스크 질화막(21) 상부의 희생막(28A, 도 3g 참조)을 미리 제거하여 하드마스크 질화막(21)을 노출시키고 있으므로, 셀 영역의 매립 비트라인(26A, 도 3g 참조) 식각시 셀 영역과 동일한 손상을 받아 결국 셀 영역과의 단차를 개선하는 장점이 있다.In addition, since the pad region also exposes the hard mask nitride layer 21 by removing the sacrificial layer 28A (see FIG. 3G) on the hard mask nitride layer 21 in advance, the buried bit line 26A of the cell region 26A (see FIG. 3G). During etching, the same damage as that of the cell region is received, thereby improving the step with the cell region.

식각된 매립 비트라인(26A, 도 3g 참조) 및 희생막(28A, 도 3g 참조)을 이하 '매립 비트라인(26A)', '희생막(28B)'이라고 한다.The etched buried bitline 26A (see FIG. 3G) and the sacrificial layer 28A (see FIG. 3G) are hereinafter referred to as 'buried bitline 26A' and 'sacrificial film 28B'.

도 3i에 도시된 바와 같이, 패드 영역의 희생막(28B, 도 3h 참조)을 제거한다. 희생막(28B, 도 3h 참조)은 산소 스트립(O2 Strip) 공정으로 제거한다.As shown in FIG. 3I, the sacrificial layer 28B (see FIG. 3H) of the pad region is removed. The sacrificial film 28B (see FIG. 3H) is removed by an oxygen strip (O 2 Strip) process.

위와 같이, 본 발명은 희생막(28B)으로 패드 영역의 매립 비트라인(26B)을 보호하되, 하드마스크 질화막(21) 상부의 희생막(28B)을 미리 제거하여 매립 비트라인(26B)의 식각 공정시 셀 영역과 같은 물질이 오픈되도록 함으로써, 결과적으로 셀 영역과 동일한 단차를 얻을 수 있는 장점이 있다.As described above, the present invention protects the buried bit line 26B in the pad region with the sacrificial layer 28B, but the sacrificial layer 28B on the hard mask nitride layer 21 is removed in advance to etch the buried bit line 26B. By opening the same material as the cell region during the process, there is an advantage that the same step as the cell region can be obtained as a result.

또한, 셀 영역과 패드 영역 간에 동일한 단차를 통해 후속 갭필 및 화학적기계적연마 공정을 더욱 용이하게 하며, 이에 따라 영역 간의 단차를 극복하기 위한 공정 진행이 생략되므로, 공정 단순화 및 불량률을 감소시키는 효과가 있다.In addition, subsequent gap fill and chemical mechanical polishing processes are made easier through the same step between the cell area and the pad area, thereby eliminating the process to overcome the step difference between the areas, thereby simplifying the process and reducing the defective rate. .

후속 공정으로, 단일측벽콘택(One Side Contact) 및 수직 게이트(Vertical Gate) 등의 반도체 공정을 진행한다.In a subsequent process, semiconductor processes such as one side contact and a vertical gate are performed.

한편, 본 발명의 실시예는 단일측벽콘택 형성을 위한 매립 비트라인 형성시 반도체 장치 제조 방법에 대해 설명하고 있으나, 이에 한정되지 않으며, 특정 지역의 선택적인 식각시 발생하는 모든 단차 제거 방법에 응용될 수 있다.Meanwhile, an embodiment of the present invention describes a method of manufacturing a semiconductor device when forming a buried bit line for forming a single sidewall contact, but is not limited thereto and may be applied to a method for removing all steps generated during selective etching of a specific region. Can be.

이렇듯, 본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
As such, although the technical idea of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

20 : 기판 21 : 하드마스크 질화막
22 : 비정질카본막 23 : 제1감광막 패턴
24 : 트렌치 25 : 라이너 산화막
26 : 비트라인용 폴리실리콘막 27 : 라이너 질화막
28 : 희생막 29 : 하드마스크 산화막
30 : 제2감광막 패턴20: substrate 21: hard mask nitride film
22 amorphous carbon film 23 first photosensitive film pattern
24: trench 25: liner oxide film
26 polysilicon film for bit line 27 liner nitride film
28: sacrificial film 29: hard mask oxide film
30: second photosensitive film pattern

Claims (16)

제1영역 및 제2영역을 포함하는 기판 상에 하드마스크 질화막을 형성하는 단계;
상기 하드마스크 질화막 및 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 일정 깊이를 매립하는 폴리실리콘막을 형성하는 단계;
매립된 상기 폴리실리콘막 상 및 상기 트렌치의 표면을 따라 라이너 질화막을 형성하는 단계;
상기 라이너 질화막 상에 상기 트렌치의 나머지 부분을 매립하는 희생막을 형성하는 단계;
상기 제1영역의 트렌치 내부의 상기 희생막을 제거하고, 상기 제2영역의 트렌치 내부에 상기 희생막이 잔류하도록 상기 희생막을 식각하는 단계; 및
상기 제1영역의 폴리실리콘막을 일정 깊이 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
Forming a hard mask nitride film on the substrate including the first region and the second region;
Etching the hard mask nitride layer and the substrate to form a trench;
Forming a polysilicon film to fill a predetermined depth of the trench;
Forming a liner nitride film on the buried polysilicon film and along the surface of the trench;
Forming a sacrificial layer filling the remaining portion of the trench on the liner nitride layer;
Removing the sacrificial layer in the trench of the first region and etching the sacrificial layer so that the sacrificial layer remains in the trench of the second region; And
Etching the polysilicon film of the first region to a predetermined depth
A semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 제1영역은 셀영역이고, 상기 제2영역은 패드영역인 반도체 장치 제조 방법.
The method of claim 1,
The first region is a cell region, and the second region is a pad region.
제1항에 있어서,
상기 트렌치를 형성하는 단계는,
상기 하드마스크 질화막 상에 하드마스크 카본막을 형성하는 단계;
상기 하드마스크 카본막 상에 반사방지막을 형성하는 단계;
상기 반사방지막 상에 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각장벽으로 상기 반사방지막 및 하드마스크 카본막을 식각하는 단계;
상기 하드마스크 카본막을 식각장벽으로 상기 하드마스크 질화막을 식각하는 단계;
상기 하드마스크 질화막을 식각장벽으로 상기 기판을 일정깊이 식각하여 트렌치를 형성하는 단계; 및
상기 하드마스크 카본막, 반사방지막 및 감광막 패턴을 제거하는 단계
를 포함하는 반도체 장치 제조 방법.
The method of claim 1,
Forming the trench,
Forming a hard mask carbon film on the hard mask nitride film;
Forming an anti-reflection film on the hard mask carbon film;
Forming a photoresist pattern on the anti-reflection film;
Etching the anti-reflection film and the hard mask carbon film using the photoresist pattern as an etch barrier;
Etching the hard mask nitride layer using the hard mask carbon layer as an etch barrier;
Etching the substrate by a predetermined depth using the hard mask nitride layer as an etch barrier to form a trench; And
Removing the hard mask carbon film, the anti-reflection film, and the photosensitive film pattern
A semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 폴리실리콘막을 형성하는 단계는,
상기 트렌치의 표면을 따라 라이너 산화막을 형성하는 단계;
상기 라이너 산화막 상에 상기 트렌치를 매립하는 폴리실리콘막을 형성하는 단계; 및
상기 폴리실리콘을 상기 트렌치의 일정 깊이에만 잔류하도록 식각하는 단계를 포함하는 반도체 장치 제조 방법.
The method of claim 1,
Forming the polysilicon film,
Forming a liner oxide film along the surface of the trench;
Forming a polysilicon film filling the trench on the liner oxide film; And
Etching the polysilicon so that it remains only at a predetermined depth of the trench.
제4항에 있어서,
상기 폴리실리콘막을 식각하는 단계는,
상기 하드마스크 질화막의 표면이 오픈되는 타겟으로 화학적기계적연마 공정을 진행하는 단계; 및
상기 폴리실리콘막을 리세스 시키는 단계
를 포함하는 반도체 장치 제조 방법.
The method of claim 4, wherein
Etching the polysilicon film,
Performing a chemical mechanical polishing process to a target on which the surface of the hard mask nitride film is opened; And
Recessing the polysilicon film
A semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 제1영역의 트렌치 내부의 상기 희생막을 제거하고, 상기 제2영역의 트렌치 내부에 상기 희생막이 잔류하도록 상기 희생막을 식각하는 단계는,
상기 제2영역의 희생막 상에 상기 제1영역을 오픈시키는 감광막 패턴을 형성하는 단계;
상기 제1영역의 희생막을 제거하는 단계;
상기 감광막 패턴을 제거하는 단계; 및
상기 제2영역의 상기 희생막이 상기 트렌치 내부에 잔류하도록 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
The method of claim 1,
Removing the sacrificial layer in the trench of the first region and etching the sacrificial layer so that the sacrificial layer remains in the trench of the second region,
Forming a photoresist pattern on the sacrificial layer of the second region to open the first region;
Removing the sacrificial layer of the first region;
Removing the photoresist pattern; And
Etching the sacrificial layer of the second region to remain in the trench
A semiconductor device manufacturing method comprising a.
제6항에 있어서,
상기 감광막 패턴을 형성하는 단계 전에,
상기 희생막 상에 하드마스크 산화막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
The method of claim 6,
Before forming the photoresist pattern,
And forming a hard mask oxide film on the sacrificial film.
제7항에 있어서,
상기 하드마스크 산화막은 ULTO(Ultra Low Temperature Oxide)막을 포함하는 반도체 장치 제조 방법.
The method of claim 7, wherein
The hard mask oxide film comprises a Ultra Low Temperature Oxide (ULTO) film.
제7항에 있어서,
상기 제1영역의 희생막을 제거하는 단계 전에,
상기 제1영역의 하드마스크 산화막을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.The method of claim 7, wherein
Before removing the sacrificial film of the first region,
And removing the hard mask oxide film of the first region. 제1항에 있어서,
상기 희생막은 SOC(Spin On Carbon)막을 포함하는 반도체 장치 제조 방법.
The method of claim 1,
The sacrificial layer includes a spin on carbon (SOC) layer.
제1항에 있어서,
상기 희생막을 식각하는 단계는,
희생막의 식각속도가 질화막에 대해 적어도 10배 이상 빠른 가스를 사용하여 식각을 진행하는 반도체 장치 제조 방법.
The method of claim 1,
Etching the sacrificial layer,
A method of manufacturing a semiconductor device in which the etching speed of the sacrificial film is etched using a gas that is at least 10 times faster than the nitride film.
제7항에 있어서,
상기 제2영역의 희생막이 상기 트렌치 내부에 잔류하도록 식각하는 단계 전에,
상기 제2영역의 하드마스크 산화막을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
The method of claim 7, wherein
Before etching the sacrificial layer of the second region to remain in the trench,
And removing the hard mask oxide film of the second region.
제12항에 있어서,
상기 하드마스크 산화막을 제거하는 단계는,
습식식각 또는 건식식각으로 진행하는 반도체 장치 제조 방법.
The method of claim 12,
Removing the hard mask oxide film,
A semiconductor device manufacturing method proceeding by wet etching or dry etching.
제13항에 있어서,
상기 습식식각은 산화막의 식각속도가 질화막에 대해 적어도 5배 이상 빠른 용액을 사용하여 진행하는 반도체 장치 제조 방법.
The method of claim 13,
The wet etching is performed using a solution in which the etching rate of the oxide film is at least five times faster than the nitride film.
제13항에 있어서,
상기 건식식각은 산화막의 식각속도가 질화막에 대해 적어도 5배 이상 빠른 가스를 사용하여 진행하는 반도체 장치 제조 방법.
The method of claim 13,
The dry etching is a method of manufacturing a semiconductor device using a gas in which the etching rate of the oxide film is at least five times faster than the nitride film.
제13항에 있어서,
상기 건식식각은 C4F6, C4F8 및 C6F6으로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 이를 포함하는 혼합가스를 사용하여 진행하는 반도체 장치 제조 방법.
The method of claim 13,
The dry etching is a semiconductor device manufacturing method using a gas selected from the group consisting of C 4 F 6 , C 4 F 8 and C 6 F 6 or a mixed gas comprising the same.
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* Cited by examiner, † Cited by third party
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KR20140030792A (en) * 2012-09-03 2014-03-12 에스케이하이닉스 주식회사 Slurry for polishing an organic insulator film and method for polishing the substrate using the same

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