KR20080002503A - Gate of semiconductor device and method for forming the same - Google Patents

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김백만
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Abstract

A gate of a semiconductor device is provided to avoid excessive loss of a gate by forming a stack layer of a nitride layer and an oxide layer as a hard mask for patterning the gate. A gate insulation layer(22) is formed on a semiconductor substrate(21). A gate conduction layer(25) is formed on the gate insulation layer. A hard mask layer(28) is formed on the gate conduction layer, made of a stack layer composed of a nitride layer(26) and an oxide layer(27). The nitride layer in the hard mask layer can have a thickness of 100~1000 Å. The oxide layer in the hard mask layer can have a thickness of 100~2000 Å.

Description

반도체 소자의 게이트 및 그의 형성방법{GATE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}GATE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME

도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art.

도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법 및 본 발명의 효과를 설명하기 위한 공정별 단면도.3A to 3H are cross-sectional views of processes for forming gates of semiconductor devices and effects of the present invention, according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

21 : 반도체 기판 22 : 게이트절연막21 semiconductor substrate 22 gate insulating film

23 : 폴리실리콘막 24 : 텅스텐막23 polysilicon film 24 tungsten film

25 : 게이트도전막 26 : 질화막25: gate conductive film 26: nitride film

27 : 산화막 28 : 하드마스크막27: oxide film 28: hard mask film

29 : 게이트29: gate

본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히, SAC(Self Alinged Contact) 공정을 적용한 반도체 소자의 제조시, 게이트의 과다손실을 방지함과 동시에 층간절연막의 매립 특성을 효과적으로 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a semiconductor device. In particular, when fabricating a semiconductor device using a SAC (Self Alinged Contact) process, it is possible to prevent an excessive loss of the gate and at the same time improve the embedding characteristics of the interlayer insulating film. A method of forming a gate of a semiconductor device.

반도체 소자의 고집적화 추세에 따라, 메모리 셀의 크기가 점점 감소되어 워드 라인(Word Line), 또는, 비트라인(Bit Line) 사이의 콘택 마진이 점차 작아지고 있다. 이에, 상기 콘택 마진을 높이기 위한 방법의 하나로, 자기 정렬 콘택(Self Alinged Contact : 이하, SAC) 공정이 제안된 바 있다.In accordance with the trend of higher integration of semiconductor devices, the size of memory cells is gradually reduced, and the contact margin between word lines or bit lines is gradually decreasing. Thus, as one of methods for increasing the contact margin, a self-aligned contact (SAC) process has been proposed.

상기 SAC 공정은 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 방법으로, 상기 주변 구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택홀을 마스크패턴 없이 형성할 수 있으므로 고집적 소자에 적용 가능하다는 장점이 있다.The SAC process is a method of forming a contact hole by using a step of a peripheral structure. The contact hole having various sizes may be formed without a mask pattern by a height of the peripheral structure, a thickness of an insulating material on which the contact hole is to be formed, and an etching method. It can be applied to highly integrated devices.

이하에서는, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 반도체 소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1C.

도 1a를 참조하면, 반도체 기판(1) 상에 게이트절연막(2)을 형성한 다음, 상기 게이트절연막(2) 상에 게이트도전막으로서 폴리실리콘막(3)과 텅스텐막(4)을 증착한다. 이어서, 상기 텅스텐막(4) 상에 하드마스크용 질화막(5)과 하드마스크용 비정질탄소막(6)을 차례로 형성한다.Referring to FIG. 1A, a gate insulating film 2 is formed on a semiconductor substrate 1, and then a polysilicon film 3 and a tungsten film 4 are deposited on the gate insulating film 2 as a gate conductive film. . Subsequently, a hard mask nitride film 5 and a hard mask amorphous carbon film 6 are sequentially formed on the tungsten film 4.

도 1b를 참조하면, 상기 하드마스크용 비정질탄소막(6)과 하드마스크용 질화막(5) 및 폴리실리콘막(3)과 텅스텐막(4), 게이트절연막(2)을 차례로 식각하여 게이트(7)를 형성한 다음, 상기 하드마스크용 비정질탄소막(6)을 제거한다. 이어서, 상기 게이트(7) 양측 기판(1) 내에 소오스/드레인 영역(도시안됨)을 형성한다.Referring to FIG. 1B, the hard mask amorphous carbon film 6, the hard mask nitride film 5, the polysilicon film 3, the tungsten film 4, and the gate insulating film 2 are sequentially etched to form a gate 7. Next, the amorphous amorphous carbon film 6 for the hard mask is removed. Subsequently, a source / drain region (not shown) is formed in the substrate 1 on both sides of the gate 7.

도 1c를 참조하면, 상기 게이트(7)를 포함한 기판(1) 전면 상에 질화막(8)을 형성한다. 여기서, 상기 질화막(8)은 기판(1)으로의 수분 침투를 방지하기 위해 형성하는 것이다. 그 다음, 상기 질화막(8) 상에 상기 게이트(7)간 공간을 완전 매립하도록 층간절연막(9)을 증착한 후, 상기 질화막(8)이 노출되도록 상기 층간절연막(9)을 CMP(Chemical Mechanical Polishing)한다.Referring to FIG. 1C, a nitride film 8 is formed on the entire surface of the substrate 1 including the gate 7. In this case, the nitride film 8 is formed to prevent moisture penetration into the substrate 1. Then, after the interlayer insulating film 9 is deposited on the nitride film 8 so as to completely fill the space between the gates 7, the interlayer insulating film 9 is formed by CMP (Chemical Mechanical) so that the nitride film 8 is exposed. Polishing).

이후, 도시하지는 않았으나, 랜딩플러그가 형성될 부분의 층간절연막(9)을 식각하여 콘택홀을 형성한 다음, 상기 콘택홀을 폴리실리콘막으로 매립하여 상기 랜딩플러그를 형성한다.Subsequently, although not shown, a contact hole is formed by etching the interlayer insulating layer 9 of the portion where the landing plug is to be formed, and then filling the contact hole with a polysilicon layer to form the landing plug.

그러나, 종래기술에 따른 반도체 소자의 제조시 상기 콘택홀을 형성하기 위한 상기 층간절연막(9)의 식각 공정시 질화막(8) 및 하드마스크용 질화막(5)의 손실이 발생되며, 상기 하드마스크용 질화막(5)의 손실로 인하여 게이트(7)의 과다손실이 발생한다는 문제점이 있다.However, when the semiconductor device according to the related art is manufactured, a loss of the nitride film 8 and the hard mask nitride film 5 occurs during the etching process of the interlayer insulating film 9 to form the contact hole. There is a problem that excessive loss of the gate 7 occurs due to the loss of the nitride film 5.

한편, 상기 하드마스크용 질화막(5)의 손실은 상기 하드마스크용 질화막(5)을 두껍게 형성해줌으로써 최소화할 수 있다. 하지만, 상기 두껍게 형성된 하드마스크용 질화막(5)으로 인해 게이트(7)의 높이가 증가하여 상기 층간절연막(9)의 매립 공정이 어려워지므로 보이드의 형성이 유발된다는 문제점이 있다.On the other hand, the loss of the hard mask nitride film 5 can be minimized by forming the hard mask nitride film 5 thick. However, since the height of the gate 7 increases due to the thickly formed nitride film 5 for hard mask, it is difficult to bury the interlayer insulating film 9, thereby causing voids to be formed.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, SAC(Self Alinged Contact) 공정을 적용한 반도체 소자의 제조시, 게이트의 과다손실을 방지함과 동시에 층간절연막의 매립 특성을 효과적으로 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and when manufacturing a semiconductor device to which the SAL (Self Alinged Contact) process is applied, it prevents excessive loss of the gate and at the same time effectively improves the buried characteristics of the interlayer insulating film. Its purpose is to provide a method for manufacturing a semiconductor device that can be improved.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트는, 반도체 기판 상에 형성된 게이트절연막; 상기 게이트절연막 상에 형성된 게이트도전막; 및 상기 게이트도전막 상에 형성되며, 질화막과 산화막의 적층막으로 이루어진 하드마스크막;을 포함한다.The gate of the semiconductor device of the present invention for achieving the above object is a gate insulating film formed on a semiconductor substrate; A gate conductive film formed on the gate insulating film; And a hard mask film formed on the gate conductive film and formed of a laminated film of a nitride film and an oxide film.

여기서, 상기 하드마스크막의 질화막은 100∼1000Å의 두께를 갖는다.Here, the nitride film of the hard mask film has a thickness of 100 to 1000 GPa.

상기 하드마스크막의 산화막은 100∼2000Å의 두께를 갖는다.The oxide film of the hard mask film has a thickness of 100 to 2000 GPa.

또한, 상기와 같은 목적을 달성하기 위한 반도체 소자의 게이트의 형성방법은, 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 하드마스크용 질화막과 하드마스크용 산화막을 차례로 형성하는 단계; 및 상기 하드마스크용 산화막 및 하드마스크용 질화막과 게이트도전막 및 게이트절연막을 차례로 식각하는 단계;를 포함한다.In addition, a method of forming a gate of a semiconductor device for achieving the above object comprises the steps of: forming a gate insulating film on a semiconductor substrate; Forming a gate conductive film on the gate insulating film; Sequentially forming a hard mask nitride film and a hard mask oxide film on the gate conductive film; And etching the hard mask oxide film, the hard mask nitride film, the gate conductive film, and the gate insulating film in sequence.

여기서, 상기 하드마스크용 질화막은 100∼1000Å의 두께로 형성한다.Here, the hard mask nitride film is formed to a thickness of 100 to 1000 GPa.

상기 하드마스크용 질화막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식, APCVD(Atmospheric Pressure CVD) 방식 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 구성된 그룹으로부터 선택된 어느 하나의 방식으로 형성한다.The hard mask nitride layer is formed by any one selected from the group consisting of a low pressure chemical vapor deposition (LPCVD) method, an atmospheric pressure CVD (APCVD) method, and a plasma enhanced chemical vapor deposition (PECVD) method.

상기 하드마스크용 산화막은 100∼2000Å의 두께로 형성한다.The hard mask oxide film is formed to a thickness of 100 to 2000 GPa.

상기 산화막은 APCVD(Atmospheric Pressure CVD) 방식, LPCVD(Low Pressure Chemical Vapor Deposition) 방식, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 및 스핀-온(Spin-On) 방식으로 구성된 그룹으로부터 선택된 어느 하나의 방식으로 형성한다.The oxide film is any one selected from the group consisting of an Atmospheric Pressure CVD (APCVD) method, a Low Pressure Chemical Vapor Deposition (LPCVD) method, a Plasma Enhanced Chemical Vapor Deposition (PECVD) method and a Spin-On method. Form.

상기 하드마스크용 산화막을 형성하는 단계 후, 상기 하드마스크용 산화막 상에 하드마스크용 비정질탄소막을 형성하는 단계를 더 포함한다.After the forming of the hard mask oxide film, further comprising forming an amorphous carbon film for the hard mask on the hard mask oxide film.

상기 하드마스크용 비정질탄소막은 300∼3000Å의 두께로 형성한다.The hard mask amorphous carbon film is formed to a thickness of 300 to 3000 GPa.

상기 하드마스크용 비정질탄소막은 가스, 또는, 액체 소오스를 사용하여 형성한다.The amorphous carbon film for the hard mask is formed using a gas or a liquid source.

상기 하드마스크용 비정질탄소막은 200∼600℃의 온도에서 형성한다.The amorphous carbon film for the hard mask is formed at a temperature of 200 to 600 ° C.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 게이트 물질 상에 질화막과 산화막 및 비정질탄소막을 구성되는 하드마스크를 형성한다.First, the technical principle of the present invention will be briefly described. The present invention forms a hard mask comprising a nitride film, an oxide film, and an amorphous carbon film on a gate material.

이렇게 하면, 후속으로 수행되는 식각 공정시, 상기 하드마스크의 질화막과 식각선택비 차이를 갖는 상기 하드마스크의 산화막이 베리어막 역할을 하므로 게이트의 과다손실을 방지할 수 있으며, 따라서, 상기 하드마스크의 질화막을 종래처럼 두껍게 형성할 필요가 없다. In this case, since an oxide film of the hard mask having a difference in etching selectivity from the nitride layer of the hard mask acts as a barrier film during the subsequent etching process, excessive loss of the gate can be prevented, and thus, the hard mask It is not necessary to form the nitride film as thick as conventionally.

또한, 상기 하드마스크막의 질화막이 종래보다 얇게 형성되어 게이트의 높이를 종래보다 낮출 수 있으므로 층간절연막의 매립 특성을 효과적으로 향상시킬 수 있다.In addition, since the nitride film of the hard mask film is thinner than the conventional method, the height of the gate may be lower than that of the conventional art, and thus the embedding property of the interlayer insulating film may be effectively improved.

자세하게, 도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도로서, 이를 설명하면 다음과 같다.In detail, Figure 2 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, as follows.

도 2를 참조하면, 본 발명의 실시예에 따라 형성된 게이트(29)는, 반도체 기판(21) 상에 형성된 게이트절연막(22), 상기 게이트절연막(22) 상에 형성된 게이트도전막(25) 및 상기 게이트도전막(25) 상에 형성되며, 질화막(26)과 산화막(27)의 적층막으로 이루어진 하드마스크막(28)을 포함한다.Referring to FIG. 2, the gate 29 formed in accordance with an embodiment of the present invention may include a gate insulating film 22 formed on the semiconductor substrate 21, a gate conductive film 25 formed on the gate insulating film 22, and a gate insulating film 25 formed on the gate insulating film 22. The hard mask layer 28 may be formed on the gate conductive layer 25 and may include a stacked layer of a nitride layer 26 and an oxide layer 27.

이때, 상기 게이트도전막(25)은 폴리실리콘막(23)과 텅스텐막(24)의 적층막으로 구성한다. 또한, 상기 하드마스크막(28)의 질화막은 100∼1000Å 정도의 두께를 가지며, 상기 하드마스크막(28)의 산화막(26)은 100∼2000Å 정도의 두께를 갖는다.In this case, the gate conductive film 25 is composed of a laminated film of the polysilicon film 23 and the tungsten film 24. The nitride film of the hard mask film 28 has a thickness of about 100 to 1000 GPa, and the oxide film 26 of the hard mask film 28 has a thickness of about 100 to 2000 GPa.

여기서, 본 발명은 상기 하드마스크막(28)을 서로 다른 식각선택비를 갖는 질화막(26)과 산화막(27)의 적층막으로 형성함으로써, 게이트(29)의 과다손실을 효과적으로 방지할 수 있다.According to the present invention, the hard mask layer 28 may be formed of a laminated layer of the nitride layer 26 and the oxide layer 27 having different etching selectivity, thereby effectively preventing excessive loss of the gate 29.

즉, 랜딩플러그용 콘택홀을 형성하기 위한 식각 공정시, 상기 하드마스크막(28)의 산화막(26) 식각 단계에서는 상기 질화막(27)이 베리어막 역할을 하며, 상기 질화막(27) 식각 단계에서는 상기 산화막(26)이 베리어막 역할을 함으로써, 상기 게이트(29)의 과다손실을 방지할 수 있다.That is, during the etching process for forming the landing plug contact hole, in the etching process of the oxide layer 26 of the hard mask layer 28, the nitride layer 27 serves as a barrier layer, and in the etching process of the nitride layer 27 As the oxide layer 26 serves as a barrier layer, excessive loss of the gate 29 may be prevented.

또한, 상기 게이트(29)의 과다손실을 방지하기 위해 상기 하드마스크막(28)의 질화막을(27)을 두껍게 형성할 필요가 없으므로 상기 게이트(29)의 높이를 종래보다 낮게 형성할 수 있으며, 이를 통해, 후속으로 증착되는 층간절연막의 매립 특성을 효과적으로 개선할 수 있다.In addition, since the nitride layer 27 of the hard mask layer 28 does not have to be formed thick to prevent excessive loss of the gate 29, the height of the gate 29 may be lower than that of the conventional art. Through this, it is possible to effectively improve the buried characteristics of the subsequently deposited interlayer insulating film.

이하에서는, 도 3a 내지 3h를 참조하여 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을, 보다 상세하게, 설명하도록 한다.Hereinafter, a method of forming a gate of a semiconductor device according to an exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 3A to 3H.

도 3a를 참조하면, 게이트 형성 영역을 갖는 반도체 기판(31) 상에 게이트절연막(32)을 형성한다. 이때, 상기 게이트절연막(32)은 산화막으로 형성한다.Referring to FIG. 3A, a gate insulating film 32 is formed on a semiconductor substrate 31 having a gate formation region. In this case, the gate insulating film 32 is formed of an oxide film.

도 3b를 참조하면, 상기 게이트절연막(32) 상에 게이트도전막(35)을 형성한다. 여기서, 상기 게이트도전막(35)은 통상 폴리실리콘막(33)과 텅스텐막(34)의 적층막으로 형성한다.Referring to FIG. 3B, a gate conductive layer 35 is formed on the gate insulating layer 32. Here, the gate conductive film 35 is usually formed of a laminated film of the polysilicon film 33 and the tungsten film 34.

도 3c를 참조하면, 상기 게이트도전막(35) 상에 100∼1000Å 정도의 두께로 하드마스크용 질화막(36)을 형성한다. 이때, 상기 하드마스크용 질화막(36)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식, APCVD(Atmospheric Pressure CVD) 방식 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 등을 통해 형성한다.Referring to FIG. 3C, a hard mask nitride film 36 is formed on the gate conductive film 35 with a thickness of about 100 to about 1000 GPa. In this case, the hard mask nitride layer 36 is formed by a low pressure chemical vapor deposition (LPCVD) method, an atmospheric pressure CVD (APCVD) method, a plasma enhanced chemical vapor deposition (PECVD) method, or the like.

여기서, 상기 하드마스크용 질화막(36)은 종래기술의 경우보다 얇은 두께로 형성되었다.Here, the hard mask nitride film 36 is formed to a thinner thickness than in the prior art.

그 다음, 상기 하드마스크용 질화막(36) 상에 100∼2000Å 정도의 두께로 하드마스크용 산화막(37)을 형성한다. 여기서, 상기 하드마스크용 산화막(37)은 APCVD(Atmospheric Pressure CVD) 방식, LPCVD(Low Pressure Chemical Vapor Deposition) 방식, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 및 스핀-온(Spin-On) 방식 등을 통해 형성한다.Next, an oxide film 37 for hard mask is formed on the hard mask nitride film 36 with a thickness of about 100 to 2000 micrometers. Here, the hard mask oxide layer 37 may include an APCVD (Atmospheric Pressure CVD) method, a LPCVD (Low Pressure Chemical Vapor Deposition) method, a PECVD (Plasma Enhanced Chemical Vapor Deposition) method, a spin-on method, or the like. Form through.

이어서, 하드마스크용 산화막(37) 상에 300∼3000Å 정도의 두께로 하드마스크용 비정질탄소막(38)을 형성한다. 이때, 하드마스크용 비정질탄소막(38)은 가스, 또는, 액체 소오스를 사용하여, 200∼600℃ 정도의 온도에서 형성한다.Subsequently, an amorphous carbon film 38 for hard mask is formed on the hard mask oxide film 37 with a thickness of about 300 to 3000 GPa. At this time, the amorphous carbon film 38 for hard mask is formed at the temperature of about 200-600 degreeC using gas or a liquid source.

도 3d를 참조하면, 상기 하드마스크용 비정질탄소막(38)과 하드마스크용 산화막(37) 및 하드마스크용 질화막(36), 상기 게이트도전막(35) 및 게이트절연막(32)을 차례로 식각하여 게이트(39)를 형성한다. 다음으로, 상기 하드마스크용 비정질탄소막(38)을 제거한다.Referring to FIG. 3D, the hard mask amorphous carbon film 38, the hard mask oxide film 37, the hard mask nitride film 36, the gate conductive film 35 and the gate insulating film 32 are sequentially etched to form a gate. To form 39. Next, the hard mask amorphous carbon film 38 is removed.

여기서, 상기 하드마스크용 질화막(36)이 종래기술의 경우보다 얇은 두께로 형성되었으므로, 상기 게이트(39) 또한 종래보다 낮은 높이로 형성되었다.Here, since the hard mask nitride film 36 is formed to a thinner thickness than in the prior art, the gate 39 is also formed to a lower height than in the prior art.

도 3e를 참조하면, 상기 게이트(39)를 포함한 기판(31) 전면 상에 30∼200Å 정도의 두께로 질화막(40)을 형성한다. 여기서, 상기 질화막(40)은 APCVD(Atmospheric Pressure CVD) 방식, LPCVD(Low Pressure Chemical Vapor Deposition) 방식, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 및 스핀-온(Spin-On) 방식 등을 통해 형성한다.Referring to FIG. 3E, the nitride film 40 is formed on the entire surface of the substrate 31 including the gate 39 at a thickness of about 30 to about 200 Å. Here, the nitride film 40 is formed through an APCVD (Atmospheric Pressure CVD) method, LPCVD (Low Pressure Chemical Vapor Deposition) method, PECVD (Plasma Enhanced Chemical Vapor Deposition) method and spin-on (Spin-On) method .

도 3f를 참조하면, 상기 질화막(40) 상에 상기 게이트(39) 사이의 간격을 매립하도록 층간절연막(41)을 형성한다. 이때, 상기 층간절연막(41)은 BPSG(Borophosphours Silicate Glass)산화막, HARP(High Aspect Ratio Process)산 화막 및 SOG(Spin-On Glass)산화막 중 하나의 막으로 형성한다.Referring to FIG. 3F, an interlayer insulating film 41 is formed on the nitride film 40 to fill the gap between the gates 39. At this time, the interlayer insulating layer 41 is formed of one of a BPSG (Borophosphours Silicate Glass) film, a HARP (High Aspect Ratio Process) film and a SOG (Spin-On Glass) film.

여기서, 상기 게이트(39)는 종래보다 낮은 두께로 형성되었으므로 상기 층간절연막(41)의 매립 특성이 개선되어 보이드의 형성 없이 상기 층간절연막(41)의 형성 공정을 원활하게 수행할 수 있다.Here, since the gate 39 is formed to a lower thickness than in the related art, the buried property of the interlayer insulating layer 41 is improved, so that the process of forming the interlayer insulating layer 41 can be performed smoothly without forming voids.

이어서, 상기 층간절연막(41)을 상기 질화막(40)이 노출되도록 CMP(Chemical Mechanical Polishing)한다.Subsequently, the interlayer insulating layer 41 is subjected to chemical mechanical polishing (CMP) to expose the nitride layer 40.

도 3g를 참조하면, 랜딩플러그 형성 영역에 형성된 상기 층간절연막(41) 부분을 식각하여, 랜딩플러그용 콘택홀(LPC)을 형성한다. 이때, 상기 식각 공정은 산화막 재질의 막이 선택적으로 제거되도록 수행되며, 상기 질화막(40)이 베리어막 역할을 함으로써 하드마스크용 산화막(37)의 손실을 방지할 수 있다.Referring to FIG. 3G, a portion of the interlayer insulating layer 41 formed in the landing plug forming region is etched to form a landing plug contact hole (LPC). In this case, the etching process is performed so that the oxide film is selectively removed, the nitride film 40 serves as a barrier film to prevent the loss of the oxide film 37 for the hard mask.

도 3h를 참조하면, 상기 랜딩플러그용 콘택홀(LPC) 하부의 질화막(40) 부분을 식각하여 상기 랜딩플러그용 콘택홀(LPC) 저면의 기판(31) 부분을 노출시킨다. 여기서, 상기 식각 공정은 질화막 재질의 막이 선택적으로 제거되도록 수행되며, 상기 하드마스크용 산화막(37)이 베리어막 역할을 함으로써 하드마스크용 질화막(36)의 손실을 방지할 수 있다. 따라서, 상기 하드마스크용 질화막(36)의 손실로 인해 유발되는 게이트(39)의 과다손실을 방지할 수 있다.Referring to FIG. 3H, a portion of the nitride film 40 under the landing plug contact hole (LPC) is etched to expose a portion of the substrate 31 on the bottom surface of the landing plug contact hole (LPC). Here, the etching process is performed to selectively remove the film of the nitride film material, it is possible to prevent the loss of the hard mask nitride film 36 by the hard mask oxide film 37 serves as a barrier film. Therefore, excessive loss of the gate 39 caused by the loss of the hard mask nitride layer 36 can be prevented.

이후, 도시하지는 않았지만, 상기 랜딩플러그용 콘택홀(LPC)을 폴리실리콘막으로 매립한 후, 공지된 후속 공정들을 차례로 수행하여 반도체 소자의 제조를 완성한다.Subsequently, although not shown, the landing plug contact hole (LPC) is filled with a polysilicon film, and then subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device.

이와 같이, 본 발명은 상기 하드마스크용 질화막(36) 상에 하드마스크용 산 화막(37)을 형성함으로써, 후속으로 수행되는 식각 공정시 상기 질화막(36)과 산화막(37)이 서로 베리어막 역할을 하여 게이트(39)의 과다 손실을 방지할 수 있다. 또한, 본 발명은 상기 게이트(39)의 과다손실을 방지하기 위해 상기 하드마스크용 질화막(36)을 두껍게 형성할 필요가 없으므로, 게이트(39)를 종래보다 낮은 두께로형성할 수 있으며, 이를 통해, 상기 게이트(39) 사이를 매립하도록 형성되는 층간절연막(41)의 매립 특성을 효과적으로 개선할 수 있다.As such, the present invention forms the hard mask oxide film 37 on the hard mask nitride film 36 so that the nitride film 36 and the oxide film 37 act as barrier films to each other during a subsequent etching process. By doing so, excessive loss of the gate 39 can be prevented. In addition, the present invention does not need to form the hard mask nitride layer 36 thick to prevent excessive loss of the gate 39, the gate 39 can be formed to a lower thickness than the prior art, thereby In addition, it is possible to effectively improve the embedding characteristics of the interlayer insulating layer 41 formed to fill the gates 39.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 게이트를 패터닝하기 위한 하드마스크를 질화막과 산화막의 적층막으로 형성함으로써, 게이트의 과다손실을 방지할 수 있다.As described above, in the present invention, by forming a hard mask for patterning the gate as a laminated film of a nitride film and an oxide film, it is possible to prevent excessive loss of the gate.

또한, 본 발명은 상기 게이트의 과다손실을 방지하기 위해 하드마스크를 두껍게 형성할 필요가 없으므로 상기 게이트를 종래보다 낮은 두께로 형성할 수 있으며, 이를 통해, 층간절연막의 매립 특성을 효과적으로 개선할 수 있다.In addition, the present invention does not need to form a hard mask thick to prevent the excessive loss of the gate, the gate can be formed to a lower thickness than the conventional, through which, it is possible to effectively improve the buried characteristics of the interlayer insulating film. .

Claims (12)

반도체 기판 상에 형성된 게이트절연막;A gate insulating film formed on the semiconductor substrate; 상기 게이트절연막 상에 형성된 게이트도전막; 및A gate conductive film formed on the gate insulating film; And 상기 게이트도전막 상에 형성되며, 질화막과 산화막의 적층막으로 이루어진 하드마스크막;A hard mask film formed on the gate conductive film and formed of a laminated film of a nitride film and an oxide film; 을 포함하는 것을 특징으로 하는 반도체 소자의 게이트.Gate of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크막의 질화막은 100∼1000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트.The nitride film of the hard mask film has a thickness of 100 to 1000 GPa. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크막의 산화막은 100∼2000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트.The oxide film of the hard mask film has a thickness of 100 to 2000 GPa. 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계;Forming a gate conductive film on the gate insulating film; 상기 게이트도전막 상에 하드마스크용 질화막과 하드마스크용 산화막을 차례로 형성하는 단계; 및Sequentially forming a hard mask nitride film and a hard mask oxide film on the gate conductive film; And 상기 하드마스크용 산화막 및 하드마스크용 질화막과 게이트도전막 및 게이트절연막을 차례로 식각하는 단계;Etching the hard mask oxide film, the hard mask nitride film, the gate conductive film, and the gate insulating film in sequence; 를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.Gate forming method of a semiconductor device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드마스크용 질화막은 100∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And the hard mask nitride film is formed to a thickness of 100 to 1000 GPa. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드마스크용 질화막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식, APCVD(Atmospheric Pressure CVD) 방식 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 구성된 그룹으로부터 선택된 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The hard mask nitride film may be formed by any one method selected from the group consisting of a low pressure chemical vapor deposition (LPCVD) method, an atmospheric pressure CVD (APCVD) method, and a plasma enhanced chemical vapor deposition (PECVD) method. Method for forming gate of device. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드마스크용 산화막은 100∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The hard mask oxide film is formed to a thickness of 100 to 2000 GPa. 제 4 항에 있어서,The method of claim 4, wherein 상기 산화막은 APCVD(Atmospheric Pressure CVD) 방식, LPCVD(Low Pressure Chemical Vapor Deposition) 방식, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 및 스핀-온(Spin-On) 방식으로 구성된 그룹으로부터 선택된 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The oxide film is any one selected from the group consisting of an Atmospheric Pressure CVD (APCVD) method, a Low Pressure Chemical Vapor Deposition (LPCVD) method, a Plasma Enhanced Chemical Vapor Deposition (PECVD) method and a Spin-On method. And forming a gate of the semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드마스크용 산화막을 형성하는 단계 후, 상기 하드마스크용 산화막 상에 하드마스크용 비정질탄소막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And forming a hard mask amorphous carbon film on the hard mask oxide film after the forming of the hard mask oxide film. 제 9 항에 있어서,The method of claim 9, 상기 하드마스크용 비정질탄소막은 300∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And the hard mask amorphous carbon film is formed to a thickness of 300 to 3000 GPa. 제 9 항에 있어서,The method of claim 9, 상기 하드마스크용 비정질탄소막은 가스, 또는, 액체 소오스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The amorphous carbon film for the hard mask is formed using a gas or a liquid source. 제 9 항에 있어서,The method of claim 9, 상기 하드마스크용 비정질탄소막은 200∼600℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.The hard mask amorphous carbon film is formed at a temperature of 200 to 600 ℃ gate method of a semiconductor device.
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