KR20090129205A - 메모리 장치 및 읽기 레벨 제어 방법 - Google Patents

메모리 장치 및 읽기 레벨 제어 방법 Download PDF

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KR20090129205A
KR20090129205A KR1020080055347A KR20080055347A KR20090129205A KR 20090129205 A KR20090129205 A KR 20090129205A KR 1020080055347 A KR1020080055347 A KR 1020080055347A KR 20080055347 A KR20080055347 A KR 20080055347A KR 20090129205 A KR20090129205 A KR 20090129205A
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Abstract

메모리 장치 및 읽기 레벨 제어 방법이 제공된다. 본 발명의 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 세는 카운터, 상기 세어진 개수를 임계 개수와 비교하여 상기 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 지 여부를 결정하는 제1 결정부, 및 상기 세어진 개수 및 상기 임계 개수의 상기 비교 결과에 기초하여 새로운 기준 문턱 전압 구간을 생성하는 제2 결정부를 포함하며, 이를 통해 최적의 읽기 레벨을 결정할 수 있다.
멀티 비트 셀, 멀티 레벨 셀, read level, PID 제어

Description

메모리 장치 및 읽기 레벨 제어 방법 {MEMORY DEVICE AND METHOD OF CONTROLLING READ LEVEL}
본 발명은 메모리 장치에 저장된 데이터를 읽는 데 이용되는 읽기 레벨을 제어하는 방법에 관한 것으로, 보다 상세하게는 멀티 레벨 셀(Multi-level Cell, MLC) 또는 멀티 비트 셀(Multi-Bit Cell, MBC) 메모리 장치에서 이용되는 읽기 레벨을 제어하는 장치 및 방법에 관한 것이다.
싱글 레벨 셀(SLC: single-level cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: single-bit cell) 메모리로도 불린다. 싱글 레벨 셀 메모리의 메모리 셀(싱글 레벨 셀)에 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 메모리 셀의 문턱 전압(threshold voltage)을 변화시킬 수 있다. 예를 들어, 싱글 레벨 셀에 논리 "1"의 데이터가 저장된 경우에는 싱글 레벨 셀은 1.0 Volt의 문턱 전압을 가질 수 있으며, 논리 "0"의 데이터가 저장된 경우에는 싱글 레벨 셀은 3.0 Volt의 문턱 전압을 가질 수 있다.
싱글 레벨 셀들 간의 미세한 전기적 특성의 차이로 인해 동일한 데이터가 프 로그램된 싱글 레벨 셀들 각각에 형성된 문턱 전압은 일정한 범위의 산포(distribution)를 가지게 된다. 예를 들어, 메모리 셀로부터 판독된 전압이 0.5-1.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "1"이고, 메모리 셀로부터 판독된 전압이 2.5-3.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "0"으로 판정될 수 있다. 메모리 셀에 저장된 데이터는 판독 동작 시 메모리 셀의 전류/전압의 차이에 의하여 구분된다.
한편 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 프로그램할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 그러나, 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 프로그램하려면, 2m개의 문턱 전압 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 산포(distribution)를 형성할 수 있다. 이 때, m개의 비트에 의해 생성될 수 있는 2m 개의 데이터 값 각각에 하나씩의 문턱 전압 산포가 대응할 수 있다.
그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 2m개의 산포들 간의 거리는 줄어들고, 산포들 간의 거리가 더욱 줄어들면 산포들끼리 겹칠 수 있다. 산포들끼리 겹치면 판독 실패율이 증가할 수 있다.
본 발명의 실시예들에 따르면 시간에 따라 변화하는 메모리 셀의 특성에 최적화된 읽기 레벨을 제공할 수 있다.
본 발명의 실시예들에 따르면 메모리 셀의 최적화된 읽기 레벨을 탐색하는 시간을 줄일 수 있다.
본 발명의 실시예들에 따르면 자동 제어 기법에 의하여 일관성 있는 탐색 방법으로 메모리 셀의 읽기 레벨을 결정할 수 있다.
본 발명의 실시예들에 따르면 자동 제어 기법에 의하여 신뢰성 높은 탐색 방법으로 메모리 셀의 읽기 레벨을 결정할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 세는 카운터, 상기 세어진 개수를 임계 개수와 비교하여 상기 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 지 여부를 결정하는 제1 결정부, 및 상기 세어진 개수 및 상기 임계 개수의 상기 비교 결과에 기초하여 새로운 기준 문턱 전압 구간을 생성하는 제2 결정부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면 읽기 레벨 제어 방법은 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 세는 단계, 상기 세어진 개수를 임계 개수와 비교하는 단계, 상기 비교 결과에 기초하여 상기 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 지 여부를 결정하는 단 계, 및 상기 비교 결과에 기초하여 새로운 기준 문턱 전압 구간을 생성할 지 여부를 결정하는 단계를 포함할 수 있다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 카운터(120), 제1 결정부(130) 및 제2 결정부(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 메모리 장치(100)는 복수의 메모리 셀들 각각의 문턱 전압을 변화시켜 복수의 메모리 셀들 각각에 데이터를 저장할 수 있다.
메모리 셀의 문턱 전압을 변화시켜 데이터를 저장하는 과정을 프로그래밍이라 하기도 한다. 메모리 장치(100)는 메모리 셀에 저장될 데이터에 기초하여 상기 메모리 셀의 목표 문턱 전압 구간을 설정할 수 있다. 메모리 장치(100)는 상기 메모리 셀의 문턱 전압이 상기 설정된 목표 문턱 전압 구간에 포함되도록 상기 메모리 셀의 문턱 전압을 변경시킬 수 있다.
예를 들어 메모리 장치(100)는 데이터 "1"이 저장될 메모리 셀에 대해서는 1 volt 이상 2 volt 이하의 목표 문턱 전압 구간을 설정할 수 있고, 데이터 "0"이 저장될 메모리 셀에 대해서는 3 volt 이상 4 volt 이하의 목표 문턱 전압 구간을 설 정할 수 있다.
메모리 장치(100)는 데이터 "1"이 저장될 메모리 셀의 문턱 전압이 1 volt 이상 2 volt 이하의 목표 문턱 전압 구간에 포함되도록 데이터 "1"이 저장될 메모리 셀의 문턱 전압을 변경할 수 있다. 메모리 장치(100)는 데이터 "0"이 저장될 메모리 셀의 문턱 전압이 3 volt 이상 4 volt 이하의 목표 문턱 전압 구간에 포함되도록 데이터 "0"이 저장될 메모리 셀의 문턱 전압을 변경할 수 있다.
실시예에 따라서는 메모리 장치(100)는 검증 전압과의 비교에 의하여 메모리 셀의 문턱 전압을 변경시킬 수도 있다. 메모리 장치(100)는 메모리 셀에 저장될 데이터에 기초하여 상기 메모리 셀에 대한 검증 전압을 설정할 수 있다.
예를 들어 메모리 장치(100)는 데이터 "1"이 저장될 메모리 셀에 대해서는 1 volt의 검증 전압을 설정할 수 있고, 데이터 "0"이 저장될 메모리 셀에 대해서는 3 volt의 검증 전압을 설정할 수 있다. 메모리 장치(100)는 데이터 "1"이 저장될 메모리 셀이 1 volt의 검증 전압보다 높은 문턱 전압을 가지도록 데이터 "1"이 저장될 메모리 셀의 문턱 전압을 변경시킬 수 있다. 메모리 장치(100)는 데이터 "0"이 저장될 메모리 셀이 3 volt의 검증 전압보다 높은 문턱 전압을 가지도록 데이터 "0"이 저장될 메모리 셀의 문턱 전압을 변경시킬 수 있다.
메모리 셀이 멀티 비트 데이터를 저장하는 멀티 비트 셀인 경우, 메모리 장치(100)는 2m 개의 검증 전압 레벨들 또는 목표 문턱 전압 구간들을 이용하여 m비트 데이터를 저장할 수 있다. 메모리 장치(100)는 2m 개의 검증 전압 레벨들을 설정하 고, 메모리 셀에 저장될 데이터에 기초하여 2m 개의 검증 전압 레벨들 중 어느 하나를 선택할 수 있다. 메모리 장치(100)는 상기 선택된 검증 전압 레벨을 이용하여 메모리 셀의 문턱 전압을 변경시킬 수 있다.
메모리 장치(100)는 메모리 셀의 문턱 전압을 기준 전압(reference voltage)과 비교하여 문턱 전압의 범위를 판정하고, 판정된 범위에 기초하여 메모리 셀에 저장된 데이터를 읽을 수 있다. 예를 들어, 메모리 장치(100)는 2.5 volt 의 기준 전압을 설정할 수 있다. 메모리 장치(100)는 2.5 volt 의 기준 전압보다 낮은 문턱 전압을 가지는 메모리 셀에 저장된 데이터를 "1"로 판정하고, 2.5 volt 의 기준 전압보다 높은 문턱 전압을 가지는 메모리 셀에 저장된 데이터를 "0"으로 판정할 수 있다.
메모리 셀이 멀티 비트 데이터를 저장하는 멀티 비트 셀인 경우, 메모리 장치(100)는 2m 개 또는 2m -1 개의 기준 전압을 이용하여 m비트 데이터를 판정할 수 있다.
문턱 전압의 변화에 따라 데이터를 저장하는 메모리 셀은 컨트롤 게이트(control gate, CG) 및 플로팅 게이트(floating gate, FG)를 포함할 수 있으며 CG 및 FG 사이에는 절연체(insulator)가 삽입되고, FG 및 서브스트레이트 (substrate) 간에도 절연체가 삽입될 수 있다.
메모리 셀에 데이터를 저장하는 프로그램 과정 또는 메모리 셀에 저장된 데이터를 소거하는(erase) 과정은 핫 캐리어 효과(hot carrier effect, HCE) 또는 F- N 터널링(Fowler-Nordheim Tunneling, F-N tunneling) 메커니즘에 의하여 수행될 수 있다.
특정한 바이어스 조건(bias condition) 하에서, 서브스트레이트 영역 중 FG에 가장 근접한 영역에는 채널이 형성될 수 있다. 채널은 서브스트레이트 영역의 소수 반송자(minority carrier)들이 밀집해서 생성되는 영역이며, 메모리 장치(100)는 이들 소수 반송자들을 제어하여 메모리 셀에 데이터를 프로그램하거나 메모리 셀에 저장된 데이터를 소거할 수 있다.
서브스트레이트 영역의 소스(source), 드레인(drain) 및 CG에 특정한 바이어스가 인가되면, 채널의 소수 반송자들이 FG로 이동할 수 있다. 채널의 소수 반송자들이 FG로 이동하는 메커니즘으로 대표적인 것들로는 HCE 및 F-N 터널링이 있다.
동일한 데이터를 저장하는 메모리 셀들은 동일한 목표 문턱 전압 구간 또는 동일한 검증 전압에 의해 프로그램될 수 있다. 이 때 메모리 셀들 각각의 전기적인 특성은 미세하게 다를 수 있으므로, 동일한 데이터를 저장하는 메모리 셀들의 문턱 전압은 약간의 범위를 가지는 산포(distribution)를 형성할 수 있다.
메모리 셀에 대한 프로그램 과정은 주변의 메모리 셀의 문턱 전압에 원치 않는 영향을 줄 수 있다. 이러한 원인의 예로는 FG 커플링(coupling) 또는 프로그램 디스터번스(program disturbance) 등이 있을 수 있다.
FG 커플링이란, 중심 메모리 셀의 문턱 전압이 주변의 메모리 셀들의 문턱 전압의 변화량에 따라 영향 받는 현상을 말한다. 메모리 셀들의 FG들 간의 기생 커패시턴스 (parasitic capacitance)의 커플링으로 인해 중심 메모리 셀의 문턱 전 압이 영향 받는다.
만일 프로그래밍 과정이 문턱 전압을 증가시키는 경우 중심 메모리 셀의 문턱 전압은 FG 커플링에 의해 원하는 값보다 증가하게 된다. FG 커플링과 같은 메커니즘에 의해, 메모리 셀들의 문턱 전압의 산포(distribution)는 확산되는 경향을 가진다.
메모리 셀이 동작하는 전압 윈도우는 제한되어 있으므로, 문턱 전압의 산포가 확산될수록 문턱 전압의 산포가 겹칠 가능성이 높아지게 된다. 문턱 전압의 산포가 겹치는 정도가 심할수록 프로그래밍된 데이터를 정확하게 읽어내지 못하는 오류 비율(error rate)이 증가하게 된다. 메모리 셀이 m비트의 데이터를 저장하는 멀티 비트 셀인 경우, 메모리 셀 어레이(110)의 메모리 셀들의 문턱 전압은 2m 개의 산포를 형성할 수 있다. m이 증가할수록 산포의 원치 않는 확산에 의하여 오류 비율이 증가할 수 있다.
프로그램 디스터번스는 메모리 셀에 프로그램되는 프로그램 조건 전압에 의해 주변의 메모리 셀의 문턱 전압이 영향 받는 현상을 말한다. 프로그램 디스터번스에 의하여 메모리 셀의 문턱 전압은 프로그램 도중 원치 않는 영향을 받을 수 있다.
메모리 셀들의 문턱 전압이 시간의 경과에 따라 원치 않는 변화를 겪는 이유로는 전하 유실 (charge loss) 등이 있을 수 있다.
HCE(Hot Carrier Effect)는 F-N 터널링보다 빠른 시간 내에 FG로 많은 반송 자들을 이동시킬 수 있으나, FG 및 서브스트레이트 간의 절연체에 상대적으로 큰 물리적인 데미지를 입힐 수 있다. F-N 터널링은 절연체에 비교적 작은 데미지를 입힐 수 있지만 메모리 셀에 데이터를 프로그램하고 메모리 셀에 저장된 데이터를 소거하는 횟수가 증가하면 이 때의 데미지도 무시될 수 없다.
FG에 반송자가 축적되어 전하가 형성되면, 형성된 전하에 기초하여 메모리 셀의 데이터가 결정된다. 이 때, FG 주변의 절연체가 물리적인 데미지를 받으면 절연체에 반송자의 누설 경로(leaking path)가 생성될 수 있다.
FG에 충전된 전하는 방전 조건이 갖추어지기 전에는 FG에 유지되어야 하지만, 자연적인 확산 현상에 의하여 FG에 충전되어 있는 전하가 주위로 확산될 수도 있고, FG 주변의 절연체가 손상되어 전하의 누설 경로가 형성되면 FG에 충전된 전하가 유실될 수 있다. FG에 충전된 전하가 유실되는 메커니즘은 메모리 셀의 문턱 전압을 낮추는 경향이 있다.
메모리 셀에 데이터를 프로그램하는 과정에는 메모리 셀로부터 데이터를 읽는 과정보다 긴 시간이 걸릴 수 있다. 메모리 셀에 데이터를 프로그램하는 과정에 상대적으로 긴 시간이 걸리기 때문에 메모리 장치(100)는 복수의 메모리 셀들에 동시에 데이터를 프로그램하여 전체 데이터의 프로그램 시간을 단축할 수 있다. 동시에 프로그램되는 메모리 셀들의 집합을 본 명세서에서는 설명의 편의 상 페이지(page)로 명명하기로 한다. 예를 들어 하나의 페이지는 1000개의 메모리 셀들을 포함할 수 있고, 메모리 셀 어레이(110)는 1000개의 페이지들을 포함할 수 있다.
실시예에 따라서는 메모리 장치(100)는 하나의 워드 라인(word line)에 연결 된 메모리 셀들에 동시에 데이터를 프로그램할 수 있다. 상기 워드 라인은 하나의 페이지에 포함되는 메모리 셀들 각각의 게이트 단자(gate terminal)에 연결될 수 있다.
메모리 장치(100)는 하나의 페이지에 포함되는 메모리 셀들 각각의 문턱 전압을 동시에 기준 전압과 비교할 수 있다. 메모리 장치(100)는 하나의 페이지에 포함되는 메모리 셀들 각각에 저장된 데이터를 동시에 읽을 수 있다.
메모리 장치(100)는 읽을 데이터에 대응하는 메모리 주소(memory address)에 대응하는 페이지를 선택하고, 상기 선택된 페이지에 포함되는 메모리 셀들에 연결된 워드 라인을 선택할 수 있다. 메모리 장치(100)는 상기 선택된 워드 라인에 프로그램 전압을 인가함으로써 상기 선택된 페이지에 포함되는 메모리 셀들이 읽기 준비 상태에 도달하도록 할 수 있다.
메모리 셀에 저장된 데이터를 읽는 데 이용되는 기준 전압은 읽기 레벨(read level)이라고도 불리며, 메모리 셀의 특성에 기초하여 결정될 수 있다.
메모리 셀에 데이터가 프로그램된 후 시간이 경과하면, 전하 유실, 프로그램 디스터번스, 및/또는 FG 커플링 등의 메커니즘에 의해 메모리 셀의 문턱 전압이 변화할 수 있다. 이 때 메모리 장치(100)는 메모리 셀의 문턱 전압의 변화를 검출하고 변화된 문턱 전압에 최적화된 읽기 레벨을 결정할 필요가 있다. 메모리 장치(100)는 최적의 읽기 레벨을 탐색하기 위해 상한(upper bound) 및 하한(lower bound) 간의 문턱 전압을 포함하는 기준 문턱 전압 구간을 설정할 수 있다.
메모리 장치(100)는 일반적인 문턱 전압 구간보다 매우 작은 범위를 가지는 기준 문턱 전압 구간을 설정할 수 있다. 예를 들어, 일반적인 문턱 전압 구간이 [2.0 volt, 3.0 volt] 의 범위를 가지는 경우, 메모리 장치(100)는 [2.0 volt, 2.01 volt] 의 기준 문턱 전압 구간을 설정할 수 있다.
카운터(120)는 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다.
제1 결정부(130)는 상기 세어진 개수를 임계 개수와 비교하여 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 지 여부를 결정할 수 있다.
제2 결정부(140)는 상기 세어진 개수 및 상기 임계 개수의 비교 결과에 기초하여 새로운 기준 문턱 전압 구간을 생성할 수 있다.
제1 결정부(130)는 상기 세어진 개수가 임계 개수보다 작으면 현재의 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 수 있다. 이 때 제1 결정부(130)는 새로운 기준 문턱 전압 구간을 생성하지 않도록 제2 결정부(140)를 제어할 수 있다. 제1 결정부(130)는 읽기 레벨에 대응하는 디지털 코드를 생성할 수 있다. 메모리 장치(100)는 상기 생성된 디지털 코드에 대응하는 아날로그 전압 레벨을 생성하는 디지털 아날로그 변환기(digital to analog converter, DAC)를 더 포함할 수 있다.
메모리 셀 어레이(110), 카운터(120), 제1 결정부(130) 및 제2 결정부(140)는 피드백 루프(feedback loop)를 형성할 수 있다. 메모리 장치(100)는 자동 제어 기법(automatic control scheme)을 상기 피드백 루프에 적용할 수 있다.
산포(distribution)와 산포 간의 문턱 전압을 가지는 메모리 셀의 개수는 산 포의 피크(peak)에 대응하는 문턱 전압을 가지는 메모리 셀의 개수보다 작을 것으로 쉽게 예측할 수 있다. 메모리 장치(100)는 산포와 산포 간의 경계에 대응하는 acceptable한 읽기 레벨을 탐색하기 위해 임계 개수보다 작은 수의 메모리 셀에 대응하는 기준 문턱 전압 구간을 탐색할 수 있다. acceptable한 읽기 레벨은 error 가 발생하지 않도록 하는 읽기 레벨일 수도 있고, 오류 제어 코드(error control codes, ECC)에 의하여 제어 가능한 레벨의 error를 발생하게 하는 읽기 레벨일 수도 있다.
유효한 정보 (effective information) 및 잉여 비트 (redundant bit)를 결합함으로써 코드워드(codeword)를 생성하는 과정을 ECC 인코딩(encoding) 과정이라 할 수 있다. 코드워드를 해석함으로써 코드워드로부터 유효한 정보를 분리하는 과정을 ECC 디코딩(decoding) 과정이라 할 수 있다.
ECC 인코딩 과정의 가장 간단한 예로는 패리티(parity)를 잉여 비트로서 부가하는 예가 있을 수 있다. 유효한 정보가 채널을 경유하여 전달되는 경우, ECC 인코딩 및/또는 ECC 디코딩 과정은 채널의 특성에 따라 발생할 수 있는 에러를 검출하거나 정정(correct)할 수 있다.
ECC 디코더의 예에 따라서는 입력 코드워드의 오류 개수가 오류 정정 능력(error correcting capability) 이하이면 상기 입력 코드워드의 모든 오류를 정정할 수 있는 경우가 있다. 오류 정정 능력이 명시적으로 드러나는 코드로는 블록 코드(block codes) 등이 있다. 블록 코드의 예로는, BCH(Bose, Ray-Chaudhuri, Hocquenghem) 코드 또는 리드 솔로몬 (Reed-Solomon, RS) 코드 등이 있으며, 이에 대한 디코딩 기법으로 메짓(Meggitt) 디코딩 기법, 벌레캠프메시(Berlekamp-Massey) 디코딩 기법, 유클리드(Euclid) 디코딩 기법 등이 있다.
메모리 장치(100)는 acceptable read level을 탐색할 수 있도록 임계 개수를 설정할 수 있다. 임계 개수는 기준 문턱 전압 구간에 대응하는 메모리 셀의 desired bit 개수일 수 있다.
메모리 장치(100)는 주어진 문턱 전압 범위 내에서 기준 문턱 전압 구간을 설정하고, 기준 문턱 전압 구간에 대응하는 메모리 셀의 개수가 local minimum이 되도록 하는 기준 문턱 전압 구간을 탐색할 수 있다.
메모리 장치(100)는 PID(proportional - integral - derivative) control 기법에 의하여 local minimum을 탐색할 수 있다. 메모리 장치(100)는 PID controller 의 response가 산포를 표현할 수 있도록 PID controller의 parameter를 설정할 수 있다. 이 때 PID controller는 상기 세어진 개수 및 임계 개수의 비교 결과를 입력으로 할 수 있다.
제2 결정부(140)는 기준 문턱 전압 구간의 상한에 오프셋(offset)을 더하여 새로운 문턱 전압 구간의 상한을 생성하고, 기준 문턱 전압 구간의 하한에 상기 오프셋을 더하여 새로운 문턱 전압 구간의 하한을 생성할 수 있다.
제2 결정부(140)는 상기 세어진 개수 및 임계 개수의 차이에 기초하여 오프셋의 크기를 결정할 수 있다.
제2 결정부(140)는 상기 세어진 개수의 변화 추이에 기초하여 오프셋의 부호를 결정할 수 있다. 제2 결정부(140)는 오프셋의 부호를 양(+) 또는 음(-) 중 어 느 하나로 선택하고, 상기 선택된 부호로 초기화할 수 있다. 제2 결정부(140)는 현재의 기준 문턱 전압 구간에 기초하여 세어진 개수가 이전의 기준 문턱 전압 구간에 기초하여 세어진 개수보다 작으면 오프셋의 부호를 유지할 수 있다. 제2 결정부(140)는 현재의 기준 문턱 전압 구간에 기초하여 세어진 개수가 이전의 기준 문턱 전압 구간에 기초하여 세어진 개수보다 크면 오프셋의 부호를 바꿀 수 있다.
제2 결정부(140)는 새로운 기준 문턱 전압 구간이 생성된 횟수에 기초하여 오프셋의 크기를 결정할 수 있다. 예를 들어 기준 문턱 전압 구간이 생성된 횟수가 5회 미만인 경우 오프셋의 크기를 0.10 volt 로 설정하고, 기준 문턱 전압 구간이 생성된 횟수가 5회 이상인 경우 오프셋의 크기를 0.05 volt 로 설정할 수 있다.
제1 결정부(130)는 새로운 기준 문턱 전압 구간이 생성된 횟수가 최대 허용 값 이상이면 더 이상의 기준 문턱 전압 구간을 생성하지 않도록 제2 결정부(140)를 제어할 수 있다. 이 때 제1 결정부(130)는 현재 및 이전의 기준 문턱 전압 구간들 중에서 상기 세어진 개수가 local minimum이 되도록 하는 기준 문턱 전압 구간을 선택할 수 있다. 제1 결정부(130)는 상기 선택된 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 수 있다.
제1 결정부(130)는 읽기 레벨을 설정한 후 상기 설정된 읽기 레벨을 메모리 셀 어레이(110)로 전송할 수 있다. 이 때 읽기 레벨에 관한 정보는 메모리 장치(100)의 외부의 콘트롤러에 전달될 수도 있다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 2를 참조하면 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다.
데이터 A가 저장된 메모리 셀의 문턱 전압은 산포(220)를 형성할 수 있다. 데이터 B가 저장된 메모리 셀의 문턱 전압은 산포(230)를 형성할 수 있다.
실시예에 따라서는 데이터 A, B는 "1", "0"일 수 있다. 메모리 셀이 2비트의 데이터를 저장하는 경우 데이터 A, B는 "10", "01" 일 수도 있다. 메모리 셀이 3비트의 데이터를 저장하는 경우 데이터 A, B는 "101", "100" 일 수도 있다.
메모리 장치(100)는 구간(243)을 제1 기준 문턱 전압 구간으로 선택할 수 있다. 구간(243)의 상한은 전압 레벨(242)이고, 구간(243)의 하한은 전압 레벨(241)이다.
메모리 장치(100)는 구간(243)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다. 메모리 장치(100)는 전압 레벨(242)보다 높은 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다. 이 때 전압 레벨(242)보다 높은 문턱 전압을 가지는 메모리 셀의 개수를 X라 할 수 있다. 메모리 장치(100)는 전압 레벨(243)보다 높은 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다. 이 때 전압 레벨(243)보다 높은 문턱 전압을 가지는 메모리 셀의 개수를 Y라 할 수 있다. 메모리 장치(100)는 (X - Y) 를 계산하고, 상기 계산된 (X - Y)를 구간(243)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수로 간주할 수 있다.
구간(243)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수가 임계 개수보다 크면 메모리 장치(100)는 제2 기준 문턱 전압 구간을 설정할 수 있다. 임계 개수는 Desired Bit 수(210)에 기초하여 결정될 수 있다.
메모리 장치(100)는 오프셋을 설정하고, 전압 레벨(241)에 오프셋을 더한 전 압 레벨(251)을 제2 기준 문턱 전압 구간의 하한으로 결정할 수 있다. 메모리 장치(100)는 구간(253)을 제2 기준 문턱 전압 구간으로 선택할 수 있다. 구간(253)의 상한은 전압 레벨(252)이다.
메모리 장치(100)는 구간(253)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다. 메모리 장치(100)는 구간(253)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수가 임계 개수보다 크면 제3 기준 문턱 전압 구간을 설정할 수 있다.
메모리 장치(100)가 탐색하고자 하는 최적의 읽기 레벨은 산포(220)과 산포(230)이 오버랩되는 영역의 문턱 전압일 수 있다. 메모리 장치(100)가 초기 오프셋을 크게 설정하면 도 2에 도시된 바와 같이 최적의 읽기 레벨을 지나칠 수 있다. 이 때 메모리 장치(100)는 오프셋의 부호를 조정함으로써 최적의 읽기 레벨을 탐색하는 시간을 단축할 수 있다.
메모리 장치(100)는 구간(243)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수 및 임계 개수의 차이에 기초하여 오프셋을 설정할 수 있다. 메모리 장치(100)는 구간(253)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수 및 임계 개수의 차이에 기초하여 오프셋을 조정할 수 있다.
도 3은 도 1의 메모리 장치(100)의 동작의 다른 예를 도시하는 도면이다.
도 3을 참조하면 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다.
데이터 A가 저장된 메모리 셀의 문턱 전압은 산포(310)를 형성할 수 있다. 데이터 B가 저장된 메모리 셀의 문턱 전압은 산포(320)를 형성할 수 있다.
메모리 장치(100)는 구간(333)을 제1 기준 문턱 전압 구간으로 선택할 수 있다. 구간(333)의 상한은 전압 레벨(332)이고, 구간(333)의 하한은 전압 레벨(331)이다. 메모리 장치(100)는 구간(333)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다. 구간(333)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 Z라 할 수 있다.
메모리 장치(100)는 구간(343)을 제2 기준 문턱 전압 구간으로 선택할 수 있다. 구간(343)의 상한은 전압 레벨(342)이고, 구간(343)의 하한은 전압 레벨(341)이다. 메모리 장치(100)는 전압 레벨(331)에 오프셋을 더하여 전압 레벨(341)을 선택할 수 있다. 메모리 장치(100)는 구간(343)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다. 구간(343)에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 W라 할 수 있다.
도 3에 도시된 바와 같이 W가 Z보다 작으므로 메모리 장치(100)는 현재의 오프셋의 부호( 음(-)의 부호 )를 유지하면서 제3 기준 문턱 전압 구간을 설정할 수 있다.
메모리 장치(100)는 기준 문턱 전압 구간을 생성한 횟수에 기초하여 오프셋의 크기 및/또는 부호를 결정할 수 있다.
도 4는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 4를 참조하면 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다.
데이터 A가 저장된 직후 메모리 셀의 문턱 전압은 산포(410)를 형성할 수 있다. 데이터 B가 저장된 직후 메모리 셀의 문턱 전압은 산포(420)를 형성할 수 있 다.
산포(410) 및 산포(420)에 대응하는 최적의 읽기 레벨은 전압 레벨(451)이다. 메모리 장치(100)는 퓨즈 커팅(fuse cutting) 또는 메타 데이터 저장 등의 방법으로 전압 레벨(451)에 대한 정보를 저장할 수 있다.
메모리 장치(100)는 구간(453)을 제1 기준 문턱 전압 구간으로 설정할 수 있다. 구간(453)의 하한은 전압 레벨(451)이고, 구간(453)의 상한은 전압 레벨(452)일 수 있다. 메모리 장치(100)는 데이터 A 및 B가 저장된 직후 구간(453)에 포함되는 메모리 셀의 개수를 셀 수 있다. 메모리 장치(100)는 데이터 A 및 B가 저장된 직후 구간(453)에 포함되는 메모리 셀의 개수를 메타 데이터로 저장할 수 있다.
데이터 A 및 B 가 저장된 후 시간이 경과하여 산포(410)가 산포(430)로 이동하고 산포(420)가 산포(440)로 이동하였다고 가정한다. 시간이 경과함에 따라 문턱 전압이 감소하는 원인으로는 전하 유실(charge loss) 등을 들 수 있다.
상기 시간이 경과한 후 메모리 장치(100)는 저장된 전압 레벨(451)에 대한 정보에 기초하여 구간(453)을 제1 기준 문턱 전압 구간으로 설정할 수 있다. 메모리 장치(100)는 구간(453)에 포함되는 메모리 셀의 개수를 셀 수 있다. 도 4에 도시된 바와 같이 산포(440) 및 구간(453)에 기초하여 세어지는 개수는 이미 저장된 메타 데이터보다 클 수 있다. 실시예에 따라서는 메모리 장치(100)는 산포(440) 및 구간(453)에 기초하여 세어지는 개수를 임계 개수와 비교할 수 있다.
메모리 장치(100)는 메모리 셀의 문턱 전압의 변화에 영향을 끼친 원인이 전하 유실인지, 프로그램 디스터번스인지 및/또는 FG 커플링인지에 기초하여 오프셋 의 부호를 설정할 수 있다. 메모리 장치(100)는 산포(440) 및 구간(453)에 기초하여 세어지는 개수에 기초하여 오프셋의 크기를 결정할 수 있다.
전하 유실은 문턱 전압을 감소시키고 프로그램 디스터번스 및/또는 FG 커플링은 문턱 전압을 증가시키는 경향이 있다. 메모리 장치(100)는 문턱 전압을 모니터링하기 위한 모니터링 셀을 더 포함할 수 있다. 메모리 장치(100)는 모니터링 셀의 문턱 전압의 변화를 추정하여 오프셋의 부호를 결정할 수 있다.
메모리 장치(100)는 결정된 오프셋에 기초하여 제2 기준 문턱 전압 구간을 설정할 수 있다.
메모리 장치(100)는 기준 문턱 전압 구간에 포함되는 메모리 셀의 개수에 기초하여 adaptive하게 다음 기준 문턱 전압 구간을 결정할 수 있다. 메모리 장치(100)는 fuzzy theory, genetic algorithm, Proportional Controller, Proportional-Integral Controller, 및/또는 PID Controller 를 이용하여 최적의 읽기 레벨을 탐색할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 읽기 레벨 제어 장치(500)를 도시하는 도면이다.
도 5를 참조하면 읽기 레벨 제어 장치(500)는 메모리 장치(510), Decision 모듈(530), 비례(proportional) 증폭기(540), 이산 적분기(Discrete Integrator)(550), 및 적분 (Integral) 증폭기(560)를 포함할 수 있다.
실시예에 따라서는 Decision 모듈(530), 비례(proportional) 증폭기(540), 이산 적분기(Discrete Integrator)(550), 및 적분 (Integral) 증폭기(560)는 메모 리 장치(510)의 외부에 위치하는 콘트롤러에 포함될 수도 있고, 메모리 장치(510)의 내부에 위치하는 페리페럴 회로(peripheral circuit)에 포함될 수도 있다.
r은 메모리 셀의 개수의 목표 값이다. u는 읽기 레벨을 가리키는 디지털 및/또는 아날로그 값일 수 있다.
메모리 장치(510)는 u에 기초하여 기준 문턱 전압 구간을 설정할 수 있다. 메모리 장치(510)는 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수 y를 셀 수 있다. 메모리 장치(510)는 y를 출력할 수 있다. 가산기(520)는 r - y 를 계산하여 에러 e를 계산할 수 있다.
Decision 모듈(530)은 e의 크기(magnitude)에 기초하여 e가 acceptable한 범위에 포함되는지 여부를 판정할 수 있다.
비례 증폭기(540)는 e에 기초하여 비례 이득(gain of proportional) Kp를 결정할 수 있다. 이산 적분기(550)는 discrete integration 을 수행할 수 있다. 적분 증폭기(560)는 적분 이득(gain of integral) Ki를 결정할 수 있다.
가산기(570)는 비례 증폭기(540)의 출력 및 적분 증폭기(560)의 출력을 합산하여 u를 생성할 수 있다.
Decision 모듈(530)은 e가 acceptable한 범위에 포함되면 가산기(570)가 현재의 출력 u를 유지하도록 가산기(570)를 제어할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 읽기 레벨 제어 장치(600)를 도시하는 도면이다.
도 6을 참조하면 읽기 레벨 제어 장치(600)는 Automatic Controller(620), 메모리 장치(630) 및 Self-tuning module(640)을 포함할 수 있다.
실시예에 따라서는 Automatic Controller(620) 및 Self-tuning module(640)은 메모리 장치(630)의 외부에 위치하는 콘트롤러에 포함될 수도 있고, 메모리 장치(630)의 내부에 위치하는 페리페럴 회로(peripheral circuit)에 포함될 수도 있다.
메모리 장치(630)는 u에 기초하여 기준 문턱 전압 구간을 설정할 수 있다. 메모리 장치(630)는 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수 y를 출력할 수 있다.
가산기(610)는 목표 셀 개수 r 및 메모리 장치(630)의 출력 y를 비교하여 에러 e를 생성할 수 있다. 에러 e는 e = ( r - y )의 관계를 만족할 수 있다.
Automatic Controller(620)는 e에 기초하여 read level에 대응하는 아날로그 및/또는 디지털 출력 u를 생성할 수 있다. Automatic Controller(620)는 e가 acceptable한 범위에 포함되는지 여부를 결정할 수 있다. Automatic Controller(620)는 e가 acceptable한 범위에 포함되면 현재의 u를 유지할 수 있다. Automatic Controller(620)는 e가 acceptable한 범위에 포함되면 e에 기초하여 u를 조정할 수 있다.
Self-tuning module(640)은 acceptable한 범위를 설정할 수 있다. Self-tuning module(640)은 acceptable한 범위에 영향을 미치는 factor를 update할 수 있다.
Automatic Controller(620)가 PID controller인 경우, Self-tuning module(640)은 비례 이득 Kp, 적분 이득 Ki 등을 결정할 수 있다. Self-tuning module(640)은 메모리 장치(630)의 출력 y에 기초하여 Kp 및/또는 Ki를 update할 수 있다.
Self-tuning module(640)은 메모리 장치(630)에 포함된 모니터링 셀의 문턱 전압의 변화를 모니터할 수 있다. Self-tuning module(640)은 모니터링 셀의 문턱 전압의 변화에 기초하여 u의 initial value, Kp, Ki 를 결정할 수 있다.
일반적으로 PID controller의 비례 이득 Kp는 reponse의 rise time 을 줄일 수 있다. 비례 이득 Kp는 통상(usually) 1 에서 10 사이의 값을 가질 수 있다. 비례 이득 Kp는 reponse의 steady state error 를 제거하지는 못한다.
적분 이득 Ki는 response의 steady state error를 eliminate할 수 있다. 적분 이득 Ki는 transient reponse를 worse하게 만들 수 있다. 적분 이득 Ki는 통상(usually) 0 에서 1 사이의 값을 가질 수 있다.
미분 이득(derivative gain) Kd는 시스템의 안정성(stability)을 향상시킬 수 있다. 미분 이득 Kd는 reponse의 overshoot를 줄일 수 있다. 미분 이득 Kd는 transient reponse를 개선(improve)할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 읽기 레벨 제어 방법을 도시하는 동작 흐름도이다.
도 7을 참조하면 읽기 레벨 제어 방법은 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다(S710).
읽기 레벨 제어 방법은 상기 세어진 개수가 임계 개수보다 작은 지 여부를 판정할 수 있다(S720).
읽기 레벨 제어 방법은 상기 세어진 개수가 상기 임계 개수보다 작으면 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 수 있다(S730).
읽기 레벨 제어 방법은 상기 세어진 개수가 상기 임계 개수 이상이면 새로운 기준 문턱 전압 구간을 생성할 수 있다(S740).
읽기 레벨 제어 방법은 새로운 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다(S710).
읽기 레벨 제어 방법은 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수가 임계 개수보다 작을 때까지 새로운 기준 문턱 전압 구간을 설정하는 동작을 반복 수행할 수 있다.
읽기 레벨 제어 방법은, 단계(S730)에서, 기준 문턱 전압 구간의 상한, 하한 또는 기준 문턱 전압 구간의 대표값에 기초하여 읽기 레벨을 설정할 수 있다.
읽기 레벨 제어 방법은, 단계(S740)에서, 상기 세어진 개수 및 임계 개수의 차이에 기초하여 오프셋을 설정할 수 있다. 읽기 레벨 제어 방법은 기준 문턱 전압 구간의 상한에 상기 설정된 오프셋을 더하여 새로운 기준 문턱 전압 구간의 상한을 생성할 수 있다. 읽기 레벨 제어 방법은 기준 문턱 전압 구간의 하한에 상기 설정된 오프셋을 더하여 새로운 기준 문턱 전압 구간의 하한을 생성할 수 있다. 이 때 읽기 레벨 제어 방법은 상기 세어진 개수 및 임계 개수의 차이에 기초하여 오프셋의 크기를 결정할 수 있다.
읽기 레벨 제어 방법은, 단계(S740)에서, 상기 세어진 개수 및 상기 임계 개 수의 상기 비교 결과를 입력으로 하는 PID 제어 기법에 의하여 상기 새로운 기준 문턱 전압 구간을 생성할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 읽기 레벨 제어 방법을 나타내는 동작 흐름도이다.
도 8을 참조하면 읽기 레벨 제어 방법은 인덱스 i를 0으로 초기화할 수 있다(S810).
읽기 레벨 제어 방법은 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다(S820).
읽기 레벨 제어 방법은 상기 세어진 개수가 임계 개수보다 작은 지 여부를 판정할 수 있다(S830).
읽기 레벨 제어 방법은 상기 세어진 개수가 임계 개수보다 작으면 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 수 있다(S870).
읽기 레벨 제어 방법은 상기 세어진 개수가 임계 개수 이상이면 인덱스 i가 임계 횟수 N보다 작은지 여부를 판정할 수 있다(S840).
읽기 레벨 제어 방법은 인덱스 i가 임계 횟수 N보다 작으면 i를 1만큼 증가시킬 수 있다(S850).
읽기 레벨 제어 방법은 i를 1만큼 증가시킨 후 새로운 기준 문턱 전압 구간을 생성할 수 있다(S860).
읽기 레벨 제어 방법은 새로운 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 셀 수 있다(S820).
읽기 레벨 제어 방법은 인덱스 i가 임계 횟수 N 이상이면 시퀀스를 종료할 수 있다.
본 발명의 실시예들에 따른 읽기 레벨 제어 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 실시예들은 메모리 셀의 문턱 전압을 변화시켜 데이터를 저장하는 메모리 장치에 적용될 수 있다. 이러한 종류의 메모리 장치의 예로는 플래시 메모리(flash memory), EEPROM(Electrically Erasable Programmable Read Only Memory), PRAM(Phase Shift Random Access Memory), MRAM(Magnetic Random Access Memory) 등이 포함될 수 있다. 본 발명의 실시예들은 메모리 셀의 문턱 전압을 읽기 레벨과 비교하여 데이터를 판독할 수 있다.
본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그 리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명이 실시예들에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명의 실시예들에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명의 실시예들에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되 며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 3은 도 1의 메모리 장치(100)의 동작의 다른 예를 도시하는 도면이다.
도 4는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 읽기 레벨 제어 장치(500)를 도시하는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 읽기 레벨 제어 장치(600)를 도시하는 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 읽기 레벨 제어 방법을 도시하는 동작 흐름도이다.
도 8은 본 발명의 또 다른 실시예에 따른 읽기 레벨 제어 방법을 나타내는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 메모리 셀 어레이
120: 카운터
130: 제1 결정부
140: 제2 결정부

Claims (17)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 세는 카운터;
    상기 세어진 개수를 임계 개수와 비교하여 상기 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 지 여부를 결정하는 제1 결정부; 및
    상기 세어진 개수 및 상기 임계 개수의 상기 비교 결과에 기초하여 새로운 기준 문턱 전압 구간을 생성하는 제2 결정부
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 결정부는
    상기 세어진 개수가 상기 임계 개수보다 작으면 상기 기준 문턱 전압 구간에 기초하여 상기 읽기 레벨을 설정하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 결정부는
    상기 읽기 레벨에 대응하는 디지털 코드를 생성하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 결정부는
    상기 세어진 개수가 상기 임계 개수보다 작으면 상기 새로운 기준 문턱 전압 구간을 생성하지 않도록 상기 제2 결정부를 제어하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 결정부는
    상기 기준 문턱 전압 구간의 상한에 오프셋을 더하여 상기 새로운 문턱 전압 구간의 상한을 생성하고, 상기 기준 문턱 전압 구간의 하한에 상기 오프셋을 더하여 상기 새로운 문턱 전압 구간의 하한을 생성하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 결정부는
    상기 세어진 개수 및 상기 임계 개수의 차이에 기초하여 상기 오프셋의 크기를 결정하는 메모리 장치.
  7. 제5항에 있어서,
    상기 제2 결정부는
    상기 세어진 개수의 변화 추이에 기초하여 상기 오프셋의 부호를 결정하는 메모리 장치.
  8. 제5항에 있어서,
    상기 카운터는
    상기 결정된 새로운 기준 문턱 전압 구간에 포함되는 문턱 전압 구간을 가지는 메모리 셀의 개수를 세고,
    상기 제2 결정부는
    상기 새로운 기준 문턱 전압 구간이 생성된 횟수에 기초하여 상기 오프셋의 크기를 결정하는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 결정부는
    상기 새로운 기준 문턱 전압 구간이 생성된 횟수가 최대 허용 값 이상이면 상기 세어진 개수가 최소가 되는 기준 문턱 전압 구간을 선택하고, 상기 선택된 기준 문턱 전압 구간에 기초하여 상기 읽기 레벨을 설정하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 결정부는
    상기 세어진 개수 및 상기 임계 개수의 상기 비교 결과를 입력으로 하는 비례 미적분 제어 기법에 의하여 상기 새로운 기준 문턱 전압 구간을 생성하는 메모리 장치.
  11. 복수의 메모리 셀들 중 기준 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 개수를 세는 단계;
    상기 세어진 개수를 임계 개수와 비교하는 단계;
    상기 비교 결과에 기초하여 상기 기준 문턱 전압 구간에 기초하여 읽기 레벨을 설정할 지 여부를 결정하는 단계; 및
    상기 비교 결과에 기초하여 새로운 기준 문턱 전압 구간을 생성할 지 여부를 결정하는 단계
    를 포함하는 읽기 레벨 제어 방법.
  12. 제11항에 있어서,
    상기 읽기 레벨을 설정할 지 여부를 결정하는 단계는
    상기 세어진 개수가 상기 임계 개수보다 작으면 상기 기준 문턱 전압 구간에 기초하여 상기 읽기 레벨을 설정하는 읽기 레벨 제어 방법.
  13. 제11항에 있어서,
    상기 새로운 기준 문턱 전압 구간을 생성할 지 여부를 결정하는 단계는
    상기 세어진 개수가 상기 임계 개수 이상이면 상기 새로운 기준 문턱 전압 구간을 생성하는 읽기 레벨 제어 방법.
  14. 제11항에 있어서,
    상기 세어진 개수 및 상기 임계 개수의 차이에 기초하여 오프셋을 설정하는 단계;
    상기 기준 문턱 전압 구간의 상한에 상기 설정된 오프셋을 더하여 상기 새로운 기준 문턱 전압 구간의 상한을 생성하는 단계; 및
    상기 기준 문턱 전압 구간의 하한에 상기 설정된 오프셋을 더하여 상기 새로운 기준 문턱 전압 구간의 하한을 생성하는 단계
    를 더 포함하는 읽기 레벨 제어 방법.
  15. 제14항에 있어서,
    상기 오프셋을 설정하는 단계는
    상기 세어진 개수 및 상기 임계 개수의 차이에 기초하여 상기 오프셋의 크기를 결정하는 읽기 레벨 제어 방법.
  16. 제11항에 있어서,
    상기 세어진 개수 및 상기 임계 개수의 상기 비교 결과를 입력으로 하는 비례 미적분 제어 기법에 의하여 상기 새로운 기준 문턱 전압 구간을 생성하는 읽기 레벨 제어 방법.
  17. 제11항 내지 제16항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록 되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.
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