KR20090127108A - 반도체 소자 패키지 및 그 패키징 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 171
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 229910000679 solder Inorganic materials 0.000 claims abstract description 68
- 239000002184 metal Substances 0.000 claims abstract description 31
- 238000002161 passivation Methods 0.000 claims abstract description 29
- BDAGIHXWWSANSR-UHFFFAOYSA-N methanoic acid Natural products OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 claims description 32
- 235000019253 formic acid Nutrition 0.000 claims description 17
- OSWFIVFLDKOXQC-UHFFFAOYSA-N 4-(3-methoxyphenyl)aniline Chemical compound COC1=CC=CC(C=2C=CC(N)=CC=2)=C1 OSWFIVFLDKOXQC-UHFFFAOYSA-N 0.000 claims description 15
- 150000002736 metal compounds Chemical class 0.000 claims description 7
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 10
- 238000005476 soldering Methods 0.000 abstract description 7
- 230000004308 accommodation Effects 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000007789 sealing Methods 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 16
- 230000004907 flux Effects 0.000 description 12
- 239000007789 gas Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000004927 fusion Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000004049 embossing Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- XVVLAOSRANDVDB-UHFFFAOYSA-N formic acid Chemical compound OC=O.OC=O XVVLAOSRANDVDB-UHFFFAOYSA-N 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/1461—MEMS
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Abstract
본 발명은 반도체 소자를 기판에 실장시킬 때 플럭스를 사용하지 않고도 신뢰성 있게 패키지 할 수 있는 반도체 소자 패키지 및 그 패키징 방법에 관한 것으로서, 본 발명에 따른 반도체 소자 패키지 반도체 소자와; 상기 반도체 소자에 대향되도록 배치되는 기판을 포함하고, 상기 반도체 소자와 대향되는 기판의 대향면에는 상기 반도체 소자가 배치되는 수용 영역의 주변부를 둘러싸는 다수개의 돌출물이 구비되는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자 패키징 방법은 반도체 소자를 준비하는 단계와; 기판을 준비하는 단계와; 상기 기판 중 반도체 소자가 배치되는 수용 영역 주변부를 둘러싸도록 상기 기판에 돌출물을 형성하는 단계와; 상기 반도체 소자를 상기 돌출물의 내측 수용 영역으로 낙하시키는 단계와; 반도체 소자가 배치된 기판을 챔버에 투입하여 포름산 가스에 노출시키면서 반도체 소자를 기판 상에 실장시키는 단계를 포함하는 것을 특징으로 한다.
반도체 소자, 패키지, 무플럭스
Description
본 발명은 반도체 소자 패키지 및 그 패키징 방법에 관한 것으로서, 보다 상세하게는 반도체 소자를 기판에 실장시킬 때 플럭스를 사용하지 않고도 신뢰성 있게 패키지 할 수 있는 반도체 소자 패키지 및 그 패키징 방법에 관한 것이다.
일반 반도체 소자, 즉 칩의 경우는 대개 플라스틱 패키지라고 불리는 패키지가 널리 사용되는데, 에폭시 수지와 같은 밀봉재를 사용해서 반도체 소자를 완전히 밀봉하는 구조를 가진다. 반면에 이미지 센서와 같은 경우 이미지를 센싱하기 위해서는 빛이 적어도 소자 표면의 이미지 센싱 영역에 도달해야 하기 때문에 이러한 일반 플라스틱 패키지를 사용하는 것은 불가능하다.
이미지 센서용 패키지로는 유리덮개를 갖는 세라믹 패키지가 많이 사용되고 있다. 이러한 세라믹 패키지는 플라스틱 패키지에 비해 견고하다는 장점이 있는 반면에 가격이 비싸다는 단점이 있다.
이러한 플라스틱 패키지 및 세라믹 패키지의 경우 본딩 패드와 패키지의 단자는 주로 와이어 본딩(wire bonding)을 이용하여 전기적 연결을 하게 된다. 하지 만 근래에는 휴대폰을 포함한 대부분의 전자제품의 경박 단소화가 요구되는데, 와이어 본딩을 이용하는 플라스틱 패키지 및 세라믹 패키지는 이러한 요구를 만족시키기가 어렵다. 그래서, 최근에는 반도체 패키지의 크기를 획기적으로 줄일 수 있는 플립칩(flipchip) 기술에 대한 관심이 많아지고 있다.
플립칩(flipchip)이라고 불리는 반도체 패키징 방법은 집적회로를 가지는 반도체 소자의 패드(pad, 반도체 소자를 외부와 연결하기 위해 형성되는 전기적인 단자)에 범프(bump)를 형성하고, 이 범프를 기판, 예를 들어 PCB(Printed Circuit Board)의 전기적인 연결부 즉, 패드와 연결하는 방식이다. 이때 범프의 소재에는 여러 가지가 있고, 그 접합방식 또한 범프의 소재에 따라 상이하지만, 통상 주석(Sn)을 베이스로 하는 솔더가 범프 소재로 사용되고 있고, 솔더의 융점 이상으로 온도를 올려 패드에 융착시키는 방식이 일반적이다.
일반적으로 솔더를 이용한 플립칩 공정에서는 플럭스(flux)라고 하는 물질을 접합부에 도포하게 된다. 플럭스의 역할은 여러 가지가 있는데, 주목적은 솔더 접합이 이루어질 수 있도록 반도체 칩의 범프와 기판의 패드 표면에 형성되어 있는 산화막을 제거하는 것이다. 산화막이 충분히 제거되지 않으면, 솔더 접합이 이루어지지 않게 된다. 또한 다른 목적은 솔더 접합이 이루어지는 동안 접합부를 밀봉함으로써 접합부가 공기 중의 산소에 노출되어 산화되는 것을 방지한다. 그리고, 플럭스는 끈적끈적(tacky)하다는 특성에 의해 반도체칩을 기판 위에 안착시킨 후 솔더 접합이 이루어질 때까지 그 위치를 유지시켜 주는 역할을 한다. 이 특성이 없으면 제조과정 중 반도체 칩의 위치가 틀어져서 인접한 다른 범프와 패드 간에 접합 을 하게 되어 전기적인 불량을 유발할 수 있다.
플럭스를 이용한 플립칩 공정은 플럭스 소재가 부식을 일으키기 때문에 솔더 접합후 세정 과정을 거쳐 플럭스를 제거해야만 하는 불편함이 있었다. 그래서, 수세를 할 수 없는 제품들이나, 플럭스의 소재로 사용되는 로진(rosin)이나 레진(resin)에 의한 오염(contamination)이 문제가 되는 제품들, 예를 들어 광반도체 소자, SAW(Surface Acoustic Wave) 필터(filter), MEMS(Micro Electro Mechanical Systems) 소자 등에 적용하기 위한 무플럭스 솔더링(fluxless soldering) 방법이 연구되어 왔다.
하지만, 무플럭스 솔더링 방법의 경우 반도체 칩의 범프가 대응하는 기판의 패드에 위치되도록 하는 것이 중요하다. 이를 위해 통상적으로 사용되는 방법이 반도체 칩과 기판에 각각 음각 및 양각의 패턴을 형성해서 서로 맞물리게 함에 따라 정확한 위치를 유지하도록 하는 방법이다. 하지만, 이 방식은 음각 및 양각의 패턴을 형성하기 위해 추가 공정이 수반되기 때문에 공정비용이 늘어나는 문제점이 있고, 집적도가 요구되는 경우 음각 및 양각을 형성할 공간이 제공되지 않는 문제점이 있었다.
본 발명은 상술된 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 무플럭스 솔더링 방법을 기초로 하여 기판 상에 안착되는 반도체 소자를 손쉽고 정확하게 위치시켜서 공정을 단순화시킬 수 있는 반도체 소자 패키지 및 그 패키징 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 패키지는 반도체 소자와; 상기 반도체 소자에 대향되도록 배치되는 기판을 포함하고, 상기 반도체 소자와 대향되는 기판의 대향면에는 상기 반도체 소자가 배치되는 수용 영역의 주변부를 둘러싸는 다수개의 돌출물이 구비되는 것을 특징으로 한다.
상기 수용 영역의 크기는 상기 반도체 소자의 크기보다 편축으로 40 ~ 100㎛ 크게 형성되는 것을 특징으로 하는 것이 바람직하다.
상기 반도체 소자는 다각형의 형상을 갖고, 상기 돌출물은 상기 반도체 소자를 둘러싸는 각각의 변에 적어도 한 개 이상이 구비되는 것을 특징으로 한다.
상기 돌출물은 상기 기판에 융착되는 솔더 볼이거나, 상기 기판에 구비되는 수동 소자인 것을 특징으로 한다.
이때 상기 돌출물은 기판 상에 패터닝된 금속 배선에 접착되어 형성되는 것을 특징으로 한다.
상기 반도체 소자는, 다수의 입출력 단자 및 상기 다수의 입출력 단자 위에 구비되는 다수의 플립칩 솔더 조인트를 포함하고, 상기 기판은, 패터닝된 금속 배선 및 상기 금속 배선에 도포되는 패시베이션층을 포함하고, 상기 패시베이션층에는 일부 영역에 개구부를 형성하고, 상기 개구부로 상기 금속 배선이 노출되어 상기 플립칩 솔더 조인트가 융착되는 범프 패드가 형성되는 것을 특징으로 한다.
상기 개구부에 형성되는 범프 패드의 노출된 단부의 높이는 패시베이션층의 노출된 단부의 높이보다 낮게 구비되는 것이 바람직하다.
이때 상기 개구부에 형성되는 범프 패드의 노출된 단부와 패시베이션층의 노출된 단부는 4㎛ 이상만큼의 단차를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 패키징 방법은
<청구범위 확정 후 기재>
본 발명에 따르면 반도체 소자를 기판 상에 안착시킬 때 정밀도를 크게 낮추더라도 반도체 소자의 옳바른 안착이 가능하고, 플럭스 도포 공정의 생략이 가능함에 따라 반도체 패키징 공정 시간을 현저하게 단축시킬 수 있는 효과가 있다.
또한, 종래에 반도체 소자의 올바른 안착을 위하여 사용되던 고정밀도를 갖는 고가의 정렬장비 없이도 반도체 패키징 공정을 실시할 수 있어 생산성은 향상시키면서 생산 단가를 낮추는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 일반적인 반도체 소자의 개략 평면도이고, 도 2는 본 발명에 따른 반도체 소자 패키지의 개략 평면도이며, 도 3a 및 도 3b는 도 2에 도시된 절단선 "A-A´"에 의해 절단된 반도체 소자 패키지를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이 본 발명에 따른 반도체 소자 패키지는 반도체 소자(10)와, 상기 반도체 소자(10)에 대향되도록 배치되는 기판(20)을 포함한다.
도 1에서와 같이 반도체 소자(10)는 예를 들면 중앙부(12)에 메모리, 연산 기능을 수행하는 집적회로가 만들어지고, 그 주변부에 외부로 전기신호를 송수신하거나 전력을 공급하기 위한 다수의 입출력 단자(11)가 형성되는 반도체 소자라면 어떠한 반도체 소자이어도 무방하나, 본 발명에서는 이미지 센서를 적용하여 설명하도록 한다.
상기 입출력 단자(11)에는 다수의 플립칩 솔더 조인트(13)가 융착된다.
상기 플립칩 솔더 조인트(13)는 반도체 소자(10)와 기판(20)을 전기적으로 연결하는 수단으로서, 예를 들어 솔더 범프가 사용될 수 있다. 물론 이에 한정되지 않고, 도전성을 가진 두 원소 또는 두 원소 이상의 합금들이 될 수 있고, 형성되는 형태는 합금의 형태 또는 두 층 이상으로 겹쳐지는 형태가 될 수 있을 것이다.
그리고, 상기 반도체 소자(10)의 중앙부(12)를 실링하기 위한 실링 링(15)이 더 구비될 수 있다. 상기 실링 링(15)의 형상은 상기 중앙부(12)를 패키징할 수 있으면 어떠한 형상을 가져도 무방하다. 예를 들면, 닫힌 상태의 루프 형태의 실링 링, 소정의 폭과 길이를 가지면서 닫히지 않는 루프 형태로 공기통로를 갖는 형태의 실링 링 및 소정의 폭을 가지면서 닫히지 않는 루프 형태의 실링 링과 그 닫히지 않은 부분의 주변에 폭을 가지는 하나 또는 두 개의 보조 실링 링을 함께 갖는 형태 등 다양하게 실시될 수 있으며, 본 발명에서는 닫힌 상태의 루프 형태를 갖는 실링 링을 적용하여 예시하였다.
기판(20)은 어떠한 종류의 기판이어도 무방하나, 본 발명에서는 반도체 소자로 이미지 센서를 채택함에 따라 투광성을 갖는 재료를 사용하게 되는데, 예를 들어 유리기판을 사용하였다.
기판(20)은 대략 중앙 영역에 상기 반도체 소자(10)가 배치되는 수용 영역(50)이 형성되고, 상기 수용 영역(50)의 주변부에 금속 배선(21)이 패터닝 되며, 상기 금속 배선(21)의 상부에 패시베이션층(23)을 형성하여 절연시킨다. 이때 상기 패시베이션층(23)의 일부 영역에 개구부를 형성하여 상기 개구부로 상기 금속 배선(21)을 노출시킴에 따라 반도체 소자(10) 및 외부 회로와 연결하기 위한 단자를 형성시킨다. 이러한 단자는 상기 반도체 소자(10)에 융착된 플립칩 솔더 조인트(13)가 융착되는 범프 패드(21a), 솔더 볼(30)이 융착되는 제1접촉단자(21b) 및 상기 실링 링(15)이 융착되는 실링 링 패드(21c) 등이 형성된다.
이때 상기 제1접촉단자(21b)는 상기 수용 영역(50)의 주변부를 둘러싸는 위치에 배치된다. 그래서, 상기 제1접촉단자(21b)에 솔더 볼(30)을 융착하여 솔더 볼(30)에 의한 돌출물 구조를 형성함에 따라 다수의 솔더 볼(30)에 의해 상기 수용 영역(50)이 둘러싸여지는 형상을 갖는 것이 바람직하다. 예를 들어 상기 반도체 소자가 사각형의 형상을 갖고 상기 수용 영역이 사각형의 형상으로 이루어진다면, 상기 솔더 볼은 상기 반도체 소자를 둘러싸는 네 변에 각각 적어도 한 개 이상을 구비시키는 것이 바람직하다. 물론 이에 한정되지 않고, 반도체 소자가 사각형이 아닌 다른 다각형의 형상을 갖더라도, 각각의 변에 적어도 한 개 이상의 솔더 볼이 배치된다면 그 배치는 어떠하여도 무방할 것이다.
이때, 상기 솔더 볼(30)에 의해 둘러싸여서 형성되는 수용 영역(50)의 크기는 그 위치에 실장되는 반도체 소자(10)의 크기보다 편축으로 40 ~ 100㎛ 크게 형성되는 것이 바람직하다. 그 이유는 반도체 소자(10)를 기판(20) 상에 실장시키기 위하여 위치시킬 때 상기 수용 영역(50)이 상기 범위보다 작을 경우는 패키지가 형성된 후 솔더 볼(30)과 반도체 소자(10)의 측면이 물리적으로 접촉되는 경우가 발생할 수 있고, 이것은 반도체 소자(10)에 전기적인 문제를 유발할 수 있다. 반면에 상기 수용 영역(50)이 상기 범위보다 클 경우는 수용 영역(50)에 위치하게 되는 반도체 소자(10)가 주변의 솔더 볼(30)로 형성되는 돌출물의 내측(수용 영역)에서 움직일 수 있는 간격이 커서 반도체 소자(10) 상의 플립칩 솔더 조인트(13)가 대응하는 기판(20)의 단자가 아닌 인접 단자에 융착되어 플립칩 제조 불량률이 커질 수 있기 때문이다.
상기 수용 영역(50)은 솔더 볼(30)에 의해서 형성되는 것에 한정되지 않고, 반도체 소자(10)를 기판(20) 상에 실장시키기 위하여 위치시킬 때 수용 영역(50)을 둘러싸서 테두리 역할을 함에 따라 반도체 소자(10)가 수용 영역을 벗어나지 않도록 할 수 있다면 어떠한 구성 요소에 의해 형성되어도 무방하다. 예를 들어 기판(20) 상에 실장되는 커패시터 등과 같은 수동 소자에 의해 돌출물의 구조를 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자 패키지의 개략 평면도이고, 도 5a 및 도 5b는 도 4에 도시된 절단선 "B-B´"에 의해 절단된 반도체 소자 패키지를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이 본 발명의 다른 실시예는 반도체 소자(10)의 노이즈를 감소시키기 위해 사용되는 커패시터(capacitor)(40)로 반도체 소자(10)가 배치되는 수용 영역(50)을 둘러싸서 테두리 역할을 하도록 구성하였다.
기판(20)은 전술된 실시예와 같이 대략 중앙 영역에 상기 반도체 소자(10)가 배치되는 수용 영역(50)이 형성되고, 상기 수용 영역(50)의 주변부에 금속 배선(21)이 패터닝 되며, 상기 금속 배선(21)의 상부에 패시베이션층(23)을 형성하고, 일부 영역에 개구부를 형성하여 각종 단자를 형성시킨다. 이러한 단자는 상기 범프 패드(21a), 제1접촉단자(21b) 및 실링 링 패드(21c)와 더불어 상기 커패시터(40)가 접합되는 제2접촉단자(21d)가 형성된다.
이때 상기 제2접촉단자(21d)는 상기 수용 영역(50)의 주변부를 둘러싸는 위 치에 배치된다. 그래서, 상기 제2접촉단자(21d)에 융착에 의하여 커패시터(40)를 접합하여 돌출물 구조를 형성함에 따라 다수의 커패시터(40)에 의해 상기 수용 영역(50)이 둘러싸여지는 형상을 갖는 것이 바람직하다. 본 발명에서 상기 커패시터(40)의 역할 중 수용 영역을 둘러싸는 테두리로서의 역할은 전술된 솔더 볼(30)과 동일하다. 따라서, 커패시터(40)의 배치 및 개수와 커패시터(40)에 의해 둘러싸여서 형성되는 수용 영역(50)의 크기는 전술된 실시예에서 솔더 볼(30)과 거의 동일할 수 있다.
그리고, 본 발명에서 기판(20) 상의 패시베이션층(23)에 개구부를 형성하여 정의되는 범프 패드(21a)는 노출된 상단의 높이가 패시베이션층(23)의 노출된 상단 높이보다 낮게 구비된다. 그 이유는 범프 패드(21a)가 형성되는 위치에 범프 패드(21a)와 패시베이션층(23)의 단차에 의해 개구부가 오목하게 함몰된 형상을 갖게 된다.(이하, 범프 패드를 정의하기 위하여 패시베이션층에 형성된 개구부를 '함몰부(25)'라 칭함.) 이러한, 함몰부(25)의 형성에 따라 반도체 소자(10)를 기판(20) 상에 실장시키기 위하여 위치시킬 때 반도체 소자(10)의 플립칩 솔더 조인트(13)가 함몰부(25)에 갖히는 효과를 얻을 수 있다. 그래서, 반도체 소자(10)가 기판(20) 상의 정위치에 안착되게 하거나, 정위치에 안착된 다음 정위치에서 벗어나는 것을 막아주는 역할을 하게 된다. 이러한 함몰부(25)의 깊이(d1) 즉, 범프 패드(21a)의 노출된 상단과 패시베이션층(23)의 노출된 상단의 높이 차이는 4㎛ 이상이 되도록 하여 플립칩 솔더 조인트(13)가 함몰부(25)에 올바르게 안착되거나, 그 상태를 유지할 수 있도록 하는 것이 바람직하다. 물론 함몰부(25)의 최대 깊이(d1)은 패시베 이션층(23)의 높이와 같거나 낮게 형성될 것이다.
또한, 상기 함몰부(25)의 크기(d2)는 대응되는 범프 패드(21a)에 융착되는 반도체 소자(10)의 플립칩 솔더 조인트(13) 크기보다 10㎛ 이상 크게 형성되는 것이 바람직하다. 그 이유는 플립칩 솔더 조인트(13)의 크기보다 함몰부(25)의 크기를 더 크게 하여 반도체 소자(10)를 기판(20) 상에 실장시키기 위하여 위치시키는 단계에서 반도체 소자(10)를 돌출물(솔더 볼 또는 커패시터)의 내측 수용 영역(50)에 낙하시켰을 때 반도체 소자(10)의 플립칩 솔더 조인트(13)가 상기 함몰부(25)에 더욱 용이하게 위치할 확률을 높이기 위함이다. 물론 함몰부(25)의 최대 크기는 인접한 함몰부(25)와 간섭을 일으키지 않는 범위에서 형성되는 것이 바람직할 것이다.
이하에서는 상기와 같은 구성으로 이루어진 반도체 소자 패키지의 패키징 방법을 도면을 참조하여 상세하게 설명한다.
도 6은 본 발명에 따른 반도체 소자 패키징 방법을 나타내는 플로우챠트이다.
본 발명에 따른 반도체 소자 패키징 방법은 반도체 소자(10)를 준비하는 단계와; 기판(20)을 준비하는 단계와; 상기 기판(20) 중 반도체 소자(10)가 배치되는 수용 영역(50) 주변부를 둘러싸도록 상기 기판에 돌출물을 형성하는 단계와; 상기 반도체 소자(10)를 상기 돌출물의 내측 수용 영역(50)으로 낙하시키는 단계와; 반도체 소자(10)가 배치된 기판(20)을 챔버에 투입하여 포름산 가스에 노출시키면서 반도체 소자(10)를 기판(20) 상에 실장시키는 단계를 포함한다.
반도체 소자(10)를 준비하는 단계는 다수의 반도체 소자를 포함하는 반도체 웨이퍼의 제작에서 시작된다. 반도체 웨이퍼의 제작은 통상적으로 펩아웃(fab-out)이라고 불리는 단계까지는 칩 메이커(chip maker)가 제작해서 공급하게 되며, 본 발명의 패키지에 적용하기 위해서는 펩아웃 후에 약간의 후공정이 요구되는데, 편의상 이 후공정 부분만을 설명한다.
이 후공정은 반도체 소자의 다양한 구성에 따라 다수의 입출력 단자(11)를 형성하고, 상기 입출력 단자(11) 상에 다수의 플립칩 솔더 조인트(13)를 융착한다. 이때 상기 다수개의 입출력 단자(11) 중 플립칩 솔더 조인트(13)가 융착되지 않는 입출력 단자 상에 실링 링(15)도 함께 융착할 수 있다.
기판(20)을 준비하는 단계는 상기 반도체 소자(10)와 전기적으로 연결되는 적어도 하나의 단위 기판을 설정한 다음, 상기 단위 기판의 상부면에 적어도 하나의 금속층을 형성한 후 이를 패터닝하여 금속 배선(21)을 형성하고, 상기 금속 배선(21)을 보호하는 패시베이션층(23)을 형성한 다음, 금속 배선(21)의 일부 영역을 노출시키도록 패터닝하여 상기 플립칩 솔더 조인트(13)가 융착되는 범프 패드(21a) 및 패키지를 외부 회로기판과 전기적인 연결을 하기 위한 제1접촉단자(21b)를 형성한다. 그리고, 상기 실링 링(15)이 융착되는 실링 링 패드(21c) 등을 더 형성할 수 있다.
이때 상기 범프 패드(21a)를 형성하기 위하여 정의된 함몰부(25)는 전술한 바와 같이 상기 범프 패드(21a)의 노출된 상단 높이가 패시베이션층(23)의 노출된 상단 높이보다 낮게 위치되도록 형성하고, 바람직하게는 상기 범프 패드(21a)의 상단과 패시베이션층(23)의 상단의 높이 차이가 4㎛ 이상 되도록 하고, 함몰부(25)의 크기가 대응되는 반도체 소자(10)의 플립칩 솔더 조인트(13) 크기보다 10㎛ 이상 크게 형성하는 것이 바람직하다.
기판(20)에 돌출물을 형성하는 단계는 상기 제1접촉단자(21b)를 수용 영역(50)의 주변에 형성하여 수용 영역(50)을 둘러싸도록 배치하고, 상기 제1접촉단자(21b)에 솔더 볼(30)을 융착시킴에 의해 이루어진다. 이때 상기 수용 영역(50)의 크기는 전술된 바와 같이 반도체 소자(10)의 크기보다 편축으로 40 ~ 100㎛ 크게 형성하는 것이 바람직하다.
또한, 솔더 볼(30)에 의한 돌출물의 형성에 한정되지 않고, 기판(20)을 준비하는 단계에서 금속 배선(21) 상에 커패시터(40) 등의 수동 소자가 접합되는 제2접촉단자(21d)를 더 형성하고, 상기 제2접촉단자(21d)에 커패시터(40)를 융착함에 따라 돌출물을 형성할 수 있다. 물론, 상기 커패시터(40)는 상기 솔더 볼(30)과 마찬가지로 수용 영역(50) 주변부를 둘러싸도록 배치되어야 할 것이다.
반도체 소자(10)를 낙하시키는 단계는 반도체 소자(10)를 기판(20) 상에 형성된 수용 영역(50)으로 떨어뜨려서 정위치에 위치시키는 단계로서, 본 단계에서는 수용 영역(50)의 주변부에 구비된 돌출물, 예를 들어 솔더 볼(30) 또는 커패시터(40)를 테두리로 하여 그 내측부 즉, 수용 영역(50)에 반도체 소자(10)를 낙하시킨다. 이렇게 솔더 볼(30) 또는 커패시터(40)에 의해 테두리가 구비되면 반도체 소자(10)를 정위치로 안착시키기 위한 고도의 정밀도가 요구되지 않은 상태에서도 반 도체 소자(10)를 수용 영역(50)에서 벗어나지 않도록 낙하시킬 수 있다. 그리고, 반도체 소자(10)가 수용 영역(50)에 위치하게 되면 반도체 소자(10)에 돌출되어 융착된 플립칩 솔더 조인트(13)가 기판(20) 상에 오목하게 형성된 함몰부(25)에 안착되게 된다. 이렇게 기판(20) 상에 안착된 반도체 소자(10)는 돌출물(솔더 볼 및 커패시터) 및 함몰부(25)에 의해 안착 위치에 올바르게 안착되고, 안착된 다음에도 안착 위치에서 벗어나는 것이 방지된다.
따라서 본 발명에서 반도체 소자(10)를 낙하시키는데 사용되는 장비는 종래의 플립칩 본딩 장비와 달리 플럭스 도포 기능이나 초음파 또는 열 본딩 기능이 생략되고, 본 발명에 맞게 반도체 소자를 취부한 다음 반전시키고, 기판의 돌출물로 형성된 수용 영역으로 떨어뜨리는 동작만을 고속으로 수행하면 된다. 이러한 장비는 예를 들어 픽앤드롭(pick & drop) 장비가 사용될 수 있고, 이러한 장비는 종래의 플립칩 본딩 장비에 비해 가격 및 생산성이 3배 이상 좋다.
본 발명에서는 반도체 소자(10)가 낙하되면서 수용 영역(50)에 위치하게 도지만, 조금 어긋나게 안착되어 플립칩 솔더 조인트(13)가 함몰부(25)에 안착되지 않게 되는 경우에 대비하여 반도체 소자(10)를 낙하시키는 단계 후에 상기 기판(20)을 진동시켜 상기 반도체 소자(10)가 기판(20)의 수용 영역(50)에 정위치되도록 하는 단계를 더 포함할 수 있다.
기판(20) 상에 반도체 소자(10)가 조금 어긋나게 안착된 상태에서 기판(20)을 진동시킴에 따라 반도체 소자(10)의 플립칩 솔더 조인트(13)가 대응하는 범프 패드(21a)가 위치하는 함몰부(25)에 빠져서 안착되도록 한다. 이때 진동을 주는 수 단을 낙하 장비에 장착하여 반도체 소자(10)를 낙하시키는 단계가 수행되는 장비와 동일한 장비에서 진동 과정을 진행할 수 있고, 별도의 진동 수단을 마련하여 별도의 장비에서 진행할 수 있다.
이때 진동의 정도는 반도체 소자(10)가 돌출부를 벗어나 튀어나가지 않을 정도이면서, 반도체 소자(10)의 플립칩 솔더 조인트(13)가 대응되는 함몰부(25)에서 안착된 후에는 벗어나지 않을 정도가 바람직하다.
반도체 소자(10)를 기판(20) 상에 실장시키는 단계는 포름산 가스(formic acid gas)를 이용하여 플럭스를 사용하지 않는 솔더링 방법으로서, 반도체 소자(10)가 배치된 기판(20)을 진공 리플로우 챔버에 투입하여 포름산 가스에 노출시키면서 챔버 내의 온도를 상승시켜 플립칩 솔더 조인트(13) 및 실링 링(15)을 융착시킨다.
먼저, 본 발명에 사용되는 포름산에 대해서 설명하자면, 포름산(formic acid)은 개미산이라고도 불리며, 끊는 온도 100.5℃, 녹는 온도 8.4℃, 비중 1.22, 무색의 자극적 냄새가 나고, 상온에서 액체 상태이며, 물에 잘 녹는 특성을 가지고 있다. 이러한 포름산은 리플로우 온도에서 아래의 화학식 1과 같이 산화막과 반응하여 금속화합물을 형성하고, 형성된 금속화합물은 다시 아래의 화학식 2와 같이 환원되어 금속 표면의 산화막을 제거한다.
MO + 2HCOOH = M(COOH)2 + H2O
M(COOH)2 = M + CO2 + H2
H2 + MO = M + H2O
상기 화학식 1 및 2에서 M은 금속(metal)을 의미한다.
반도체 소자(10)를 기판(20) 상에 실장시키는 단계를 보다 상세하게 설명하면 다음과 같다.
먼저 반도체 소자(10)가 안착된 기판(20)을 챔버에 투입한다. 이때 상기 챔버는 진공 리플로우 챔버로서, 예를 들어 반도체 공정에서 많이 사용되는 RTP(Rapid Thermal Process)와 같이 기판의 하면에 할로겐 램프가 장착되어 있으며, 온도센서로 샘플의 온도를 측정하면서 진공 중에서 고속으로 정밀하게 온도를 조절할 수 있는 장비이다. 진공 리플로우 챔버로의 가스 공급은 MFC(Mass Flow Controller)를 이용하여 정밀하게 제어할 수 있다.
기판(20)을 진공 리플로우 챔버에 투입한 다음, 진공 리플로우 챔버 내에 포름산 가스를 공급한다. 상온에서 액체로 존재하는 포름산(formic acid)을 공급하기 위해 질소 가스를 캐리어 가스로 사용하여 진공 리플로우 챔버로 포름산 가스를 공급하게 된다. 그리고, 진공 리플로우 챔버 내부 온도를 150℃까지 상승시킨다. 이때 기판(20) 및 반도체 소자(10)의 열적 손상을 방지하기 위하여 초당 1℃씩 상승 시키는 것이 바람직하다. 그리고, 진공 리플로우 챔버 내부의 압력은 5mTorr로 유지하는 것이 바람직하다.
진공 리플로우 챔버 내부 온도를 150℃까지 상승시킨 다음, 계속적으로 질소 5SLM(Standard Liter per Minute)과 포름산 가스 0.5SLM을 공급하며 진공 리플로우 챔버를 150 ~ 260℃까지 상승시킨다. 이때 초당 0.5℃씩 온도를 상승시킨다. 그러면 상기 화학식 1 및 화학식 2와 같은 반응이 이루어진다. 정확하게는 200℃까지는 화학식 1에 의한 금속화합물을 형성하고, 200℃이상에서 화학식 2에 의한 금속화합물의 환원이 이루어지면서 산화막을 제거하게 된다.
그리고, 진공 리플로우 챔버를 피크온도, 예를 들어 260℃에서 30초 정도 유지한다. 이때 화학식 2에 의한 금속화합물의 환원이 계속적으로 이루어지면서 동시에 플립칩 솔더 조인트(13) 및 실링 링(15)의 융착이 이루어져서 기판(20) 상에 반도체 소자(10)가 접착된다. 이때 플립칩 솔더 조인트(13) 및 실링 링(15)이 대응되는 범프 패드(21a) 및 실링 패드(21c)와 어느 정도 위치 차이가 난다고 해도, 일단 융착이 진행되면 용융되는 플립칩 솔더 조인트(13) 및 실링 링(15)의 표면장력에 의해 플립칩 솔더 조인트(13) 및 실링 링(15)이 범프 패드(21a) 및 실링 패드(21c) 쪽으로 잡아 당겨지게 되고, 이러한 힘에 의해 반도체 소자(10)가 기판(20) 상의 정위치에 실장된다.
물론 솔더 조인트 및 실링 링의 조성물의 변화에 따라 플립칩 솔더 조인트 및 실링 링의 융착 온도는 변화될 수 있다.
반도체 소자(10)가 기판(20) 상에 실장되면 진공 리플로우 챔버 내부의 가스 를 진공 펌프를 사용하여 외부로 배기한다.
본 발명에 따른 반도체 소자 패키징 방법의 효율성을 검증하기 위한 실험을 실시하였다.
본 발명의 반도체 소자 패키징 방법에 따라 총 3차례의 실험을 진행하였고, 그 결과는 기판 위의 총 1315개 단위 기판에서 정상적으로 반도체 소자의 플립칩 솔더 조인트가 배치되어 올바른 조인트가 이루어진 비율이 95% 이상이었다.
그리고, 도 7은 본 발명에 따른 반도체 소자 패키지의 X-ray 분석 사진이다.
도 7에서 알 수 있듯이 반도체 소자와 기판이 정확하게 정위치에 본딩되어 있는 것을 확인할 수 있으며, 플립칩 솔더 조인트와 실링 링 내부에 보이드(void)가 거의 없는 것을 알 수 있다. 종래의 플럭스를 사용하여 솔더링하는 제품에서는 리플로우 공정 조건이나 플러그 사용량, 범프 패드와 접속단자의 산화 정도에 따라 보이드의 발생을 제어하기가 어려웠다. 이러한 보이드는 크기나 개수가 기준 이상을 초과하게 되면 제품의 신뢰성에 매우 나쁜 영향을 미치게 된다. 그러나, 본 발명의 경우 거의 완벽하게 보이드가 없는 제품을 생산할 수 있다.
본 발명에서는 상술된 실시예에서 이미지 센서, 유리기판 및 포름산 가스에 의한 무플럭스 솔더링 방법에 대하여 제시하였지만, 이에 한정되지 않고, 본 발명의 기술사상을 벗어나지 않는 한도에서 다양한 종류의 반도체 소자, 기판 및 산화막 제거를 위한 다양한 방법에 의해서 달성될 수 있을 것이다.
도 1은 일반적인 반도체 소자의 개략 평면도이고,
도 2는 본 발명에 따른 반도체 소자 패키지의 개략 평면도이며,
도 3a 및 3b는 본 발명에 따른 반도체 소자 패키지의 개략 단면도이고,
도 4는 본 발명의 다른 실시예에 따른 반도체 소자 패키지의 개략 평면도이며,
도 5a 및 5b는 본 발명의 다른 실시예에 따른 반도체 소자 패키지의 개략 단면도이고,
도 6은 본 발명에 따른 반도체 소자 패키징 방법을 나타내는 플로우챠트이며,
도 7은 본 발명에 따른 반도체 소자 패키지의 X-ray 분석 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 소자 11: 입출력 단자
13: 플립칩 솔더 조인트(솔더 범프) 15: 실링 링
20: 기판 21: 금속 배선
21a: 범프 패드 21b: 제1접촉단자
231c: 실링 링 패드 21d: 제2접촉단자
23: 패시베이션층 30: 솔더 볼
40: 커패시터 50: 수용 영역
Claims (20)
- 반도체 소자와;상기 반도체 소자에 대향되도록 배치되는 기판을 포함하고,상기 반도체 소자와 대향되는 기판의 대향면에는 상기 반도체 소자가 배치되는 수용 영역의 주변부를 둘러싸는 다수개의 돌출물이 구비되는 것을 특징으로 하는 반도체 소자 패키지.
- 제 1항에 있어서,상기 수용 영역의 크기는 상기 반도체 소자의 크기보다 편축으로 40 ~ 100㎛ 크게 형성되는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자 패키지.
- 제 1항에 있어서,상기 반도체 소자는 다각형의 형상을 갖고, 상기 돌출물은 상기 반도체 소자를 둘러싸는 각각의 변에 적어도 한 개 이상이 구비되는 것을 특징으로 하는 반도체 소자 패키지.
- 제 1항에 있어서,상기 돌출물은 상기 기판에 융착되는 솔더 볼인 것을 특징으로 하는 반도체 소자 패키지.
- 제 1항에 있어서,상기 돌출물은 상기 기판에 구비되는 수동 소자인 것을 특징으로 하는 반도체 소자 패키지.
- 제 4항 또는 5항에 있어서,상기 돌출물은 기판 상에 패터닝된 금속 배선에 접착되어 형성되는 것을 특징으로 하는 반도체 소자 패키지.
- 제 1항에 있어서,상기 반도체 소자는, 다수의 입출력 단자 및 상기 다수의 입출력 단자 위에 구비되는 다수의 플립칩 솔더 조인트를 포함하고,상기 기판은, 패터닝된 금속 배선 및 상기 금속 배선에 도포되는 패시베이션층을 포함하고,상기 패시베이션층에는 일부 영역에 개구부를 형성하고, 상기 개구부로 상기 금속 배선이 노출되어 상기 플립칩 솔더 조인트가 융착되는 범프 패드가 형성되는 것을 특징으로 하는 반도체 소자 패키지.
- 제 7항에 있어서,상기 개구부에 형성되는 범프 패드의 노출된 단부의 높이는 패시베이션층의 노출된 단부의 높이보다 낮게 구비되는 것을 특징으로 하는 반도체 소자 패키지.
- 제 8항에 있어서,상기 개구부에 형성되는 범프 패드의 노출된 단부와 패시베이션층의 노출된 단부는 4㎛ 이상만큼의 단차를 갖는 것을 특징으로 하는 반도체 소자 패키지.
- 반도체 소자를 준비하는 단계와;기판을 준비하는 단계와;상기 기판 중 반도체 소자가 배치되는 수용 영역 주변부를 둘러싸도록 상기 기판에 돌출물을 형성하는 단계와;상기 반도체 소자를 상기 기판에 형성되는 돌출물의 내측 수용 영역으로 낙하시키는 단계와;반도체 소자가 배치된 기판을 챔버에 투입하고, 포름산 가스에 노출시켜서 포름산 가스가 반도체 소자 및 기판에 형성된 산화막과 반응하여 금속화합물을 형성한 다음, 형성된 금속화합물이 환원됨에 의해 반도체 소자 및 기판에서 산화막이 제거된 상태로 반도체 소자를 기판 상에 실장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 10항에 있어서,상기 기판에 돌출물을 형성하는 단계에서 상기 수용 영역의 크기는 상기 반 도체 소자의 크기보다 편축으로 40 ~ 100㎛ 크게 형성하는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 10항에 있어서,반도체 소자를 낙하시키는 단계 후에는 상기 기판을 진동시켜 상기 반도체 소자가 기판의 수용 영역에 정위치되도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 10항에 있어서,기판을 준비하는 단계는 금속 배선을 패터닝하고, 금속 배선 상에 패시베이션층을 형성하며 일부 영역에서 금속 배선을 노출시켜 범프 패드 및 제1접촉단자를 형성하는 과정을 포함하며,상기 기판에 형성되는 돌출물은 상기 제1접촉단자에 솔더 볼을 융착하여 형성하는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 10항에 있어서,기판을 준비하는 단계는 금속 배선을 패터닝하고, 금속 배선 상에 패시베이션층을 형성하며 일부 영역에서 금속 배선을 노출시켜 범프 패드, 제1 및 제2접촉단자를 형성하는 과정을 포함하며,상기 기판에 형성되는 돌출물은 상기 제2접촉단자에 수동소자를 접합하여 형 성하는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 13항 또는 제 14항에 있어서,반도체 소자를 준비하는 단계는 다수의 입출력 단자를 형성하고, 입출력 단자 상에 다수의 플립칩 솔더 조인트를 융착하는 과정을 포함하고,기판을 준비하는 단계에서 상기 패시베이션층에 상기 범프 패드를 형성하는 개구부를 형성하며,반도체 소자를 낙하시키는 단계에서는 상기 반도체 소자의 플립칩 솔더 조인트가 상기 개구부에 안착되도록 반도체 소자를 낙하시키는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 15항에 있어서,기판을 준비하는 단계에서 상기 범프 패드는 노출된 단부의 높이가 패시베이션층의 노출된 단부의 높이보다 낮게 위치되도록 형성되는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 16항에 있어서,기판을 준비하는 단계에서 상기 범프 패드의 노출된 단부와 패시베이션층의 노출된 단부는 4㎛ 이상만큼의 단차를 갖도록 구비되는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 15항에 있어서,기판을 준비하는 단계에서 상기 개구부의 크기는 대응되는 반도체 소자의 플립칩 솔더 조인트 크기보다 10㎛ 이상 크게 형성하는 것을 특징으로 하는 반도체 소자 패키징 방법.
- 제 11항에 있어서,반도체 소자를 기판 상에 실장시키는 단계는포름산 가스에 의해 하기의 화학식 1 및 화학식 2의 반응이 순차적으로 이루어지면서 반도체 소자 및 기판의 산화막이 제거되는 것을 특징으로 하는 반도체 소자 패키징 방법.[화학식 1]MO + 2HCOOH = M(COOH)2 + H2O[화학식 2]M(COOH)2 = M + CO2 + H2H2 + MO = M + H2O상기 화학식 1 및 화학식 2에서 M은 금속(metal)을 의미함.
- 제 19항에 있어서,반도체 소자를 기판 상에 실장시키는 단계는반도체 소자가 배치된 기판을 챔버에 투입하는 과정과;챔버 내에 포름산 가스를 주입하는 과정과;상기 챔버의 온도를 150℃로 상승시키는 과정과;상기 챔버의 온도를 150 ~ 260℃까지 상승시키는 과정과;상기 챔버를 피크온도에서 유지시켜서 반도체 소자를 기판 상에 접합시키는 과정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 패키징 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020090101058A KR20090127108A (ko) | 2009-10-23 | 2009-10-23 | 반도체 소자 패키지 및 그 패키징 방법 |
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| KR1020070108830A Division KR100927120B1 (ko) | 2007-10-29 | 2007-10-29 | 반도체 소자 패키징 방법 |
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|---|---|
| KR20090127108A true KR20090127108A (ko) | 2009-12-09 |
Family
ID=41688071
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| Country | Link |
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| KR (1) | KR20090127108A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023008726A1 (ko) * | 2021-07-30 | 2023-02-02 | 엘지전자 주식회사 | 발광 소자 패키지의 제조 방법, 디스플레이 장치 및 디스플레이 장치의 제조 방법 |
-
2009
- 2009-10-23 KR KR1020090101058A patent/KR20090127108A/ko not_active Application Discontinuation
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