KR20090124064A - 능동 소자 칩 내장형 기판 및 그의 제조 방법 - Google Patents

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KR20090124064A
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박세훈
강남기
류종인
박종철
김준철
박성대
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전자부품연구원
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Abstract

본 발명은 능동 소자 칩 내장형 기판 및 그의 제조 방법에 관한 것으로, 본 발명의 능동 소자 칩 내장형 기판은 폴리머 라이네이트 공정에서 칩의 깨짐등의 손상을 방지할 수 있게 되어, 능동 소자 칩의 신뢰성을 향상시키는 장점이 있다.
또한, 본 발명의 능동 소자 칩 내장형 기판은 능동 소자 칩의 주위에 구리층 패턴이 남아 있게 되어, 능동 소자 칩 동작시에 발생되는 열을 구리층 패턴 및 비아를 통하여 효율적으로 방출시킬 수 있으므로, 기판의 휘어짐 및 기판의 크랙을 방지할 수 있는 효과가 있다.
능동, 칩, 기판, 구리, 폴리머, 라미네이트

Description

능동 소자 칩 내장형 기판 및 그의 제조 방법{ Substrate with active device chip embedded therein and fabricating method thereof }
본 발명은 칩의 손상을 방지하고, 열방출 효율을 증가시킬 수 있는 능동 소자 칩 내장형 기판 및 그의 제조 방법에 관한 것이다.
최근의 기술동향을 보면 전자 관련 산업 시장의 급속한 확장 및 이동형 제품의 수요 증가로 인해 고속, 고성능, 고집적의 IT 컨버전스 제품에 대한 수요가 팽창하고 있다.
이런 제품에 대한 수요의 증가는 제품군이 경박단소화를 추구하며 동시에 고기능을 요구하고 있다.
인쇄회로기판기술에 있어 이러한 기술과 맞물려 제한된 설계 공간에서 표면에 실장되어지는 기능형 칩들의 수는 계속해서 증가하며 이를 3차원적으로 얇게 형성하려는 필요가 증가하고 있다.
일반적으로 반도체가 인쇄회로기판 상부에 패키징되어지는 공정은 칩을 기판에 올려놓고 금 와이어로 본딩하여 연결하거나, 플립칩 범프를 사용하는 COB(Chip On Board)형태로 기판과 접속시킨다.
따라서, 조립이 완성된 패키징 제품은 기판의 두께에 조립되어지는 칩의 두께 때문에 더욱더 증가하게 된다.
전통적인 패키징 방법은 기판 상부에 금속 와이어나 플립칩 범프를 이용하여 기판위에 실장하는 방법으로 이루어진다.
그러나, 제품에서 요구되어 지는 기능이 증가할수록 제한된 면적에 더욱더 많은 기능성 칩을 실장해야 하는데, 종래에는 이를 해결하기 위해 PoP(Package on package)나 PiP(Package in package)등의 방법으로 칩을 3차원적으로 패키징하는 기술이 발달해 왔다.
기존의 반도체 패키징 방법은 기판의 표면 위에 칩을 실장하는 방법으로 사용되어져 왔는데 이런 방법은 칩이 실장되는 공간을 활용하지 못하게 된다.
최근에 들어 칩을 기판 내에 내장하여 공간활용도를 높이는 방법이 등장하였는데 이런 칩 내장형 기판기술의 경우 칩을 기판에 먼저 내장시키고, 레이저나 플라즈마 등으로 연결부위를 가공하여 도금방법으로 형성시킨다.
이런 기존의 칩 내장형 기판기술은 방열특성과 소재간 CTE 차이에 의한 개선이 필요하다.
특히, 기존의 칩 내장형 기술의 경우 칩을 내장시키는 공정에서 칩의 손상방지 문제가 언급되어지고 있다.
종래의 패키징 제품은 다음과 같은 문제점을 가지고 있다.
먼저, 칩을 COB(Chip on board)형태로 패키징할 경우 패키징 되는 면적만큼 기판의 표면 공간을 활용하지 못한다.
그리고, 칩을 기판 내에 내장시키는 해외 연구소나 선진업체들의 방법은 칩을 낱개로 다이싱한 다음 몰딩틀에 부어서 고정시켜 코어를 만들고, 그 상부에 폴리머와 동박을 이용하여 빌드업시키는 방법이 있는데 이런 방법은 칩에 대한 몰딩틀을 맞추어 제작하여야 하고 다수의 칩들을 기판과 일체화시키는데 어려움이 있다.
또, 종래의 칩내장형 기판제작 방법은 기판을 코어로 이용하여 그 상부에 빌드업 방법으로 칩을 내장하는데 지지층인 코어가 없는 경우에는 제작하기가 어렵다. 또한 코어가 없는 2층 기판내 칩을 내장하는데 어려움이 있다.
또한, 종래의 칩내장형 기판기술은 칩을 기판내에 내장시키기 위해 폴리머를 라미네이트(열압착)하는 공정을 사용하는데, 이 공정은 폴리머소재가 칩에 직접적으로 압력을 가해 취성이 큰 칩에 크랙(Crack), 파손 등을 야기시킨다.
더불어, 종래의 칩 내장형 기판 기술은 폴리머의 열팽창계수와 칩의 열팽창계수 차이에 의한 신뢰성 문제를 해결하지 못하고 있다.
본 발명은 기존의 칩 내장형 기술에서 칩의 손상되는 문제점을 해결하는 것이다.
본 발명의 바람직한 양태(樣態)는,
폴리머 박막 상부에 제 1 구리층 및 상기 폴리머 박막 하부에 제 2 구리층을 형성하는 단계와;
상기 제 1 구리층 및 상기 폴리머 박막의 일부를 제거하여, 상기 제 2 구리층이 노출된 캐비티(Cavity)를 형성하는 단계와;
상기 제 1 구리층과 제 2 구리층의 양측을 제거하여 상기 폴리머 박막을 노출시키는 단계와;
상기 캐비티 내부에 노출된 제 2 구리층에, 상부에 전극패드들이 형성된 능동 소자 칩을 본딩하는 단계와;
상기 능동 소자 칩, 상기 제 1 구리층과 상기 제 2 구리층을 감싸며 폴리머를 라미네이트하는 단계와;
상기 라미네이트된 폴리머 상부에 제 3 구리층을 형성하고, 상기 라미네이트된 폴리머 하부에 제 4 구리층을 형성하는 단계와;
상기 능동 소자 칩의 전극패드들을 노출시키는 제 1 비아(Via), 상기 제 2 구리층을 노출시키는 제 2 비아(Via)와 상기 제 1 내지 제 4 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 제 3 비아를 형성하는 단계와;
상기 제 1 내지 제 3 비아 내부에 도전성 물질을 충진하는 단계와;
상기 제 3 구리층을 패터닝하는 단계로 구성된 능동 소자 칩 내장형 기판의 제조 방법이 제공된다.
본 발명의 바람직한 다른 양태(樣態)는,
폴리머 박막 상부에 제 1 구리층 및 상기 폴리머 박막 하부에 제 2 구리층을 형성하는 단계와;
상기 제 1 구리층 및 상기 폴리머 박막의 일부를 제거하여, 상기 제 2 구리층이 노출된 캐비티(Cavity)를 형성하는 단계와;
상기 제 1 구리층과 제 2 구리층의 양측을 제거하여 상기 폴리머 박막을 노출시키는 단계와;
상기 캐비티 내부에 노출된 제 2 구리층에, 상부에 전극패드들이 형성된 능동 소자 칩을 본딩하는 단계와;
상기 능동 소자 칩과 상기 제 1 구리층을 감싸며, 제 2 구리층 상부에 폴리머를 라미네이트하는 단계와;
상기 라미네이트된 폴리머 상부에 제 3 구리층을 형성하고, 상기 능동 소자 칩의 전극패드들을 노출시키는 비아(Via) 및 상기 제 1 내지 제 3 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 비아를 형성하는 단계와;
상기 비아들 내부에 도전성 물질을 충진하는 단계와;
상기 제 3 구리층을 패터닝하는 단계로 구성된 능동 소자 칩 내장형 기판의 제조 방법이 제공된다.
본 발명의 바람직한 또 다른 양태(樣態)는,
폴리머 박막 상부에 제 1 구리층 및 상기 폴리머 박막 하부에 제 2 구리층이 형성되어 있고;
상기 제 1 구리층 및 상기 폴리머 박막의 일부가 제거되어, 상기 제 2 구리층이 노출된 캐비티(Cavity)가 형성되어 있고;
상기 제 1 구리층과 제 2 구리층의 양측이 제거되어 상기 폴리머 박막이 노출되어 있고;
상기 캐비티 내부에 노출된 제 2 구리층에, 상부에 전극패드들이 형성된 능동 소자 칩이 본딩되어 있고;
상기 능동 소자 칩과 상기 제 1 구리층을 감싸며, 상기 제 2 구리층 상부에 폴리머가 라미네이트되어 있고;
상기 라미네이트된 폴리머 상부에 제 3 구리층이 형성되어 있고;
상기 능동 소자 칩의 전극패드들을 노출시키는 비아(Via)와 상기 제 1 내지 제 3 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 비아가 형성되어 있고;
상기 비아들 내부에 도전성 물질이 충진되어 있고;
상기 제 3 구리층이 패터닝되어 구성된 것을 특징으로 하는 능동 소자 칩 내장형 기판이 제공된다.
본 발명의 능동 소자 칩 내장형 기판은 폴리머 라이네이트 공정에서 칩의 깨짐등의 손상을 방지할 수 있게 되어, 능동 소자 칩의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명의 능동 소자 칩 내장형 기판은 능동 소자 칩의 주위에 구리층 패턴이 남아 있게 되어, 능동 소자 칩 동작시에 발생되는 열을 구리층 패턴 및 비아를 통하여 효율적으로 방출시킬 수 있으므로, 기판의 휘어짐 및 기판의 크랙을 방지할 수 있는 효과가 있다.
더불어, 본 발명은 능동 소자 칩을 기판내 내장시킴으로써, 더욱더 얇은 패키징제품을 구현할 수 있는 효과가 있다.
또, 본 발명은 구리층에 적층 압력이 제일 먼저 인가되고, 능동 소자 칩에는 구리층에 인가되는 압력보다 상대적으로 적은 압력이 인가되도록 기판을 제조함으로써, 능동 소자 칩의 손상을 방지할 수 있는 효과가 있다.
게다가, 본 발명은 능동 소자 칩 하부에 구리층이 존재함으로, 칩에서 발생된 열을 효율적으로 방출시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 1a 내지 1h는 본 발명에 따른 능동 소자 칩 내장형 기판 제조 방법을 설명하기 위한 개략적인 단면도로서, 먼저, 폴리머 박막(100) 상부에 제 1 구리층(110) 및 상기 폴리머 박막(100) 하부에 제 2 구리층(120)을 형성한다.(도 1a)
이런, 도 1a의 공정으로 형성된 소재는 양면에 구리층이 형성된 CCL(Copper clad lanminate) 소재가 된다.
그 후, 상기 제 1 구리층(110) 및 상기 폴리머 박막(100)의 일부를 제거하여, 상기 제 2 구리층(120)이 노출된 캐비티(Cavity)(130)를 형성한다.(도 1b)
이어서, 상기 제 1 구리층(110)과 제 2 구리층(120)의 양측을 제거하여 상기 폴리머 박막(100)을 노출시킨다.(도 1c)
본 발명은 전술된 도 1b와 도 1c의 공정 순서가 바뀌어도 된다.
계속하여, 상기 캐비티(130) 내부에 노출된 제 2 구리층(120)에, 상부에 전극패드들이 형성된 능동 소자 칩(200)을 본딩한다.(도 1d)
이때, 상기 캐비티(130) 내부에 노출된 제 2 구리층(120)에 본딩된 능동 소자 칩(200)의 상부면(201)은 상기 제 1 구리층(110) 상부면(111)과 동일한 위치에 있거나 또는 낮은 위치에 있는 것이 바람직하다.
즉, 후술되는 폴리머(150)의 라이네이트 공정에서 칩의 깨짐등의 손상을 방지할 수 있게 된다.
그리고, 상기 능동 소자 칩(200)은 에폭시 페이스 또는 다이 어태치 필름을 이용하여 상기 제 2 구리층(120)에 본딩한다.
연이어, 상기 능동 소자 칩(200), 상기 제 1 구리층(110)과 상기 제 2 구리층(120)을 감싸며 폴리머(150)를 라미네이트한다.(도 1e)
그 다음, 상기 라미네이트된 폴리머(150) 상부에 제 3 구리층(170)을 형성하고, 상기 라미네이트된 폴리머(150) 하부에 제 4 구리층(180)을 형성한다.(도 1f)
여기서, 상기 제 3 구리층(170)과 제 4 구리층(180)은 미리 형성된 동박으로 상기 라미네이트된 폴리머(150) 상부에 접합하는 것이 바람직하다.
이어, 상기 능동 소자 칩(200)의 전극패드들을 노출시키는 제 1 비아(Via)(250), 상기 제 2 구리층을 노출시키는 제 2 비아(Via)(251)와 상기 제 1 내지 제 4 구리층(110,120,170,180), 폴리머 박막(100)과 라미네이트된 폴리머(150)를 관통하는 제 3 비아(252)를 형성한다.(도 1g)
이때, 상기 제 1 내지 3 비아(250,251,252)는 레이저로 신속히 가공하는 것이 바람직하다.
상기 레이저는 탄산가스(CO2) 레이저 또는 자외선 레이저이다.
그 후, 상기 제 1 내지 제 3 비아(250,251,252) 내부에 도전성 물질(300)을 충진한다.(도 1h)
상기 도전성 물질(300)은 구리, 니켈과 같은 금속으로 도금 공정을 수행하여 형성한다.
다른 방법으로, 상기 도전성 물질(300)은 전도성 페이스트를 상기 제 1 내지 제 3 비아(250,251,252) 내부에 도포하여 충진하여 형성한다.
연이어, 상기 제 3 구리층(170)을 패터닝한다.(도 1i)
따라서, 본 발명의 능동 소자 칩 내장형 기판은 폴리머 라이네이트 공정에서 칩의 깨짐 등의 손상을 방지할 수 있게 되어, 능동 소자 칩의 신뢰성을 향상시키는 장점이 있다.
도 2는 본 발명에 따라 제조된 능동 소자 칩 내장형 기판의 개략적인 단면도 로서, 본 발명의 능동 소자 칩 내장형 기판은 폴리머 박막(100) 상부에 제 1 구리층(110) 및 상기 폴리머 박막(100) 하부에 제 2 구리층(120)이 형성되어 있고; 상기 제 1 구리층(110) 및 상기 폴리머 박막(100)의 일부가 제거되어, 상기 제 2 구리층(120)이 노출된 캐비티(Cavity)(130)가 형성되어 있고; 상기 제 1 구리층(110)과 제 2 구리층(120)의 양측이 제거되어 상기 폴리머 박막(100)이 노출되어 있고; 상기 캐비티(130) 내부에 노출된 제 2 구리층(120)에, 상부에 전극패드들이 형성된 능동 소자 칩(200)이 본딩되어 있고; 상기 능동 소자 칩(200), 상기 제 1 구리층(110)과 상기 제 2 구리층(120)을 감싸며 폴리머(150)가 라미네이트되어 있고; 상기 라미네이트된 폴리머(150) 상부에 제 3 구리층(170)이 형성되어 있고, 상기 라미네이트된 폴리머(150) 하부에 제 4 구리층(180)이 형성되어 있고; 상기 능동 소자 칩(200)의 전극패드들을 노출시키는 제 1 비아(Via)(250), 상기 제 2 구리층을 노출시키는 제 2 비아(Via)(251)와 상기 제 1 내지 제 4 구리층(110,120,170,180), 폴리머 박막(100)과 라미네이트된 폴리머(150)를 관통하는 제 3 비아(252)가 형성되어 있고; 상기 제 1 내지 제 3 비아(250,251,252) 내부에 도전성 물질(300)이 충진되어 있고; 상기 제 3 구리층(170)이 패터닝되어 구성된다.
그러므로, 본 발명의 능동 소자 칩 내장형 기판은 능동 소자 칩의 주위에 제 1 구리층 패턴이 남아 있게 되어, 능동 소자 칩 동작시에 발생되는 열을 제 1 내지 4 구리층 패턴 및 제 2와 3 비아를 통하여 효율적으로 방출시킬 수 있으므로, 기판의 휘어짐 및 기판의 크랙을 방지할 수 있게 된다.
즉, 본 발명의 능동 소자 칩 내장형 기판에 있는 제 2와 3 비아는 능동 소자 칩에서 발생된 열을 방출시킬 수 있는 열패스(Thermal pass) 역할을 수행하는 것이다.
결국, 본 발명은 능동 소자 칩을 기판내 내장시킴으로써, 더욱더 얇은 패키징제품을 구현할 수 있는 것이다.
도 3은 도 2의 A의 확대도로서, 제 1 구리층(110) 및 상기 폴리머 박막(100)의 일부가 제거되어, 상기 제 2 구리층(120)이 노출된 캐비티(Cavity)(130) 내에는 능동 소자 칩(200)이 위치된다.
상기 능동 소자 칩(200)은 상기 캐비티(130)에 노출된 제 2 구리층(120)에 본딩된다.
이때, 상기 능동 소자 칩(200)의 상부면(201)은 제 1 구리층(110)의 상부면(111) 동일한 위치에 있거나 또는 낮은 위치에 있도록 설계하는 것이 바람직하다.
그리고, 상기 능동 소자 칩(200), 상기 제 1 구리층(110)과 상기 제 2 구리층(120)을 감싸도록 폴리머(150)는 라미네이트되어 있다.
그러므로, 상기 능동 소자 칩(200), 상기 제 1 구리층(110)과 상기 제 2 구리층(120)을 감싸며 라미네이트되어 있는 폴리머(150)의 두께가 'h1'인 경우, 폴리머(150)의 두께 'h1'는 상기 제 1 구리층(110)에서 제 3 구리층(170)까지의 거리 'h2' 및 상기 능동 소자 칩(200) 상부면에서 상기 제 3 구리층(170)까지의 거리 'h3'보다 크게 된다.
결국, h1은 처음 적층 공정에서 사용하였던 폴리머의 두께이지만, 남아있는 제 1 구리층(110)의 패턴에 의해, 상기 제 1 구리층(110)에서 제 3 구리층(170)까지의 거리는 h2가 되고, 능동 소자 칩(200) 상부면에서 상기 제 3 구리층(170)까지의 거리가 h3가 되어 폴리머의 두께는 감소하게 된다.
이때, 상기 능동 소자 칩(200) 상부면은 전극 패드(미도시)의 높이를 포함한 것으로, 전극 패드 영역이 상기 능동 소자 칩(200)에 돌출되어 있는 경우, 상기 능동 소자 칩(200) 상부면이란, 상기 전극 패드 영역 상부면이 된다.
여기서, 본 발명에 따른 능동 소자 칩 내장형 기판의 제조 방법에서 적층 공정시 인가되는 압력의 크기는 h3＞h2＞h1가 되는데, 제 1 구리층(110)에 적층 압력이 제일 먼저 인가됨으로, 능동 소자 칩에는 상기 제 1 구리층(110)에 인가되는 압력보다 상대적으로 적은 압력이 인가되어 능동 소자 칩의 손상을 방지할 수 있게 되는 것이다.
그러므로, 본 발명에 따른 능동 소자 칩 내장형 기판은 h1＞h2≥h3으로 설계하는 것이 바람직하다.
그리고, 상기 제 1 구리층(110) 패턴은 능동 소자 칩 내장형 기판의 제조 공정시 인가된 압력을 분사시키는 완충역할을 수행한다.
또한, 본 발명은 능동 소자 칩 주위의 구리층은 칩과 폴리머의 열팽창 계수 차이를 완충시키는 역할을 수행한다.
즉, 능동 소자 칩이 주로 실리콘으로 제조된 경우, 실리콘의 열팽창 계수는 2~4ppm/C이며, 구리의 열팽창 계수는 17ppm/C이고, 폴리머의 열팽창 계수는 20ppm/C이상 이므로, 구리층이 열팽창 계수의 차이를 완충시켜 고온에서 신뢰성을 향상시킬 수 있게 되는 것이다.
더불어, 본 발명은 능동 소자 칩 하부에 구리층이 존재함으로, 칩에서 발생된 열을 효율적으로 방출시킬 수 있는 장점이 있다.
도 4는 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판의 제조 방법을 설명하기 위한 개략적인 단면도로서, 전술된 1d의 공정 후에, 도 4와 같이, 능동 소자 칩(200)과 상기 제 1 구리층(110)를 감싸며, 제 2 구리층(120) 상부에 폴리머(150)를 라미네이트한다.
그 다음, 상기 라미네이트된 폴리머(150) 상부에 제 3 구리층을 형성하고, 상기 능동 소자 칩(200)의 전극패드들을 노출시키는 비아(Via) 및 상기 제 1 내지 제 3 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 비아를 형성한다.
그 후, 상기 비아들 내부에 도전성 물질을 충진하고, 상기 제 3 구리층을 패터닝하여, 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판을 제조한다.
도 5는 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판의 개략적인 단면도로서, 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판은 폴리머 박막(100) 상부에 제 1 구리층(110) 및 상기 폴리머 박막(100) 하부에 제 2 구리 층(120)이 형성되어 있고; 상기 제 1 구리층(110) 및 상기 폴리머 박막(100)의 일부가 제거되어, 상기 제 2 구리층(120)이 노출된 캐비티(Cavity)(130)가 형성되어 있고; 상기 제 1 구리층(110)과 제 2 구리층(120)의 양측이 제거되어 상기 폴리머 박막(100)이 노출되어 있고; 상기 캐비티(130) 내부에 노출된 제 2 구리층(120)에, 상부에 전극패드들이 형성된 능동 소자 칩(200)이 본딩되어 있고; 상기 능동 소자 칩(200)과 상기 제 1 구리층(110)을 감싸며, 상기 제 2 구리층(120) 상부에 폴리머(150)가 라미네이트되어 있고; 상기 라미네이트된 폴리머(150) 상부에 제 3 구리층(170)이 형성되어 있고; 상기 능동 소자 칩(200)의 전극패드들을 노출시키는 비아(Via)(254)와 상기 제 1 내지 제 3 구리층(110,120,170), 폴리머 박막(100)과 라미네이트된 폴리머(150)를 관통하는 비아(255)가 형성되어 있고; 상기 비아들(254,255) 내부에 도전성 물질(300)이 충진되어 있고; 상기 제 3 구리층(170)이 패터닝되어 구성된다.
여기서, 도 5의 기판에 구성요소가 더 부가되면 도 2의 기판이 구현된다.
이를 도 2를 참조하여 설명한다.
즉, 도 5의 기판이 상기 폴리머(150)는 제 2 구리층(120) 하부를 더 감싸고 있고, 상기 폴리머(150) 하부에 제 4 구리층(180)이 더 형성되어 있고, 상기 제 2 구리층을 노출시키고 도전성 물질이 충진된 비아가 더 형성되어 있으면, 도 2의 기판이 된다.
이러한, 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판은 칩의 하부에 있는 구리층이 노출되어 있으므로, 도 2의 기판보다 열방출 효율을 향상시킬 수 있고, 더 얇은 기판을 구현할 수 있게 된다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1a 내지 1h는 본 발명에 따른 능동 소자 칩 내장형 기판 제조 방법을 설명하기 위한 개략적인 단면도
도 2는 본 발명에 따라 제조된 능동 소자 칩 내장형 기판의 개략적인 단면도
도 3은 도 2의 A의 확대도
도 4는 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판의 제조 방법을 설명하기 위한 개략적인 단면도
도 5는 본 발명의 다른 실시예에 따른 능동 소자 칩 내장형 기판의 개략적인 단면도

Claims (8)

  1. 폴리머 박막 상부에 제 1 구리층 및 상기 폴리머 박막 하부에 제 2 구리층을 형성하는 단계와;
    상기 제 1 구리층 및 상기 폴리머 박막의 일부를 제거하여, 상기 제 2 구리층이 노출된 캐비티(Cavity)를 형성하는 단계와;
    상기 제 1 구리층과 제 2 구리층의 양측을 제거하여 상기 폴리머 박막을 노출시키는 단계와;
    상기 캐비티 내부에 노출된 제 2 구리층에, 상부에 전극패드들이 형성된 능동 소자 칩을 본딩하는 단계와;
    상기 능동 소자 칩, 상기 제 1 구리층과 상기 제 2 구리층을 감싸며 폴리머를 라미네이트하는 단계와;
    상기 라미네이트된 폴리머 상부에 제 3 구리층을 형성하고, 상기 라미네이트된 폴리머 하부에 제 4 구리층을 형성하는 단계와;
    상기 능동 소자 칩의 전극패드들을 노출시키는 제 1 비아(Via), 상기 제 2 구리층을 노출시키는 제 2 비아(Via)와 상기 제 1 내지 제 4 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 제 3 비아를 형성하는 단계와;
    상기 제 1 내지 제 3 비아 내부에 도전성 물질을 충진하는 단계와;
    상기 제 3 구리층을 패터닝하는 단계로 구성된 능동 소자 칩 내장형 기판의 제조 방법.
  2. 폴리머 박막 상부에 제 1 구리층 및 상기 폴리머 박막 하부에 제 2 구리층을 형성하는 단계와;
    상기 제 1 구리층 및 상기 폴리머 박막의 일부를 제거하여, 상기 제 2 구리층이 노출된 캐비티(Cavity)를 형성하는 단계와;
    상기 제 1 구리층과 제 2 구리층의 양측을 제거하여 상기 폴리머 박막을 노출시키는 단계와;
    상기 캐비티 내부에 노출된 제 2 구리층에, 상부에 전극패드들이 형성된 능동 소자 칩을 본딩하는 단계와;
    상기 능동 소자 칩과 상기 제 1 구리층을 감싸며, 제 2 구리층 상부에 폴리머를 라미네이트하는 단계와;
    상기 라미네이트된 폴리머 상부에 제 3 구리층을 형성하고, 상기 능동 소자 칩의 전극패드들을 노출시키는 비아(Via) 및 상기 제 1 내지 제 3 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 비아를 형성하는 단계와;
    상기 비아들 내부에 도전성 물질을 충진하는 단계와;
    상기 제 3 구리층을 패터닝하는 단계로 구성된 능동 소자 칩 내장형 기판의 제조 방법.
  3. 청구항 1 또는 2에 있어서,
    상기 캐비티 내부에 노출된 제 2 구리층에 본딩된 능동 소자 칩의 상부면은,
    상기 제 1 구리층 상부면과 동일한 위치에 있거나, 또는 낮은 위치에 있는 것을 특징으로 하는 능동 소자 칩 내장형 기판의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제 3 구리층과 제 4 구리층은,
    미리 형성된 동박으로 상기 라미네이트된 폴리머 상부에 접합하여 형성하는 것을 특징으로 하는 능동 소자 칩 내장형 기판의 제조 방법.
  5. 청구항 1 또는 2에 있어서,
    상기 비아는,
    탄산가스(CO2) 레이저 또는 자외선 레이저로 가공하는 것을 특징으로 하는 능동 소자 칩 내장형 기판의 제조 방법.
  6. 청구항 1 또는 2에 있어서,
    상기 도전성 물질은 금속으로 도금 공정을 수행하여 형성하거나,
    또는, 전도성 페이스트를 도포하여 형성하는 것을 특징으로 하는 능동 소자 칩 내장형 기판의 제조 방법.
  7. 폴리머 박막 상부에 제 1 구리층 및 상기 폴리머 박막 하부에 제 2 구리층이 형성되어 있고;
    상기 제 1 구리층 및 상기 폴리머 박막의 일부가 제거되어, 상기 제 2 구리층이 노출된 캐비티(Cavity)가 형성되어 있고;
    상기 제 1 구리층과 제 2 구리층의 양측이 제거되어 상기 폴리머 박막이 노출되어 있고;
    상기 캐비티 내부에 노출된 제 2 구리층에, 상부에 전극패드들이 형성된 능동 소자 칩이 본딩되어 있고;
    상기 능동 소자 칩과 상기 제 1 구리층을 감싸며, 상기 제 2 구리층 상부에 폴리머가 라미네이트되어 있고;
    상기 라미네이트된 폴리머 상부에 제 3 구리층이 형성되어 있고;
    상기 능동 소자 칩의 전극패드들을 노출시키는 비아(Via)와 상기 제 1 내지 제 3 구리층, 폴리머 박막과 라미네이트된 폴리머를 관통하는 비아가 형성되어 있고;
    상기 비아들 내부에 도전성 물질이 충진되어 있고;
    상기 제 3 구리층이 패터닝되어 구성된 것을 특징으로 하는 능동 소자 칩 내장형 기판.
  8. 청구항 7에 있어서,
    상기 폴리머는 제 2 구리층 하부를 더 감싸고 있고,
    상기 폴리머 하부에 제 4 구리층이 더 형성되어 있고,
    상기 제 2 구리층을 노출시키고 도전성 물질이 충진된 비아가 더 형성되어 있는 것을 특징으로 하는 능동 소자 칩 내장형 기판.
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