KR20090103766A - 반도체 장치, 전기 광학 장치 및 전자 기기 - Google Patents

반도체 장치, 전기 광학 장치 및 전자 기기

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KR20090103766A
KR20090103766A KR1020090025320A KR20090025320A KR20090103766A KR 20090103766 A KR20090103766 A KR 20090103766A KR 1020090025320 A KR1020090025320 A KR 1020090025320A KR 20090025320 A KR20090025320 A KR 20090025320A KR 20090103766 A KR20090103766 A KR 20090103766A
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wiring layer
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film
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미쯔또시 미야사까
아쯔시 미야자끼
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세이코 엡슨 가부시키가이샤
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Abstract

수지층 등의 플렉시블한 층 위에 형성된 경우에도 신뢰성이 우수한 반도체 장치의 구성을 제공한다. 본 발명에 따른 수지층(S) 위에 형성된 반도체 장치는, 복수의 하부 게이트형 박막 트랜지스터를 포함하고 상기 반도체 장치는 상기 하부 게이트형 박막 트랜지스터를 구성하는 반도체층(17)과, 제1 배선(GL1, GL2)과, 제2 배선(SL)과, 제1 절연층(15)과, 게이트 절연막(19)을 적어도 갖고, 상기 반도체층과 상기 제1 배선과 제2 배선의 하부에는 상기 제1 절연층과 상기 게이트 절연막이 존재하고, 상기 반도체층과 상기 제1 배선과 제2 배선이 형성되어 있지 않은 개소에서는, 상기 제1 절연층과 상기 게이트 절연막의 일부가 제거되어 있다. 상기 제1 절연층과 상기 게이트 절연막의 일부를 제거하였으므로, 반도체 장치에, 기계적, 또는 열적인 응력이 가해진 경우에도, 그 응력이 완화되어, 제1 절연층 등에서의 크랙의 발생을 저감할 수 있다.

Description

반도체 장치, 전기 광학 장치 및 전자 기기 {SEMICONDUCTOR DEVICE, ELECTROOPTICAL APPARATUS, AND ELECTRONIC SYSTEM}
본 발명은 반도체 장치, 특히, 플렉시블 기판 위에 형성되는 반도체 장치에 관한 것이다.
최근, 액정 장치 등의 전기 광학 장치의 개발에서, 장치의 소형화나 경량화에 추가하여, 가요성이나 내충격성을 도모할 수 있기 때문에 플렉시블 기판의 채용이 검토되고 있다.
예를 들면, 하기 특허 문헌 1에는, 금속박을 기판에 이용한 플렉시블 TFT 디스플레이의 제조 기술이 개시되어 있다. 또한, 하기 특허 문헌 2에는, 전사 기술을 이용한 전기 광학 장치의 제조 방법 및 그 방법의 플렉시블 표시 장치에의 응용 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 2004-109975호 공보
[특허 문헌 2] 일본 특허 공개 2006-245091호 공보
본 발명자들은, 수지층 등으로 구성되는 플렉시블 기판을 이용한 전기 광학 장치에 따른 연구ㆍ개발을 행하고 있고, 장치 특성의 향상을 검토하고 있다.
예를 들면, 상기 전기 광학 장치에 이용되는 액티브 매트릭스 기판(어레이 기판)은, 박막 트랜지스터(TFT: thin film transistor)와 화소 전극을 갖는 화소가 어레이 형상으로 배치되어 있고, 이들 박막 트랜지스터나 화소 전극은, 글래스 기판 위에 기초 절연막으로서 산화 실리콘막이나 질화 실리콘막 등의 무기계의 절연막을 전체면에 형성한 후, 각종 막을 적층함으로써 형성된다.
그러나, 플렉시블 기판 전체면에 형성된 기초 절연막 위에, 박막 트랜지스터나 화소 전극을 형성한 구성이면, 기계적, 또는 열적인 응력이 가해졌을 때에, 플렉시블 기판과 기초 절연막의 가요성의 차이로부터, 기초 절연막 및 그 상부의 박막 트랜지스터에 크랙이 생겨, 장치 특성을 열화시키게 될 우려가 있었다.
따라서, 본 발명에 따른 구체적 양태는, 수지층 등의 플렉시블한 층 위에 형성된 경우에도 신뢰성이 우수한 반도체 장치의 구성을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 수지층 위에 형성된 반도체 장치로서, 상기 반도체 장치는 복수의 하부 게이트형 박막 트랜지스터를 포함하고 상기 반도체 장치는 상기 하부 게이트형 박막 트랜지스터를 구성하는 반도체층과, 제1 배선과, 제2 배선과, 제1 절연층과, 게이트 절연막을 적어도 갖고, 상기 반도체층과 상기 제1 배선과 제2 배선의 하부에는 상기 제1 절연층과 상기 게이트 절연막이 존재하고, 상기 반도체층과 상기 제1 배선과 제2 배선이 형성되어 있지 않은 개소에서는, 상기 제1 절연층과 상기 게이트 절연막의 일부가 제거되어 있는 것을 특징으로 한다.
이러한 구성에 따르면, 제1 절연층 및 게이트 절연막을 전체면이 아니라, 상기 반도체층과 상기 제1 배선과 제2 배선의 하부에 형성하고, 이들이 형성되어 있지 않은 개소에서는, 상기 제1 절연층과 상기 게이트 절연막의 일부를 제거하였으므로, 반도체 장치에, 기계적, 또는 열적인 응력이 가해진 경우에도, 그 응력이 완화되어, 제1 절연층 등에서의 크랙의 발생을 저감할 수 있다. 따라서, 그 상부에 형성되는 박막 트랜지스터의 특성(신뢰성)을 향상시킬 수 있다.
본 발명에 따른 반도체 장치는, 수지층 위에 형성된 반도체 장치로서, 상기 반도체 장치는 배선의 일부를 구성하는 제1 배선층과 제2 배선층과, 제1 절연층과 게이트 절연막을 적어도 갖고, 상기 제1 배선층은 상기 제1 절연층 위에 형성되어 있고, 상기 제2 배선층은 상기 게이트 절연막 위에 형성되어 있고, 상기 게이트 절연막은 상기 제1 배선층과 상기 제2 배선층 사이에 위치하고, 상기 제2 배선층에서는 다른 배선과의 교차부를 갖지 않고, 상기 제2 배선층은, 상기 게이트 절연막의 일부를 제거하여 상기 제1 배선층과 접속되어 있는 것을 특징으로 한다.
이러한 구성에 따르면, 배선의 일부를 제1 배선층과 제2 배선층으로 분할(다층화)하였으므로, 제1 배선층 아래에 제1 절연층을 분할하여 배치할 수 있다. 따라서, 반도체 장치에, 기계적, 또는 열적인 응력이 가해진 경우에도, 기초 절연막에서의 크랙의 발생을 저감할 수 있다. 그 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기 반도체 장치에서는, 복수의 상기 제1 배선층으로 구성되는 제1 배선층군과, 복수의 상기 제2 배선층으로 구성되는 제2 배선층군을 갖고, 상기 제1 절연층은 서로가 섬 형상으로 분리되어 수지층 위에 형성되어 있고, 상기 제1 배선층군을 구성하는 각 제1 배선층은 서로가 섬 형상으로 분리되어 있고, 그 섬 형상의 제1 배선층이 그 섬 형상의 제1 절연층 위에 형성되어 있어도 된다. 또한, 제1 배선층군은, 복수의 제1 배선층을 의미한다. 제2 배선군 및 반도체층군에 대해서도 마찬가지이다.
이러한 구성에 따르면, 제1 절연층을 섬 형상으로 분리하고, 그 상부에 제1 배선층을 형성하였으므로, 반도체 장치에, 기계적, 또는 열적인 응력이 가해진 경우에도, 제1 절연층에서의 크랙의 발생을 저감할 수 있다. 그 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기 게이트 절연막은 서로가 섬 형상으로 분리되어, 상기 제1 배선층군과 상기 제2 배선층군의 층간에 배치되고, 상기 제2 배선층군을 구성하는 각 제2 배선층은 서로 섬 형상으로 분리되어 있고, 그 섬 형상의 제2 배선층은 그 섬 형상의 게이트 절연막 위에 형성되어 있다. 이와 같이, 게이트 절연막도 서로가 섬 형상으로 분리되어 배치됨으로써, 반도체 장치에 가해지는 응력을 더욱 저감할 수 있다.
상기 배선은 다른 배선과 교차하지 않는 개소에서, 상기 제1 배선층과 제2 배선층을 연결하고 있다. 이와 같이, 다른 배선과 교차하지 않는 개소에서, 다층화(제1 배선층과 제2 배선층을 접속)함으로써, 제1 절연층을 더욱 미세하게 분리할 수 있다.
본 발명에 따른 반도체 장치는, 수지층 위에 형성된 반도체 장치로서, 상기 반도체 장치는 복수의 하부 게이트형 박막 트랜지스터와 배선을 포함하고, 상기 반도체 장치는 상기 하부 게이트형 박막 트랜지스터를 구성하는 반도체층군과, 상기 배선을 구성하는 제1 배선층군과 제2 배선층군과, 제1 절연층과 게이트 절연막을 적어도 갖고, 상기 제1 절연층은 서로가 섬 형상으로 분리되어 수지층 위에 형성되어 있고, 상기 반도체층군 및 제1 배선층군을 구성하는 각 반도체층 및 각 제1 배선층은, 상기 섬 형상의 제1 절연층 위에 형성되어 있다.
이러한 구성에 따르면, 제1 절연층을 전체면이 아니라, 각 반도체층 및 각 제1 배선층마다 분할하였으므로, 제1 절연층에의 크랙의 발생을 저감할 수 있고, 그 상부에 형성되는 박막 트랜지스터의 특성을 향상시킬 수 있다.
상기 게이트 절연막은 서로가 섬 형상으로 분리되어 있고, 상기 제1 배선층군 및 제2 배선층군을 구성하는 제1 배선층 및 제2 배선층의 층간에 배치되어 있다. 또한, 상기 제2 배선층군을 구성하는 각 제2 배선층은, 상기 섬 형상의 게이트 절연막 위에 형성되어 있다. 이와 같이, 게이트 절연막도 서로가 섬 형상으로 분리되어 배치됨으로써, 박막 트랜지스터에 가해지는 응력을 더욱 저감할 수 있다.
상기 배선은 다른 배선과의 교차하지 않는 개소에서, 상기 제1 배선층과 제2 배선층을 연결하고 있다. 이와 같이, 다른 배선과 교차하지 않는 개소에서, 다층화(제1 배선층과 제2 배선층을 접속)함으로써, 제1 절연층을 더욱 미세하게 분리할 수 있다.
예를 들면, 상기 제1 절연층과 상기 게이트 절연막은 서로 다른 재질로 이루어진다. 예를 들면, 상기 제1 절연층이 산화 규소막으로 이루어지고, 상기 게이트 절연막이 질화 규소막으로 이루어진다.
본 발명에 따른 전기 광학 장치는, 상기 반도체 장치를 갖는다. 이러한 구성에 따르면, 전기 광학 장치의 특성을 향상시킬 수 있다.
본 발명에 따른 전자 기기는, 상기 반도체 장치 또는 전기 광학 장치를 갖는다. 이러한 구성에 따르면, 전자 기기의 특성을 향상시킬 수 있다.
도 1은 실시 형태 1의 어레이 기판의 구성을 도시하는 회로도.
도 2는 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 단면도.
도 3은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 평면도.
도 4는 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 단면도.
도 5는 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 평면도.
도 6은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 단면도.
도 7은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 평면도.
도 8은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 단면도.
도 9는 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 평면도.
도 10은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 단면도.
도 11은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 평면도.
도 12는 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 단면도.
도 13은 실시 형태 1의 어레이 기판의 제조 방법을 나타내는 평면도.
도 14는 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 15는 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 16은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 17은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 18은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 19는 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 20은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 21은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 22는 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 23은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 24는 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 25는 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 26은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 27은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 단면도.
도 28은 실시 형태 2의 어레이 기판의 제조 방법을 나타내는 평면도.
도 29는 전자 기기의 일례인 전자 페이퍼를 도시하는 사시도.
도 30은 전자 기기의 일례인 휴대 전화기를 도시하는 사시도.
도 31은 전자 기기의 일례인 휴대형 정보 처리 장치를 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1a: 표시부
13: 박리층
15: 기초 절연막
17: 반도체막
18: 제1 전극
19: 게이트 절연막
20: 에칭 스토퍼막
22: 불순물 도프 반도체막
1000: 전자 페이퍼
1001: 본체
1002: 표시 유닛
1100: 휴대 전화기
1101: 표시부
1200: 휴대형 정보 처리 장치
1201: 입력부
1202: 본체부
1203: 표시부
C1: 컨택트 홀
Ca: 적층막
GL1: 제1 게이트선
GL2: 제2 게이트선
M1a, M1b: 배선
PE: 화소 전극
S: 기판
S40: 전기 영동 시트
SL1: 제1 소스선
SL2: 제2 소스선
이하, 본 발명의 실시 형태를 도면을 참조하면서 상세하게 설명한다. 또한, 동일한 기능을 갖는 것에는 동일 혹은 관련된 부호를 붙이고, 그 반복 설명을 생략한다. 또한, 이하에서는 플렉시블 기판 위의 반도체 장치로서 전사법을 이용한 제조 방법을 예로 들어 본 발명을 설명하지만, 플라스틱 기판이나 얇은 금속 기판 등의 플렉시블 기판에 반도체 장치를 직접 형성하는 제조 방법에도 본 발명은 적응 가능하다.
<실시 형태 1>
[어레이 기판의 구성]
도 1은, 본 실시 형태의 어레이 기판의 구성을 도시하는 회로도이다. 도 1에 도시한 바와 같이, 어레이 기판은, 표시부(표시 영역)(1a) 내에 반도체 장치의 배선을 이루는 x방향으로 배치된 복수의 게이트선 GL과, 반도체 장치의 다른 배선을 이루는 y방향으로 배치된 복수의 소스선(배선) SL과, x방향으로 배치된 복수의 게이트선(배선) GL을 갖는다. 또한, 각 화소는, 소스선 SL과 게이트선 GL의 교점에, 매트릭스 형상으로 복수 배치된다. 이 화소는, 화소 전극 PE 및 박막 트랜지스터를 갖고 있다. 예를 들면, 소스선 SL은, X드라이버에 의해 구동되고, 또한, 게이트선 GL은, Y드라이버에 의해 구동된다.
여기에서, 본 실시 형태의 어레이 기판의 특징은, 후에 상세하게 설명하는 바와 같이, 하부 게이트형 박막 트랜지스터를 구성하는 반도체층과, 제1 배선(제1 게이트선 GL1 및 제2 게이트선 GL2)과, 제2 배선(소스선 SL)과, 제1 절연층(기초 절연막)과, 게이트 절연막을 적어도 갖고, 상기 반도체층과 상기 제1 배선과 제2 배선의 하부에는 상기 제1 절연층과 상기 게이트 절연막이 존재하고, 상기 반도체층과 상기 제1 배선과 제2 배선이 형성되어 있지 않은 개소에서는, 상기 제1 절연층과 상기 게이트 절연막의 일부가 제거되어 있다(도 9 참조).
또한, 후술하는 실시 형태 2의 특징은, 배선을 이루는 게이트선 GL이, 상이한 절연층에 교대로 배치된 제1 배선층(제1 게이트선 GL1) 및 제2 배선층(제2 게이트선 GL2)으로 이루어지고, 절연층은 기초 절연막으로서 기능하는 제1 절연층과 게이트 절연막을 적어도 갖고, 제1 배선층은 제1 절연층 위에 형성되는 한편으로 제2 배선층은 게이트 절연막 위에 형성되고, 게이트 절연막은 제1 배선층과 제2 배선층의 층간에 위치하여 양쪽 배선을 전기적으로 절연하고, 이 배선이 다른 배선과 교차하지 않는 부위에서도 제1 배선층과 제2 배선층이 교대로 연결되어 있다. 이 경우, 제2 배선층(제2 게이트선 GL2)은 제2 절연막의 일부를 제거하여 제1 배선층(제1 게이트선 GL1)과 접속되어 있다. 또한, 실시 형태 2에서는 다른 배선을 이루는 소스선 SL이, 상이한 절연층에 교대로 배치된 제1 배선층(제1 소스선 SL1) 및 제2 배선층(제2 소스선 SL2)으로 이루어지고, 절연층은 기초 절연막으로서 기능하는 제1 절연층과 게이트 절연막을 적어도 갖고, 제1 배선층은 제1 절연층 위에 형성되는 한편으로 제2 배선층은 게이트 절연막 위에 형성되고, 게이트 절연막은 제1 배선층과 제2 배선층의 층간에 위치하여 양쪽 배선을 전기적으로 절연하고, 이 배선이 다른 배선(예를 들면 게이트선 GL)과 교차하지 않는 부위에서도 제1 배선층과 제2 배선층이 교대로 연결되어 있다. 이 경우, 제2 배선층(제2 소스선 SL2)은 게이트 절연막의 일부를 제거하여 제1 배선층(제1 소스선 SL1)과 접속되어 있다.
제1 절연층으로 되는 기초 절연막(15)은 서로가 섬 형상으로 분리되어 있다. 제1 소스선 SL1이나 제1 게이트선 GL1과 같은 제1 배선층도 각각이 섬 형상으로 분리되고, 섬 형상의 제1 배선층은 섬 형상의 제1 절연층 위에 형성된다. 즉 제1 절연층은 섬 형상의 제1 배선이나 용량 전극(18)의 하부로만 분할되어 섬 형상으로 배치되고, 그 이외의 부위로부터는 부분적으로 제거된다. 또한, 게이트 절연막은 서로가 섬 형상으로 분리되어 있다. 제2 소스선 SL2나 제2 게이트선 GL2와 같은 제2 배선층도 각각이 섬 형상으로 분리되고, 섬 형상의 제2 배선층은 섬 형상의 게이트 절연막 위에 형성된다. 즉 게이트 절연막은 섬 형상의 제2 배선의 하부와 섬 형상의 반도체막의 상부로만 분할되어 배치되고, 그 이외의 부위로부터는 부분적으로 제거된다(도 23 참조).
이 기초 보호막(15)의 역할은, 1. 반도체막이나 금속막과 플렉시블 기판과의 밀착성을 개선하는 것. 2. TFT 제조 공정 중에 플라스틱 기판 내지는 금속 기판 등의 플렉시블 기판으로부터 반도체막으로의 불순물 확산 방지. 3. 기판이 금속인 경우에 절연성 확보(소자나 배선간의 전기적 분리). 4. 기판이 금속이나 반도체인 경우에 기판 용량(배선과 기판의 기생 용량)을 삭감하는 것의 4가지에 있다. 2.의 불순물 확산 방지도 4.의 기판 용량 삭감도 기초 절연막이 두꺼울수록 이들의 효과는 현저해진다. 또한, 1.의 밀착성 개선도 3.의 절연성 확보도 기초 절연막이 두꺼운 쪽이 그 확실성이 증가한다. 이와 같이 일반적으로 기초 절연막이 두꺼운 쪽이 박막 전자 디바이스에 있어서는 바람직하다. 이와 같이 일반적으로 기초 절연막이 두꺼운 쪽이 박막 전자 디바이스에 있어서는 바람직하다. 한편 층간 절연막(23)의 역할은 배선(예를 들면 게이트선 GL)과 다른 배선(예를 들면 소스선 SL)의 절연성을 취함과 함께 이들 배선간에 발생하는 기생 용량을 최소로 하는 것이다. 확실하게 절연성을 취하기 위해서도, 기생 용량을 최소로 하기 위해서도 층간 절연막은 두꺼운 쪽이 전자 디바이스에 있어서는 바람직하다. 이와 같이 기초 절연막도 층간 절연막도 두꺼운 쪽이 바람직한 것이다. 그러나 플렉시블 기판에 형성되는 플렉시블 전자 디바이스에서는 기초 절연막이나 층간 절연막이 두꺼우면, 전자 디바이스에 크랙이 들어가 깨지기 쉬워진다. 요컨대 플렉시블 전자 디바이스에서는 신뢰성의 관점으로부터 기초 절연막과 층간 절연막은 얇은 쪽이 바람직한 것이다. 이 모순을 해결하는 것이 본 발명이며, 본 발명은 필요한 부위에만 기초 절연막이나 층간 절연막을 형성하고, 실시 형태 2에서는 이들 절연막을 복수로 분할된 섬 형상으로 하는 것이다. 또한 본 발명에서는, 단일 배선이기 때문에 원리적으로 1개의 배선으로 구비되는 배선이어도, 긴 배선(예를 들면 액정 표시 장치나 전기 영동 표시 장치 등에서 이용되는 게이트 배선이나 소스 배선)은 서로 다른 절연층 위에 형성된 제1 배선층군과 제2 배선층군에서 연결되고, 제1 배선층군을 이루는 각 제1 배선은 섬 형상의 제1 절연층 위에 형성하고, 제2 배선층군을 이루는 각 제2 배선은 섬 형상의 제2 절연층 위에 형성한다. 이와 같이 함으로써 길고 큰 절연막의 섬을 없애, 각 섬은 비교적 작게 다수로 분할된다. 그 결과, 플렉시블 전자 디바이스에 열적 내지는 기계적 응력이 가해진 경우에도, 응력은 섬 형상의 절연막 사이에서 분산되어, 취약한 무기물(산화 규소막이나 질화 규소막)로 이루어지는 기초 절연막이나 층간 절연막이 갈라지는 것을 저감하는 것이다. 이와 같이 하여 본 발명의 전자 디바이스는 외적 응력에 대하여 갈라지기 어렵게 되어, 디바이스의 신뢰성이나 수명이 현저하게 개선되는 것이다. 게다가 본 발명에서는 섬 형상의 기초 절연막이나 층간 절연막을 200nm 내지 700nm로 충분히 두껍게 형성할 수 있다. 그 결과, 200℃ 내지 600℃와 같은 온도에서 제조되는 저온 공정 폴리실리콘 TFT(LTPS-TFT)를 박막 트랜지스터로서 이용하여도, LTPS-TFT 제조 도중에서 기판으로부터 반도체막으로의 불순물이 혼입되는 사태를 확실하게 방지하여, 우수한 전기 특성을 갖는 박막 트랜지스터를 형성할 수 있다. 또한, 반도체막이나 금속 배선의 밀착성도 좋고, 소자간의 절연성도 유지된다. 플렉시블 기판이 금속인 경우에는 반도체막의 하부와 금속 배선의 하부에는 두꺼운 기초 보호막이 형성되어 있으므로, 기판 용량은 충분히 삭감되고, 고속 동작하는 반도체 회로를 플렉시블 기판 위에 형성할 수 있는 것이다. 또한, 게이트 배선과 소스 배선과 같은 서로 다른 배선간의 단락 결함을 방지할 수 있고, 이들 배선간의 기생 용량도 작게 할 수 있으므로, 고속이고 오동작하지 않는 우량한 반도체 장치로 된다. 또한, 플렉시블 기판으로서는 플라스틱이나 금속, 섬유, 종이 등이 이용된다.
[어레이 기판의 제조 공정]
도 2∼도 13은, 본 실시 형태의 어레이 기판의 제조 방법을 나타내는 단면도 또는 평면도이다. 또한, 단면도는, 예를 들면, 도 9의 A-A부 및 B-B부에 대응한다. 이들 도면을 참조하면서, 본 실시 형태의 박막 트랜지스터의 제조 방법에 대하여 설명함과 함께, 그 구성을 명확히 한다.
도 2에 도시한 바와 같이, 플렉시블 기판인 기판(편의적으로 여기에서는 수지층이라고 부르지만, 물론 수지에 한정될 필요는 없으며, 금속이나 섬유, 종이 등도 포함됨) S의 전체면 위에, 기초 절연막(15)으로서 예를 들면, 산화 실리콘막(산화 규소막)을 CVD법에 의해 300∼500nm 정도 퇴적한다. 글래스 기판 위에 수지막을 형성하고, 그 수지막 위에 TFT를 제작하여 TFT 완성 후에 글래스 기판으로부터 수지막을 떼어내는 경우에도 수지막이 여기에서는 기판 S에 상당한다. 또한, 산화 실리콘막 대신에, 질화 실리콘막 등의 다른 무기계의 절연막을 이용하여도 된다.
다음으로, 기초 절연막(15) 위에, 도전성막으로서 예를 들면 Al 등의 금속막을 스퍼터링법에 의해 퇴적하고, 패터닝함으로써 제1 게이트선(게이트 전극) GL1 및 축적 용량의 제1 전극(18)을 형성한다. 도 3에 도시한 바와 같이, 제1 전극(18)은, x방향으로 연장되는 라인 형상으로 형성되고, x방향으로 배열되는 화소에 관하여 공통으로 형성된다. 제1 게이트선 GL1은, 간격을 두고 복수의 패턴으로 분할되어 x방향으로 배치된다. 이들 배치의 주기는 화소 주기 내지는 화소 주기의 정수배에 일치시키는 것이 설계의 용이성으로부터 효과적이다.
다음으로, 도 4에 도시한 바와 같이, 기판 S의 전체면 위에 게이트 절연막(19)으로서, 예를 들면, 질화 실리콘막(질화 규소막)을 CVD법에 의해 75nm 정도 퇴적한다. 이와 같이, 기초 절연막(15)과 상이한 재료로 게이트 절연막(19)을 형성하여도 된다.
다음으로, 게이트 절연막(19)의 전체면 위에 반도체막(17)으로서, 예를 들면, 불순물을 도프하고 있지 않은 아몰퍼스 실리콘막을 CVD법에 의해 퇴적한다. 다음으로, 반도체막(17)의 채널 영역(제1 게이트선 GL1) 위에, 대략 사각형의 에칭 스토퍼막(절연막)(20)을 형성한다(도 5).
다음으로, 도 6에 도시한 바와 같이, 에칭 스토퍼막(20) 위를 포함하는 반도체막(17) 위에, 불순물 도프 반도체막(22)을 CVD법에 의해 퇴적한다. 다음으로, 반도체막(17) 및 불순물 도프 반도체막(22)의 적층막을 대략 사각형으로 에칭하고, 또한, 채널 영역 위의 불순물 도프 반도체막(22)을 에칭함으로써 에칭 스토퍼막(20)을 노출시킨다. 그 결과, 도 7에 도시한 바와 같이, 대략 사각형의 반도체막(17)의 대략 중앙부에 에칭 스토퍼막(20)이 잔존하고, 또한, 그 양측에 소스, 드레인 전극으로 되는 불순물 도프 반도체막(22)이 잔존한다. 이 때, 제1 전극(18)의 상부에서도, 반도체막(17)과 불순물 도프 반도체막(22)의 적층막 Ca를 대략 사각형으로 잔존시킨다. 이 적층막 Ca는, 축적 용량의 제2 전극으로 된다.
또한, 상기 패턴으로 되도록 반도체막(17)과 불순물 도프 반도체막(22)의 패터닝(에칭)을 제어할 수 있는 경우에는, 에칭 스토퍼막(20)의 형성 공정을 생략할 수 있다.
다음으로, 도 8에 도시한 바와 같이, 게이트 절연막(19) 및 기초 절연막(15)을 패터닝한다. 이 때, 도 9에 도시한 바와 같이, 기초 절연막(15) 등을, 각 화소를 구성하는 반도체막(17), 제1 게이트선 GL1 및 후술하는 제2 게이트선 GL2의 하부에 잔존하도록 패터닝한다. 또한, 기초 절연막(15) 등을, 제1 전극(18)의 하부에 잔존하도록 패터닝한다. 또한, 기초 절연막(15) 등을, 후술하는, 소스선 SL의 형성 영역의 하부에 연장되도록 패터닝한다. 또한, 이 때, 게이트선 GL1의 양단부 위의 게이트 절연막(19)을 에칭함으로써 컨택트 홀 C1을 형성한다.
다음으로, 도 10 및 도 11에 도시한 바와 같이, 기판 S 위에 도전성막으로서 예를 들면 ITO막을 스퍼터링법에 의해 퇴적하고, 패터닝함으로써 화소 전극 PE를 형성한다.
다음으로, 도 12 및 도 13에 도시한 바와 같이, 기판 S 위에 도전성막으로서 예를 들면 Al막을 스퍼터링법에 의해 퇴적하고, 패터닝함으로써, 불순물 도프 반도체막(22)(소스, 드레인 전극) 위로부터 y방향으로 연장되는 제1층 배선 M1a, 불순물 도프 반도체막(22)(소스, 드레인 전극) 위에서, y방향으로 연장되는 소스선 SL, 및 제1 게이트선 GL1 사이 위에 x방향으로 연장되는 제2 게이트선 GL2를 형성한다. 또한, 잉크제트법을 이용하여 소스선 SL 및 제2 게이트선 GL2를 형성하여도 된다. 예를 들면, 도전성 입자를 포함하는 액상 재료를 잉크제트법을 이용하여 원하는 형상으로 토출하고, 건조, 소성(고화)함으로써 도전성막을 형성한다. 이 경우, 패터닝(에칭) 공정을 생략할 수 있다. 또한, 다른 도전성막도 잉크제트법을 이용하여 형성하여도 된다.
이상의 공정에 의해, 기판 S 위에 하부 게이트형의 박막 트랜지스터 및 화소 전극 PE(어레이 기판)가 형성된다.
[전기 영동 표시 장치의 제조 공정]
이 후, 대향 전극 및 전기 영동 캡슐층이 형성된 전기 영동 시트를 기판 S의 화소 전극 PE의 노출면에 접착함으로써 전기 영동 표시 장치가 형성된다(도시 생략).
이상 상세하게 설명한 바와 같이, 본 실시 형태에서는, 기판 S 위의 기초 절연막(15)이, 각 화소를 구성하는 반도체막(17), x방향으로 연장되는 게이트선 GL(GL1, GL2), 제1 전극(18) 및 소스 전극 SL의 하부에 부분적으로 형성되어 있다(도 9 참조).
따라서, 기초 절연막(15)에 의해, 반도체막(17)이나 게이트선 GL 등으로의 오염물의 확산을 방지할 수 있다. 또한, 반도체막(17)이나 게이트선 GL 등의 밀착성을 향상시킬 수 있다. 또한, 기판 S로서 도전성의 재료를 이용한 경우에도, 기판과 반도체막(17)과의 절연 및 기판과 게이트선 GL 등과의 절연을 도모할 수 있다.
더불어, 기초 절연막(15)이 부분적으로 형성되어 있기 때문에, 기판 S 위 전체면에 형성되어 있는 경우와 비교하여, 기초 절연막(15)에 가해지는 응력이 완화되어, 크랙의 발생을 저감할 수 있다.
따라서, 박막 트랜지스터의 파손이나 그 구성막의 균열을 저감할 수 있어, 수율의 향상이나 트랜지스터 특성(신뢰성)의 향상을 도모할 수 있다.
또한, 본 실시 형태에서는, 게이트선 GL을 다층화하고, 제1 게이트선 GL1과 제2 게이트선 GL2로 구성하였지만, 제1 게이트선 GL1 형성시에, x방향으로 연장되는 라인 형상으로 게이트선 GL을 형성하여도 된다.
<실시 형태 2>
실시 형태 1에서는, 게이트선 GL을 다층화하였지만, 게이트선 GL 및 소스선 SL의 쌍방을 다층화하여도 된다. 또한, 실시 형태 1과 동일한 기능을 갖는 것에는 동일한 부호를 붙이고, 그 반복 설명을 생략한다.
[어레이 기판의 구성]
본 실시 형태의 어레이 기판의 특징은, 후에 상세하게 설명하는 바와 같이, 소스선 SL이, 서로 다른 배선층에, 교대로 배치된 제1 소스선 SL1 및 제2 소스선 SL2로 이루어지고, 게이트선 GL이, 서로 다른 배선층에, 교대로 배치된 제1 게이트선 GL1 및 제2 게이트선 GL2로 이루어지고, 기초 절연막(15)이 제1 소스선 SL1이나 제1 게이트선 GL1의 하부에 분할되어 배치되는 데에 있다. 또한, 박막 트랜지스터가 형성되는 반도체막의 하부나 축적 용량을 형성하는 경우에는 그 하부 등, 필요에 따라서 기초 절연막(15)의 형성 영역을 조정하여도 된다. 또한, 본 실시 형태에서의 어레이 기판의 회로도나 기초 보호막(15)의 역할은, 실시 형태 1에서 설명한 바와 같다.
[어레이 기판의 제조 공정]
도 14∼도 28은, 본 실시 형태의 어레이 기판의 제조 방법을 나타내는 단면도 또는 평면도이다. 또한, 단면도는, 예를 들면, 도 21의 A-A부 및 B-B부에 대응한다. 이들 도면을 참조하면서, 본 실시 형태의 박막 트랜지스터의 제조 방법에 대하여 설명함과 함께, 그 구성을 명확히 한다.
도 14에 도시한 바와 같이, 플렉시블 기판인 기판(수지층) S의 전체면 위에, 기초 절연막(15)으로서 예를 들면, 산화 실리콘막을 CVD법에 의해 300∼500nm 정도 퇴적한다. 또한, 산화 실리콘막 대신에, 질화 실리콘막 등의 다른 무기계의 절연막을 이용하여도 된다.
다음으로, 기초 절연막(15) 위에, 도전성막으로서 예를 들면 Al 등의 금속막을 스퍼터링법에 의해 퇴적하고, 패터닝함으로써 제1 게이트선(게이트 전극) GL1, 제1 소스선 SL1 및 축적 용량의 제1 전극(18)을 형성한다. 도 15에 도시한 바와 같이, 제1 전극(18)은, 각 화소마다, x방향으로 연장되는 라인 형상으로 형성된다. 제1 게이트선 GL1은, 간격을 두고 복수의 패턴으로 분할되어 x방향으로 배치된다. 또한, 제1 소스선 SL1은, 간격을 두고 복수의 패턴으로 분할되어 y방향으로 배치된다.
다음으로, 도 16에 도시한 바와 같이, 기초 절연막(15) 위를 패터닝한다. 이 때, 기초 절연막(15)을, 제1 게이트선 GL1, 제1 소스선 SL1 및 제1 전극(18)의 하부에만 잔존하도록 패터닝한다(도 17). 즉, 각 패턴에 일정한 폭의 여유를 더한 영역의 합성 영역이, 기초 절연막(15)의 패턴으로 된다(도 17 참조). 일정한 폭 d란, 반도체나 제1 배선층의 엣지로부터 얼라인먼트 맞춤에 대한 표준 편차 σA와 에칭 변동에 대한 표준 편차 σE의 합의 6배 이상 떨어져 있고, 그 배인 12배 이하의 거리를 말한다(6((σA+σE)<d<12((σA+σE)). 패터닝된 절연막의 섬은 작은 쪽이 플렉시블 전자 디바이스의 신뢰성을 증가시키지만, 지나치게 작으면 반도체나 제1 배선이 기초 절연막의 섬으로부터 나오게 되는 폐해가 있다. 표준 편차의 6배를 초과하여 어긋날 확률은 2×10-9이다. 그 때문에 수백만의 트랜지스터를 갖고, 반도체의 섬과 제1 배선층의 섬의 합계가 1000만 가까운 반도체 장치에서도 반도체나 제1 배선이 기초 절연막의 섬으로부터 나올 기대치는 0.1개 이하로 된다. 통상적으로, 맞춤의 표준 편차가 0.1㎛ 정도이고 에칭의 표준 편차가 0.2㎛ 정도이므로, 폭 d는 1.8㎛ 정도 내지 3.6㎛ 정도로 하면 된다. 반도체의 섬이나 제1 배선층의 섬이 단순한 직사각형이 아니라, 굽은 형상인 경우, 최외주로부터의 거리를 d로 하고, 기초 절연막의 섬을 단순한 형상(예를 들면 직사각형)으로 하여도 된다. 예를 들면, 도 17에서는 제1 소스선 SL1 및 축적 용량의 제1 전극(18) 아래의 기초 절연막(15)은 T자형을 하고 있지만, 이것을 단순한 직사각형으로 하여도 된다. 그 경우, 직사각형 기초 절연막의 y방향의 길이는 y방향의 최외주를 이루는 반도체의 엣지로부터 얼라인먼트 맞춤에 대한 표준 편차 σA와 에칭 변동에 대한 표준 편차 σE의 합의 6배 이상이고 12배 이하인 거리로부터 정하고, 직사각형 기초 절연막의 x방향의 길이는 x방향의 최외주를 이루는 제1 게이트선 GL1의 엣지로부터 얼라인먼트 맞춤에 대한 표준 편차 σA와 에칭 변동에 대한 표준 편차 σE의 합의 6배 이상이고 12배 이하인 거리로부터 정한다. 또한, 실시 형태 1에서도, 마찬가지로, 기초 절연막(15)의 패턴을 정하여도 된다.
다음으로, 도 18에 도시한 바와 같이, 기판 S의 전체면 위에 게이트 절연막(19)으로서, 예를 들면 질화 실리콘막을 CVD법에 의해 75nm 정도 퇴적한다. 다음으로, 게이트 절연막(19)의 전체면 위에 반도체막(17)으로서, 예를 들면, 불순물을 도프하고 있지 않은 아몰퍼스 실리콘막을 CVD법에 의해 퇴적한다. 다음으로, 반도체막(17)의 채널 영역(제1 게이트선 GL1) 위에, 대략 사각형의 에칭 스토퍼막(20)을 형성한다(도 19).
다음으로, 도 20에 도시한 바와 같이, 에칭 스토퍼막(20) 위를 포함하는 반도체막(17) 위에, 불순물 도프 반도체막(22)을 CVD법에 의해 퇴적한다. 다음으로, 반도체막(17) 및 불순물 도프 반도체막(22)의 적층막을 대략 사각형으로 에칭하고, 또한, 채널 영역 위의 불순물 도프 반도체막(22)을 에칭함으로써 에칭 스토퍼막(20)을 노출시킨다. 그 결과, 도 21에 도시한 바와 같이, 대략 사각형의 반도체막(17)의 대략 중앙부에 에칭 스토퍼막(20)이 잔존하고, 또한, 그 양측에 소스, 드레인 전극으로 되는 불순물 도프 반도체막(22)이 잔존한다. 이 때, 제1 전극(18)의 상부에서도, 반도체막(17)과 불순물 도프 반도체막(22)의 적층막 Ca를 대략 사각형으로 잔존시킨다. 이 적층막 Ca는, 축적 용량의 제2 전극으로 된다.
또한, 상기 패턴으로 되도록 반도체막(17)과 불순물 도프 반도체막(22)의 패터닝(에칭)을 제어할 수 있는 경우에는, 에칭 스토퍼막(20)의 형성 공정을 생략할 수 있다.
다음으로, 도 22에 도시한 바와 같이, 게이트 절연막(19)을 패터닝한다. 또한, 도 24에, 패터닝 후의 게이트 절연막(19) 및 컨택트 홀 C1의 형상만을 도시한다. 즉, 게이트 절연막(19)을, 반도체막(17) 및 적층막 Ca의 하부에 잔존하도록 패터닝한다. 이 때, 후술하는 제2 게이트선 GL2, 제2 소스선 SL2의 형성 영역에도 잔존시킨다. 또한, 제1 전극(18) 사이 위에도 잔존시킨다(도 23, 도 24). 또한, 이 때, 제1 게이트선 GL1, 제1 소스선 SL1 및 제1 전극(18)의 양단부 위의 게이트 절연막(19)을 에칭함으로써 컨택트 홀 C1을 형성한다(도 23, 도 24).
다음으로, 도 25에 도시한 바와 같이, 기판 S 위에 도전성막으로서 예를 들면 ITO막을 스퍼터링법에 의해 퇴적하고, 패터닝함으로써 화소 전극 PE를 형성한다(도 26).
다음으로, 도 27에 도시한 바와 같이, 기판 S 위에 도전성막으로서 예를 들면 Al막을 스퍼터링법에 의해 퇴적하고, 패터닝함으로써, 불순물 도프 반도체막(22)(소스, 드레인 전극) 위로부터 y방향으로 연장되는 배선 M1a, 제1 전극(18) 사이를 접속하는 배선 M1b, 제2 게이트선 GL2 및 제2 소스선 SL2를 형성한다(도 28). 이 제2 게이트선 GL2는, 제1 게이트선 GL1 사이를 접속하도록 x방향으로 간격을 두고 배치되고, 제2 소스선 SL2는, 제1 소스선 SL1 사이를 접속하도록 y방향으로 간격을 두고 배치된다.
여기에서, 도 28에 도시한 바와 같이, 제2 게이트선 GL2는, 제1 게이트선 GL1 사이 위에 게이트 절연막(19)을 개재하여 배치되고, 제1 소스선 SL1은, 제1 소스 SL1 사이 위에 게이트 절연막(19)을 개재하여 배치된다. 또한, 게이트 절연막(19)은, 제2 소스선 SL2 및 제2 게이트선 GL2의 형성 영역에 잔존하도록 분리되어 배치되어 있다.
또한, 제1 게이트선 GL1과 제2 게이트선 GL2는, 이들의 층간에 위치하는 게이트 절연막(19) 내에 형성된 컨택트 홀 C1 내의 도전성막을 개재하여 전기적으로 접속되고, 전체로서 게이트선을 구성한다. 또한, 제1 소스선 SL1과 제2 소스선 SL2는, 이들 층간에 위치하는 게이트 절연막(19) 내에 형성된 컨택트 홀 C1 내의 도전성막을 개재하여 전기적으로 접속되고, 전체로서 소스선을 구성한다.
이상의 공정에 의해, 기판 S 위에 하부 게이트형의 박막 트랜지스터 및 화소 전극 PE(어레이 기판)가 형성된다.
[전기 영동 표시 장치의 제조 공정]
이 후, 대향 전극 및 전기 영동 캡슐층이 형성된 전기 영동 시트를 기판 S의 화소 전극 PE의 노출면에 접착함으로써 전기 영동 표시 장치가 형성된다(도시 생략).
이상 상세하게 설명한 바와 같이, 본 실시 형태에서는, 기판 S 위의 기초 절연막(15)이, 각 화소를 구성하는 반도체막(17), 제1 게이트선 GL1, 제1 소스선 SL1 및 제1 전극(18)의 하부에만 잔존하도록 분할하여 형성되어 있다. 따라서, 기초 절연막(15)에 의해, 반도체막(17) 등으로의 오염물의 확산을 방지할 수 있다. 또한, 반도체막(17) 등의 밀착성을 향상시킬 수 있다. 또한, 기판 S로서 도전성의 재료를 이용한 경우에도, 기판과 반도체막(17) 등과의 절연을 도모할 수 있다.
또한, 기초 절연막(15)이 분리되어 형성되어 있기 때문에, 기초 절연막(15)에 가해지는 응력이 완화된다. 바꿔 말하면, 기초 절연막(15)의 분할부(기초 절연막이 형성되어 있지 않은 영역)에서, 응력이 흡수되어, 크랙의 발생을 저감할 수 있다.
더불어, 게이트선 및 소스선을 다층화하고, 각각 하층의 배선(GL1, SL1)과 상층의 배선(GL2, SL2)으로 구성하였으므로, 예를 들면, 실시 형태 1과 같이 기초 절연막(15)을 라인 형상으로 연장할 필요가 없고, 하층의 배선(GL1, SL1)의 하부에만 분할하여 배치할 수 있다. 따라서, 기초 절연막(15)을 미세하게 분할하여 배치할 수 있어, 한층 더 응력의 완화를 도모할 수 있다. 또한, 하층의 배선(GL1, SL1)과 상층의 배선(GL2, SL2)의 층간 절연막으로 되는 게이트 절연막(19)도 분할하여 배치할 수 있어, 응력의 완화를 도모할 수 있다.
또한, 게이트선 및 소스선을 다층화하고, 각각 하층의 배선(GL1, SL1)과 상층의 배선(GL2, SL2)으로 구성하였으므로, 각 배선이, 짧은 도전성막을 접속한 구성으로 되어, 기계적, 또는 열적인 응력이 가해진 경우에도, 단선되기 어려워진다.
이와 같이, 본 실시 형태에서는, 박막 트랜지스터 T의 파손이나 그 구성막의 균열을 저감할 수 있어, 수율의 향상이나 트랜지스터 특성(신뢰성)의 향상을 도모할 수 있다.
또한, 본 실시 형태에서는, 플렉시블 기판인 기판 S 위에, 직접 박막 트랜지스터 및 화소 전극 PE 등을 형성하였지만, 전사 기술을 이용하여 이들을 형성하여도 된다. 즉, 제1 기판 위에 박리층을 개재하여 박막 트랜지스터 및 화소 전극 PE를 상기와 마찬가지로 형성하고, 제2 기판 위에 가접착층을 개재하여 가전사한 후, 제3 기판 위에 접착층을 개재하여 본전사하여도 된다.
<전자 기기>
실시 형태 1 및 2에서 설명한 전기 영동 표시 장치는, 각종 전자 기기에 삽입할 수 있다.
[전자 페이퍼]
예를 들면, 상기 전기 영동 장치를 전자 페이퍼에 적용할 수 있다. 도 29는, 전자 기기의 일례인 전자 페이퍼를 도시하는 사시도이다.
도 29에 도시하는 전자 페이퍼(1000)는, 종이와 마찬가지의 질감 및 유연성을 갖는 리라이터블 시트로 구성되는 본체(1001)와, 표시 유닛(1002)을 구비하고 있다. 이러한 전자 페이퍼(1000)에서는, 표시 유닛(1002)이, 전술한 바와 같은 전기 영동 장치로 구성되어 있다.
또한, 상기 실시 형태에서는, 상기 전기 영동 장치를 예로 설명하였지만, 본 발명은, 이 외에, 액정 장치나 유기 EL(Electro-Luminescence) 장치 등의 각종 전기 광학 장치(표시 장치)에도 적용 가능하다.
[다른 전자 기기]
상기 각종 전기 광학 장치를 갖는 전자 기기의 예로서, 도 29 및 도 30에 도시하는 것을 들 수 있다.
도 30은, 전자 기기의 일례인 휴대 전화기를 도시하는 사시도이다. 이 휴대 전화기(1100)는, 표시부(1101)를 구비하고, 그 표시부에, 상기 전기 광학 장치를 삽입할 수 있다.
도 31은, 전자 기기의 일례인 휴대형 정보 처리 장치를 도시하는 사시도이다. 이 휴대형 정보 처리 장치(1200)는, 키보드 등의 입력부(1201), 연산 수단이나 기억 수단 등이 저장된 본체부(1202), 및 표시부(1203)를 구비하고 있다. 그 표시부에, 상기 전기 광학 장치를 삽입할 수 있다.
이 외에, 예를 들면, 텔레비전, 뷰 파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 내비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 전자 신문, 워드 프로세서, 퍼스널 컴퓨터, 워크 스테이션, 영상 전화, POS 단말기, 터치 패널을 구비한 기기 등에도 적용할 수 있다. 이들 각종 전자 기기의 표시부에, 상기 전기 광학 장치를 삽입할 수 있다.
또한, 상기 실시 형태를 통하여 설명된 실시예나 응용예는, 용도에 따라서 적시에 조합하거나, 또는 변경 혹은 개량을 가하여 이용할 수 있으며, 본 발명은 전술한 실시 형태의 기재에 한정되는 것은 아니다.
예를 들면, 상기 실시 형태에서 설명한 각종 재료는 일례이며, 적절하게 변경이 가능하다. 또한, 상기 실시 형태에서 설명한 각 부재의 패턴 형상은, 본 발명의 취지를 일탈하지 않는 범위에서 적절하게 변경이 가능하다.

Claims (13)

  1. 수지층 위에 형성된 반도체 장치로서,
    상기 반도체 장치는 복수의 하부 게이트형 박막 트랜지스터를 포함하고,
    상기 반도체 장치는 상기 하부 게이트형 박막 트랜지스터를 구성하는 반도체층과, 제1 배선과, 제2 배선과, 제1 절연층과, 게이트 절연막을 적어도 갖고,
    상기 반도체층과 상기 제1 배선과 제2 배선의 하부에는 상기 제1 절연층과 상기 게이트 절연막이 존재하고,
    상기 반도체층과 상기 제1 배선과 제2 배선이 형성되어 있지 않은 개소에서는, 상기 제1 절연층과 상기 게이트 절연막의 일부가 제거되어 있는 것을 특징으로 하는 반도체 장치.
  2. 수지층 위에 형성된 반도체 장치로서,
    상기 반도체 장치는 배선의 일부를 구성하는 제1 배선층과 제2 배선층과, 제1 절연층과 게이트 절연막을 적어도 갖고,
    상기 제1 배선층은 상기 제1 절연층 위에 형성되어 있고,
    상기 제2 배선층은 상기 게이트 절연막 위에 형성되어 있고,
    상기 게이트 절연막은 상기 제1 배선층과 상기 제2 배선층의 층간에 위치하고,
    상기 제2 배선층에서는 다른 배선과의 교차부를 갖지 않고, 상기 제2 배선층은, 상기 게이트 절연막의 일부를 제거하여 상기 제1 배선층과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    복수의 상기 제1 배선층으로 구성되는 제1 배선층군과,
    복수의 상기 제2 배선층으로 구성되는 제2 배선층군을 갖고,
    상기 제1 절연층은 서로가 섬 형상으로 분리되어 수지층 위에 형성되어 있고,
    상기 제1 배선층군을 구성하는 각 제1 배선층은 서로가 섬 형상으로 분리되어 있고, 그 섬 형상의 제1 배선층이 그 섬 형상의 제1 절연층 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 게이트 절연막은 서로가 섬 형상으로 분리되어, 상기 제1 배선층군과 상기 제2 배선층군의 층간에 배치되고,
    상기 제2 배선층군을 구성하는 각 제2 배선층은 서로 섬 형상으로 분리되어 있고, 그 섬 형상의 제2 배선층은 그 섬 형상의 게이트 절연막 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 배선은 다른 배선과 교차하지 않는 개소에서, 상기 제1 배선층과 제2 배선층을 연결하고 있는 것을 특징으로 하는 반도체 장치.
  6. 수지층 위에 형성된 반도체 장치로서,
    상기 반도체 장치는 복수의 하부 게이트형 박막 트랜지스터와 배선을 포함하고,
    상기 반도체 장치는 상기 하부 게이트형 박막 트랜지스터를 구성하는 반도체층군과, 상기 배선을 구성하는 제1 배선층군과 제2 배선층군과, 제1 절연층과 게이트 절연막을 적어도 갖고,
    상기 제1 절연층은 서로가 섬 형상으로 분리되어 수지층 위에 형성되어 있고,
    상기 반도체층군 및 제1 배선층군을 구성하는 각 반도체층 및 각 제1 배선층은, 상기 섬 형상의 제1 절연층 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 게이트 절연막은 서로가 섬 형상으로 분리되어 있고, 상기 제1 배선층군 및 제2 배선층군을 구성하는 제1 배선층 및 제2 배선층의 층간에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 배선층군을 구성하는 각 제2 배선층은, 상기 섬 형상의 게이트 절연막 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 배선은 다른 배선과 교차하지 않는 개소에서, 상기 제1 배선층과 제2 배선층을 연결하고 있는 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서,
    상기 제1 절연층과 상기 게이트 절연막은 서로 다른 재질로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 절연층이 산화 규소막으로 이루어지고, 상기 게이트 절연막이 질화 규소막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제1항의 반도체 장치를 갖는 것을 특징으로 하는 전기 광학 장치.
  13. 제1항의 반도체 장치 또는 제12항의 전기 광학 장치를 갖는 것을 특징으로 하는 전자 기기.
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