KR20090098231A - 파워 메니지먼트 ｉｃ를 구비하는 멀티 칩 패키지 - Google Patents

파워 메니지먼트 ｉｃ를 구비하는 멀티 칩 패키지 Download PDF

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Abstract

파워 메니지먼트 IC를 구비하는 멀티 칩 패키지가 개시된다. 본 발명의 실시예에 따른 멀티 칩 패키지는 복수개의 칩들, 파워 메니지먼트 IC 및 전원 변환부를 구비한다. 복수개의 칩들은 요구하는 전원 전압의 레벨을 달리한다. 파워 메니지먼트 IC는 단일 외부 전압이 인가되고, 상기 복수개의 칩들에게 요구되는 레벨의 전원 전압을 전달한다. 전원 변환부는 상기 파워 메니지먼트 IC로부터 상기 단일 외부 전압을 수신하여, 이를 상기 복수개의 칩들에 사용되는 전원 전압으로 변환한다. 본 발명에 따른 멀티 칩 패키지는 패키지 내의 모든 IC들에게 필요한 전원을 공급할 수 있는 파워 메니지먼트 IC를 구비함으로써, 핀 수를 줄일 수 있는 장점이 있다. 나아가, 본 발명에 따른 멀티 칩 패키지는 요구되는 전원 단자의 수를 줄임으로써, 패키지 설계를 단순화하고, 칩의 레이아웃 면적 및 PCB 레이어의 수를 줄일 수 있는 장점이 있다.

Description

파워 메니지먼트 ＩＣ를 구비하는 멀티 칩 패키지{Multi-chip Package including power management IC}
본 발명은 반도체 장치에 관한 것으로서, 특히 이종의 전원 단자를 요구하는 칩들을 하나의 패키지에 장착함에 있어, 패키지 내의 모든 IC들에게 필요한 전원을 공급할 수 있는 파워 메니지먼트 IC를 구비함으로써, 핀 수를 줄이고 패키지 설계를 단순화할 수 있는 멀티 칩 패키지에 관한 것이다.
SOC화가 가속화되고, 메모리도 SOC와 함께 단일 패키지로 멀티 칩 패키지화가 되어감에 따라, 패키지에 요구되는 파워 공급 핀 수가 증가하고 있다. 패키지에 탑재되는 IC의 종류에 따라 서로 다른 파워 단자가 멀티 칩 패키지 밖으로 핀-아웃(pin-out)되어야 하기 때문이다.
도 1은 종래 기술에 따른 멀티 칩 패키지를 나타내는 도면이다.
도 2는 도 1의 멀티 칩 패키지의 단면도이다.
도 1을 참조하면, 종래 기술에 따른 멀티 칩 패키지(10)는 복수개의 칩들(12, 14)을 탑재한다. 도 1은 특히, 하나의 CPU와 하나의 DRAM이 장착되는 패키지를 도시한다. CPU 칩은 신호 배선을 위한 패드들을 구비하며, 이 패드들은 와이 어 본딩들(14, 16)을 이용하여 PCB 기판(12)에 연결된다. CPU는 도 2의 솔더 볼(18)을 통해, 원하는 신호들과 연결된다.
이때, CPU는 서로 다른 전원 전압이 인가되는 전원 단자들을 포함하고 있다. 예를 들어, 메모리 인터페이스를 위한 1.2V의 전원, SD 카드 또는 MMC 카드 등과의 인터페이스를 위한 3.3V의 전원, CPU 코어의 1.0V 전원 및 LCD 인터페이스를 위한 5V 전원 등의 다양한 전원이 요구된다.
도 1의 멀티 칩 패키지(10)에 장착되는 또 다른 칩인 메모리 또한, 다양한 전압을 요구한다. 예를 들어, LPDDR2 디램의 경우, 1.2V, 1.35V 및 1.8V 등의 다양한 전압을 요구한다.
이로 인해, 종래 기술에 따른 멀티 칩 패키지(10)은, 도 3과 같은, 전원 레벨을 달리하는 전원 전압들이 인가되기 위해, 볼-아웃되는 전원 단자들을 많이 구비하여야 한다. 이와 같은 많은 수의 전원 단자는 단지 패키지의 핀(또는) 수의 증가뿐 아니라, 멀티 칩 패키지가 탑재되는 PCB 기판의 설계를 복잡하게 한다.
본 발명이 이루고자하는 기술적 과제는 전원 단자의 수를 줄일 수 있는 멀티 칩 패키지를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키지는 복수개의 칩들, 파워 메니지먼트 IC 및 전원 변환부를 구비한다.
복수개의 칩들은 요구하는 전원 전압의 레벨을 달리한다. 파워 메니지먼트 IC는 단일 외부 전압이 인가되고, 상기 복수개의 칩들에게 요구되는 레벨의 전원 전압을 전달한다. 전원 변환부는 상기 파워 메니지먼트 IC로부터 상기 단일 외부 전압을 수신하여, 이를 상기 복수개의 칩들에 사용되는 전원 전압으로 변환한다.
바람직하게는, 상기 복수개의 칩들은 각각, 적어도 하나 이상의 레벨의 전원 전압을 요구할 수 있다.
바람직하게는, 상기 파워 메니지먼트 IC는, 상기 멀티 칩 패키지의 실리콘 기판 위에 형성되는 메탈 레이어를 통해, 상기 복수개의 칩들에게 요구되는 레벨의 전원 전압을 전달할 수 있다. 이때, 상기 파워 메니지먼트 IC는, 상기 멀티 칩 패키지의 PCB 기판과 연결되기 위한 제 1 연결 수단, 상기 멀티 칩 패키지의 패드와 연결되기 위한 제 2 연결 수단 및 상기 단일 외부 전압이 인가되는 제 3 연결 수단을 구비할 수 있다.
바람직하게는, 상기 제 1 연결 수단 및 상기 제 3 연결 수단은 본딩 와이어 로 구현될 수 있다. 그리고, 상기 제 2 연결 수단은 메탈 레이어로 구현될 수 있다.
바람직하게는, 상기 전원 변환부는 상기 복수개의 칩들과 상기 파워 메니지먼트 IC가 연결되는 메탈 레이어의 메탈 라인에 부착되는 수동 소자들을 구비할 수 있다. 이때, 상기 수동 소자들은, 대응되는 칩이 요구하는 전압 레벨에 따라, 그 종류, 수 및 연결 상태를 달리할 수 있다.
바람직하게는, 상기 멀티 칩 패키지는 상기 단일 외부 전압이 인가되는 임의의 수의 볼을 더 구비할 수 있다. 또한, 상기 복수개의 칩들은 프로세서 및 메모리를 포함할 수 있다.
본 발명에 따른 멀티 칩 패키지는 패키지 내의 모든 IC들에게 필요한 전원을 공급할 수 있는 파워 메니지먼트 IC를 구비함으로써, 핀 수를 줄일 수 있는 장점이 있다.
나아가, 본 발명에 따른 멀티 칩 패키지는 요구되는 전원 단자의 수를 줄임으로써, 패키지 설계를 단순화하고, 칩의 레이아웃 면적 및 PCB 레이어의 수를 줄일 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 멀티 칩 패키지를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 멀티 칩 패키지(100)는 복수개의 칩들(IC#1 ~ IC#5), 파워 메니지먼트 IC(140) 및 전원 변환부(150)를 구비한다. 복수개의 칩들(IC#1 ~ IC#5)은 전술된 바와 같이, 다양한 전원 전압을 요구하는 칩들일 수 있다.
파워 메니지먼트 IC(140)는 외부에서 단일 전원 전압을 수신하여, 멀티 칩 패키지(100)에 장착되는 복수개의 칩들(IC#1 ~ IC#5)에게 필요한 전원 전압을 공급한다. 파워 메니지먼트 IC(140)로부터 다른 칩들(IC#1 ~ IC#5)로의 전원 공급은 실리콘 기판(120) 위의 메탈 레이어(미도시)를 통해 이루어진다.
파워 메니지먼트 IC(140)는 전원 변환부(150)를 이용하여, 외부로부터 공급되는 단일 전원 전압을 다양한 레벨의 전압으로 공급한다. 이때, 전원 변환부(150)는 저항, 인덕터 또는 커패시터와 같은 수동 소자들을 구비할 수 있다. 전원 변환부(150)는 각 칩들(IC#1 ~ IC#5)과 연결되는 메탈 라인에 연결되는 수동 소자들의 개수 및 연결 상태에 따라, 파워 메니지먼트 IC(140)로부터 수신되는 단일 전원 전압을 각 칩들()이 요구하는 전원 전압으로 변환한다.
계속해서 도 4를 참조하면, 파워 메니지먼트 IC(140)는 PCB 기판(110)과 연결되지 위한 제 1 와이어 본딩(142), 패드(160)에 연결되기 위한 메탈 레이어(144) 및 파워 공급을 위한 제 2 와이어 본딩(146)을 구비할 수 있다.
도 5는 도 4의 멀티 칩 패키지의 전원 단자 볼을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 멀티 칩 패키지(100)는 파워 메니지먼트 IC(140)에 공급되는 전원을 인가하기 위한 단일 전압에 대한 볼(SPB)들만을 요구하므로, 전원 단자의 수를 줄일 수 있다. 또한, 전원 단자의 수의 감소로 인해, PCB 설계를 단순화할 수 있다.
도 6은 본 발명의 구체적인 실시예를 나타내는 도면이다.
도 6을 참조하면, 도 6의 멀티 칩 패키지(200)의 어플리케이션 프로세서(AP)는 서로 다른 전원 전압의 신호들을 요구한다. 예를 들어, LPDDR2 디램과의 인터페이스를 위한 1.2V 전원, GPIO(General Propose I/O)를 위한 3.3V 전원과 1.8V 전원, 메모리 카드 인터페이스를 위한 3.3V 및 5V 전원과, LCD 인터페이스를 위한 7.8V 등의 전원 전압을 요구할 수 있다.
특히, 어플리케이션 프로세서(AP)의 메모리 인터페이스 신호는 x32 비트 데이터 I/O를 가지고, 메모리 인터페이스시 필요한 어드레스 및 제어 신호와 분리된 파워 단자를 갖는다고 하자. 또한, 어플리케이션 프로세서(AP)는 x32 비트 데이터 버스를 4 채널을 탑재하고 있다.
이때, x32 비트 데이터 I/O는 533 MHz 이상의 고속 동작을 수행함으로써, 2 비트당 1 개의 독립된 파워 단자를 구비하여야 안정된 동작을 수행할 수 있다. 따라서, 어플리케이션 프로세서(AP)에 대한 16개의 독립된 파워 단자가 요구될 수 있다.
한편, 도 6의 멀티 칩 패키지(200)는 4개의 메모리 칩들(DRAM#1 ~ DRAM#4)을 구비한다. 각각의 메모리 칩(DRAM#1 ~ DRAM#4)의 전원 단자도 집합 개념의 신호들로 이루어진다. 예를 들어, 제 1 디램(DRAM#1)이 1.8V, 1.35V 및 1.2V의 전원 전압을 필요로 하고, 이 중 x32 비트 데이터 I/O를 위해 1.2V이 전원 전압이 16개가 필요할 수 있다.
그러나, 본 발명의 실시예에 따른 멀티 칩 패키지(200)에 의하면, 상기와 같은 어플리케이션 프로세서 및 메모리에 대한 많은 수의 파워 단자를 필요로 하지 아니한다. 전술된 바와 같이, 단지 파워 메니지먼트 IC에 인가되는 소수의 전원 단자들(SPB)만이 요구될 뿐이다.
즉, 본 발명에 따른 멀티 칩 패키지는 패키지 내의 모든 IC들에게 필요한 전원을 공급할 수 있는 파워 메니지먼트 IC를 구비함으로써, 전원 단자의 수를 줄일 수 있다. 나아가, 본 발명에 따른 멀티 칩 패키지는 요구되는 전원 단자의 수를 줄임으로써, 패키지 설계를 단순화하고, 칩의 레이아웃 면적 및 PCB 레이어의 수를 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 더 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 멀티 칩 패키지를 나타내는 도면이다.
도 2는 도 1의 멀티 칩 패키지의 단면도이다.
도 3은 도 1의 멀티 칩 패키지에서의 전원 단자에 대한 도면이다.
도 4는 본 발명의 실시예에 따른 멀티 칩 패키지를 나타내는 도면이다.
도 5는 도 4의 멀티 칩 패키지의 전원 단자 볼을 나타내는 도면이다.
도 6은 본 발명의 구체적인 실시예를 나타내는 도면이다.

Claims (10)

  1. 요구하는 전원 전압의 레벨을 달리하는 복수개의 칩들;
    단일 외부 전압이 인가되고, 상기 복수개의 칩들에게 요구되는 레벨의 전원 전압을 전달하는 파워 메니지먼트 IC; 및
    상기 파워 메니지먼트 IC로부터 상기 단일 외부 전압을 수신하여, 이를 상기 복수개의 칩들에 사용되는 전원 전압으로 변환하는 전원 변환부를 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 복수개의 칩들은 각각,
    적어도 하나 이상의 레벨의 전원 전압을 요구하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서, 상기 파워 메니지먼트 IC는,
    상기 멀티 칩 패키지의 실리콘 기판 위에 형성되는 메탈 레이어를 통해, 상기 복수개의 칩들에게 요구되는 레벨의 전원 전압을 전달하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 3 항에 있어서, 상기 파워 메니지먼트 IC는,
    상기 멀티 칩 패키지의 PCB 기판과 연결되기 위한 제 1 연결 수단;
    상기 멀티 칩 패키지의 패드와 연결되기 위한 제 2 연결 수단; 및
    상기 단일 외부 전압이 인가되는 제 3 연결 수단을 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 4 항에 있어서, 상기 제 1 연결 수단 및 상기 제 3 연결 수단은,
    본딩 와이어로 구현되는 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 4 항에 있어서, 상기 제 2 연결 수단은,
    메탈 레이어로 구현되는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제 3 항에 있어서, 상기 전원 변환부는,
    상기 복수개의 칩들과 상기 파워 메니지먼트 IC가 연결되는 메탈 레이어의 메탈 라인에 부착되는 수동 소자들을 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  8. 제 7 항에 있어서, 상기 수동 소자들은,
    대응되는 칩이 요구하는 전압 레벨에 따라, 그 종류, 수 및 연결 상태를 달리하는 것을 특징으로 하는 멀티 칩 패키지.
  9. 제 1 항에 있어서, 상기 멀티 칩 패키지는,
    상기 단일 외부 전압이 인가되는 임의의 수의 볼을 더 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  10. 제 1 항에 있어서, 상기 복수개의 칩들은,
    프로세서 및 메모리를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
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