KR20090096189A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판의 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 이용하여 상기 노출된 반도체기판 부분을 일부 두께 식각하여 제1홈을 형성하는 단계와, 상기 하드마스크 패턴을 이용하여 상기 제1홈의 측벽 부분에만 이온주입되도록 상기 제1홈에 틸트 이온주입을 수행하는 단계와, 상기 이온주입되지 않은 제1홈의 저면인 반도체기판 부분을 식각하여 상기 제1홈을 포함하는 제2홈을 형성하는 단계와, 상기 하드마스크 패턴을 제거하는 단계와, 상기 제2홈이 형성된 반도체기판에 산화 공정을 수행하여 상기 제2홈의 표면 상에 저면 부분에 비해 상기 이온주입된 측벽 부분에 두께운 두께를 갖는 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 제2홈 상에 게이트를 형성하는 단계 및 상기 게이트 양측의 반도체기판 내에 접합 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스된 채널를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소됨에 따라 기존의 평면(planar)형 채널 구조로는 요구되는 문턱전압(Vt) 타겟을 구현함에 한계에 부딪히게 되었다. 이에 따라, 리세스된 채널을 갖는 3차원 구조의 게이트를 적용하는 반도체 소자에 대한 연구가 활발하게 진행되고 있다.
상기 리세스된 채널을 갖는 게이트를 적용하는 반도체 소자는 반도체 기판의 채널 지역을 리세스한 후, 상기 리세스된 채널 지역에 게이트를 형성하는 것으로 의해 구현된다.
이와 같은 리세스된 채널을 갖는 게이트를 적용하는 반도체 소자는, 평면형 채널을 갖는 게이트를 적용하는 기존의 반도체 소자와 비교할 때, 유효 채널 길이를 증가시킬 수 있으며, 그래서, 소망하는 문턱전압을 확보할 수 있는 잇점을 갖는다.
일반적으로, 상기 리세스된 채널을 갖는 게이트는 리세스된 반도체기판의 홈 부분에 라다칼(radical) 공정에 의한 게이트 산화막을 형성하고 있다.
이처럼, 상기 라디칼 공정으로 게이트 산화막을 형성할 경우에는, 게이트 산화막의 신뢰성 측면에서 우수한 특성을 갖는 게이트 산화막을 얻게 된다.
그런데, 상기 라디칼 공정의 특징상 게이트 산화막이 상기 리세스된 반도체기판의 홈 전면부에 균일한 두께로 형성하게 되면서, 상기 홈의 측벽 부분과 홈의 저면 부분에 동일하게 얇은 두께의 게이트 산화막이 형성된다.
구체적으로, 상기 라디칼 공정에 의한 게이트 산화막 형성시, 접합영역과 오버랩되는 홈의 측벽 부분에도 채널 길이로 사용되는 홈의 저면 부분과 동일하게 얇은 두께의 게이트 산화막이 형성된다.
이처럼, 상기 게이트 산화막이 얇은 두께로 홈의 전 표면 상에 형성하게 되면, 접합 누설 전류가 증가하는 현상이 나타나게 되면서, 이로 인해, 소자의 리프레쉬가 열화되기도 한다.
본 발명은 접합 영역과 오버랩되는 홈의 표면에 두꺼운 두께를 게이트 산화막을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은, 반도체기판의 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 이용하여 상기 노출된 반도체기판 부분을 일부 두께 식각하여 제1홈을 형성하는 단계; 상기 하드마스크 패턴을 이용하여 상 기 제1홈의 측벽 부분에만 이온주입되도록 상기 제1홈에 틸트 이온주입을 수행하는 단계; 상기 이온주입되지 않은 제1홈의 저면인 반도체기판 부분을 식각하여 상기 제1홈을 포함하는 제2홈을 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 제2홈이 형성된 반도체기판에 산화 공정을 수행하여 상기 제2홈의 표면 상에 저면 부분에 비해 상기 이온주입된 측벽 부분에 두께운 두께를 갖는 게이트 산화막을 형성하는 단계; 상기 게이트 산화막이 형성된 제2홈 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체기판 내에 접합 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1홈은 상기 접합 영역과 동일한 깊이를 갖도록 형성하는 것을 특징으로 한다.
상기 이온주입은 인(P)을 사용하여 수행하는 것을 특징으로 한다.
상기 하드마스크 패턴의 제거는 상기 게이트 산화막을 형성하는 공정 전에 진행하는 선 세정 공정시 수행하는 것을 특징으로 한다.
상기 선 세정 공정은 HF와 BOE의 혼합 용액을 사용하여 수행하는 것을 특징으로 한다.
본 발명은 접합 영역과 오버랩되는 홈의 측벽 부분에 틸트 이온주입을 수행한 후, 게이트 산화막을 형성함으로써, 상기 홈의 측벽 부분에 형성되는 게이트 산화막의 두께를 증가시킬 수 있다.
따라서, 본 발명은 접합 누설 전류의 증가 현상을 억제시킬 수 있고, 그래 서, 소자의 리프레쉬 특성을 개선시킬 수 있다.
본 발명은 접합 영역과 오버랩되는 홈의 표면에 선택적으로 틸트(tilt) 이온주입을 수행한다.
이렇게 하면, 상기 홈의 표면 상에 게이트 산화막을 형성하는 산화 공정에서, 상기 이온주입된 홈의 표면 부분에는 산화가 빠르게 진행되어서, 접합 영역과 오버랩되는 상기 홈의 표면 부분에는 두께운 두께의 게이트 산화막이 형성되고, 채널 길이로 사용되는 상기 홈의 저면 부분에는 얇은 두께의 게이트 산화막이 형성된다.
따라서, 본 발명은 접합 누설 전류를 감소시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1을 참조하면, 게이트 형성 영역을 갖는 반도체기판(100) 상에 하드마스크용 절연막(110)을 형성한 후, 상기 하드마스크용 절연막(110) 상에 게이트 형성 영역을 노출시키는 감광막 패턴(120)을 형성한다.
도 2를 참조하면, 상기 감광막 패턴(120)을 이용하여 상기 노출된 하드마스크용 절연막(110)을 식각하여 반도체기판(100)의 게이트 형성 영역을 노출시키는 하드마스크 패턴(111)을 형성한다.
그런다음, 상기 감광막 패턴을 공지된 공정에 따라 제거한 후, 상기 하드마스크 패턴(111)을 이용하여 상기 노출된 반도체기판(100)의 게이트 형성 영역 부분을 일부 두께 식각하여 제1홈(131)을 형성한다.
상기 제1홈(131)은 후속의 접합 영역과 동일한 깊이를 갖도록 형성한다.
도 3을 참조하면, 상기 하드마스크 패턴(111)을 이온주입 마스크로 이용하여 상기 제1홈(131)의 측벽 부분에만 이온주입되도록 상기 제1홈(131)에 틸트 이온주입(tilt implantation, 140)을 수행한다. 상기 틸트 이온주입(140)은 인(Phosphorus)을 사용하여 수행한다.
즉, 후속의 접합 영역과 오버랩되는 홈의 표면에만 이온주입되도록 틸트 이온주입(140)을 수행한다.
도 4를 참조하면, 상기 하드마스크 패턴(111)을 이용하여 상기 틸트 이온주입(140)시 이온주입되지 않은 제1홈(131)의 저면인 반도체기판(100) 부분을 식각하여 상기 제1홈을 포함하는 제2홈(132)을 형성한다.
여기서, 상기 이온주입된 제2홈의 측벽 부분은 후속의 접합 영역과 오버랩되는 부분이며, 상기 이온주입되지 않은 제2홈의 저면 부분은 채널 길이로 사용되는 부분이다.
도 5를 참조하면, 상기 잔류된 하드마스크 패턴을 제거한다. 상기 하드마스크 패턴은 후속의 게이트 산화막을 형성하는 공정 전에 진행하는 선 세정(pre cleaning) 공정으로 제거한다. 상기 세정 공정은 HF와 BOE의 혼합 용액을 사용하여 수행한다.
도 6을 참조하면, 상기 하드마스크 패턴이 제거된 반도체기판(100)에 산화(oxidation) 공정을 수행하여, 상기 제2홈(132)의 전 표면 상에 게이트 산화막(151)을 형성한다. 상기 산화 공정은 습식, 건식, 라디칼 공정 중 어느 하나의 공정으로 수행한다.
여기서, 상기 산화 공정시 상기 이온주입된 제2홈(132)의 측벽 부분에는 산화가 빠르게 진행되어서, 상기 제2홈의 측벽 부분(132a)에는 두꺼운 두께의 게이트 산화막이 형성되고, 상기 제2홈의 저면 부분(132b)에는 상기 제2홈의 측벽 부분에 형성되는 게이트 산화막의 두께 대비 얇은 두께의 게이트 산화막(151)이 형성된다.
따라서, 본 발명은, 후속의 접합 영역과 오버랩되는 상기 제2홈의 측벽 부분(132a)에 두꺼운 두께의 게이트 산화막을 형성할 수 있게 된다.
한편, 이러한 본 발명은 실제로 채널 길이로 사용되는 게이트 산화막 부분에는 영향이 미치지 않기 때문에 게이트 산화막의 신뢰성에는 영향을 주지 않는다.
도 7을 참조하면, 상기 게이트 산화막(151)이 형성된 제2홈(132)을 포함한 반도체기판 상에 폴리실리콘막(152)과 게이트 금속막(153) 및 게이트 하드마스크막(154)을 차례로 증착한다. 상기 폴리실리콘막(152)과 게이트 금속막(153) 사이에 베리어막을 더 형성할 수 있다.
그런다음, 상기 게이트 하드마스크막(154), 게이트 금속막(153)과 폴리실리콘막(152) 및 게이트 산화막(151)을 식각하여 상기 제2홈(132) 상에 게이트(150)를 형성한다.
다음으로, 상기 게이트(150)가 형성된 반도체기판(100)의 양측 부분에 접합 영역(160)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체기판 110: 하드마스크용 절연막
111: 하드마스크 패턴 120: 감광막 패턴
131: 제1홈 132: 제2홈
140: 틸트 이온주입 150: 게이트
151: 게이트 산화막 152: 폴리실리콘막
153: 게이트 금속막 154: 게이트 하드마스크막
160: 접합 영역

Claims (5)

  1. 반도체기판의 게이트 형성 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 이용하여 상기 노출된 반도체기판 부분을 일부 두께 식각하여 제1홈을 형성하는 단계;
    상기 하드마스크 패턴을 이용하여 상기 제1홈의 측벽 부분에만 이온주입되도록 상기 제1홈에 틸트 이온주입을 수행하는 단계;
    상기 이온주입되지 않은 제1홈의 저면인 반도체기판 부분을 식각하여 상기 제1홈을 포함하는 제2홈을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 제2홈이 형성된 반도체기판에 산화 공정을 수행하여 상기 제2홈의 표면 상에 저면 부분에 비해 상기 이온주입된 측벽 부분에 두께운 두께를 갖는 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막이 형성된 제2홈 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 반도체기판 내에 접합 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1홈은 상기 접합 영역과 동일한 깊이를 갖도록 형성하는 것을 특징으 로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 이온주입은 인(P)을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 하드마스크 패턴의 제거는 상기 게이트 산화막을 형성하는 공정 전에 진행하는 선 세정 공정시 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 선 세정 공정은 HF와 BOE의 혼합 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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