KR20090014020A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 활성 영역 및 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 저면부에 제1절연막을 형성하는 단계; 상기 제1절연막이 형성된 상기 트렌치 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각마스크로 이용해서 상기 제1절연막을 식각하여 홈을 형성하는 단계; 및 상기 홈이 형성된 제1절연막을 포함하여 상기 트렌치가 매립되도록 제2절연막을 형성하는 단계;를 포함한다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 인접 게이트 간의 간섭(interference) 효과를 최소화할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰이 감소함에 따라 그에 대응해서 채널 길이도 감소되고 있는 실정이다. 이러한 추세는, 저장 단위가 되는 셀 트랜지스터뿐만 아니라 주변 회로의 트랜지스터 채널 길이도 감소시키고 있는 실정이다.
그 결과, 특정한 소자에서 요구하는 모스펫 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 기존의 평면 트랜지스터 구조로는 그 한계에 부딪히고 있다.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 리세스 게이트를 갖는 모스펫 소자, 즉, 반도체 기판을 식각해서 홈을 형성한 후, 상기 홈 상에 게이트가 형성되는 구조의 반도체 소자에 대한 연구가 활발히 진행되고 있다.
상기와 같이 리세스 게이트 구조를 갖는 반도체 소자는, 식각된 반도체 기판 부분을 채널로 사용함으로써, 트랜지스터의 채널 길이를 확보할 수 있기 때문에 유효 채널 길이를 증가시킬 수 있는 장점이 있다.
그러나, 상기 리세스 게이트를 형성하기 위한 식각 공정시, 소자분리막의 손실이 발생하게 된다.
또한, 상기 리세스 게이트는 그 구조 특징상 인접 게이트(이웃 게이트 또는 패싱 게이트) 간의 전기 차폐(electrical screening)가 없기 때문에, 인접 게이트 간의 전계(electrical field)가 서로 상호작용을 하게 되면서 인접 게이트들에 걸린 전압에 의해 문턱전압(Vt)이 낮아지게 되는 현상이 발생하게 된다.
도 1에 도시된 바와 같이, 상기 홈 상에 형성되는 메인 게이트(main gate)에 대하여 패싱 게이트(passing gate)의 상태에 따라 변하는 패싱 게이트 효과가 발생하게 된다.
이러한 패싱 게이트 효과는, 패싱 게이트의 전압 상승에 따라 메인 게이트가 영향을 받음으로써, 메인 게이트의 전위(potential)가 낮춰지는 것에 의해 필드(field)의 영향이 커져서 메인 게이트의 문턱전압이 감소되는 현상이 유발된다.
결과적으로, 점차적인 고집적화에 따라 발생 되는 이웃 게이트 효과 및 패싱 게이트의 효과는 메인 게이트의 문턱전압 감소 현상을 유발시켜 트랜지스터의 오프 전류(off current)를 증가시킨다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 활성 영역 및 소자분 리 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 저면부에 제1절연막을 형성하는 단계; 상기 제1절연막이 형성된 상기 트렌치 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각마스크로 이용해서 상기 제1절연막을 식각하여 홈을 형성하는 단계; 및 상기 홈이 형성된 제1절연막을 포함하여 상기 트렌치가 매립되도록 제2절연막을 형성하는 단계;를 포함한다.
여기서, 상기 제1절연막은 100∼3000Å의 두께로 형성한다.
상기 스페이서는 질화막으로 형성한다.
상기 스페이서는 50∼500Å의 두께로 형성한다.
상기 제2절연막은 상기 홈에 형성되지 않도록 형성한다.
본 발명은 인접 게이트 간의 간섭 효과를 최소화할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 소자분리막 형성시, 트렌치 양측벽에 스페이서를 형성한 후, 상기 스페이서가 형성된 트렌치 내에 절연막을 형성한다
이렇게 하면, 후속의 리세스 게이트를 형성하기 위한 반도체 기판의 식각 공정시, 상기 스페이서로 인해 상기 소자분리막이 리세스 되어 손실되는 것을 최소화 시킬 수 있으며, 또한, 인접 게이트 간의 간섭 효과를 줄여줄 수 있다.
게다가, 상기 소자분리막 형성시, 상기 소자분리막의 하단부에만 인위적으로 보이드(Void)를 형성해준다.
이렇게 하면, 인접 게이트 간의 간섭 효과를 차단해주는 역할을 해줄 수 있으며, 이를 통해, 패싱 게이트와 메인 게이트 간의 전기적인 영향을 최소화시킬 수 있다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도 2의 A―A'선에 따라 절단하여 도시한 공정별 단면도이다.
도 2에 도시된 230a는 메인 게이트를, 230b는 이웃 게이트를, 230c는 패싱게이트를 나타낸다.
도 3a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(200) 상에 패드산화막(202)과 패드질화막(204)의 적층막으로 이루어진 하드마스크막을 형성한 후, 상기 패드질화막(204)과 패드산화막(202)을 패터닝하여 상기 반도체 기판(200)의 상기 소자분리 영역을 노출시키는 하드마스크(206)를 형성한다.
계속해서, 상기 하드마스크(206)에 의해 노출된 반도체 기판(200) 부분을 식각하여 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 반도체 기판(200)에 대해 열산화 공정을 수행하여 상기 트렌치(T) 표면 상에 측벽산화막(208)을 형성한 후, 상기 측벽산화막(208)을 포함한 하드마스크(206) 표면 상에 선형질화막(210) 및 선형산화막(도시안됨)을 형 성한다.
상기 선형질화막(210)은 후속의 소자분리막을 형성하기 위한 식각 공정시, 상기 측벽 산화막(208)이 식각되는 것을 방지하기 위해 형성해 주는 것이다. 이때, 상기 선형질화막(210)은 50∼500Å의 두께로 형성한다.
도 3c를 참조하면, 상기 선형산화막(도시안됨) 상에 상기 트렌치(T)를 매립하도록 제1절연막(212)을 형성한 후, 상기 제1절연막(212)을 상기 트렌치(T)의 저면부에 100∼3000Å의 두께로 형성되도록 에치백한다.
도 3d를 참조하면, 상기 제1절연막(212)이 형성된 상기 트렌치(T)의 양측벽에 스페이서(214)를 형성한다.
상기 스페이서(214)는 절연물질로 형성하며, 상기 절연물질은 질화막으로 형성한다. 상기 스페이서(214)는 후속의 리세스 게이트를 형성하기 위한 반도체 기판(200)의 식각 공정시, 소자분리막의 손실을 최소화시키기 위해 형성해 주는 것이다.
도 3e를 참조하면, 상기 스페이서(214)를 식각마스크로 이용해서 상기 제1절연막(212)을 식각하여 홈(H1)을 형성한다.
도 3f를 참조하면, 상기 홈(H1)이 형성된 제1절연막(212)을 포함하여 상기 트렌치(T)가 매립되도록 제2절연막(216)을 형성한다.
상기 제2절연막(216)은 상기 트렌치(T)에 형성된 상기 홈(H1) 내에 형성되지 않도록, 즉, 상기 제1절연막(212)의 하단부에 보이드(Void : V)가 형성되도록 형성하는 것이 바람직하다.
이처럼, 상기 제2절연막(216)의 형성시, 상기 보이드(V)를 하단부에만 인위적으로 형성해줌으로써, 후속으로 형성되는 게이트와 게이트들 간의 간섭 효과를 상기 보이드(V)가 차단해주는 역할을 한다.
도 3g를 참조하면, 상기 반도체 기판(200)이 노출될 때까지 제2절연막(216), 스페이서(214), 선형질화막(210), 측벽산화막(208) 및 하드마스크(206)를 차례로 식각하여 상기 트렌치(T) 내에 측벽산화막(208), 선형질화막(210), 제1절연막(212)과 제2절연막(216) 및 스페이서(214)로 이루어진 소자분리막(217)을 완성한다.
도 3h를 참조하면, 상기 활성 영역의 반도체 기판(200) 표면 상에 스크린 산화막(218)을 형성한 후, 상기 스크린 산화막(218)이 형성된 반도체 기판(200)의 결과물에 대해 이온주입을 수행하여 상기 반도체 기판(200) 내에 채널 이온 주입층(220)을 형성한다.
도 3i를 참조하면, 상기 스크린 산화막을 제거한 다음, 상기 반도체 기판(200) 상에 게이트 영역을 노출시키는 리세스 마스크(도시안됨)를 형성한다.
그런 다음, 상기 리세스 마스크에 의해 노출된 반도체 기판(200)의 게이트 영역을 식각하여 게이트용 홈(H2)을 형성한다. 이어서, 상기 리세스 마스크를 제거한다. 이때, 상기 소자분리막(217)은 상기 게이트용 홈(H2)을 형성하기 위한 식각 공정시 일부 손실(C)될 수도 있다.
그러나, 종래와 비교하였을 때, 상기 스페이서(214)를 형성해줌으로써, 상기 소자분리막(217)의 손실(C)이 발생되는 것을 크게 억제시킬 수 있다.
도 3j를 참조하면, 상기 게이트용 홈(H2)을 포함한 소자분리막(217) 표면 상 에 산화막으로 게이트 절연막(222)을 형성한 후, 상기 게이트 절연막(222) 상에 게이트 도전막(224) 및 게이트 하드마스크막(226)을 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
한편, 도 4은 본 발명의 효과를 설명하기 위해 도 2의 B―B'선에 따라 절단하여 도시한 단면도로서, 상기 소자분리막(217) 형성시, 트렌치(T) 양측벽에 스페이서(214) 및 상기 소자분리막(217)의 하단부에만 인위적으로 보이드(V)를 형성해줌으로써, 후속의 게이트용 홈을 형성하기 위한 식각 공정시 상기 소자분리막(217)의 손실(C)을 종래와 대비하여 최소화시킬 수 있으며, 이를 통해, 인접 게이트(이웃게이트 또는 패싱게이트 : 230b, 230c) 간의 간섭 효과를 차단해주는 역할을 해줄 수 있어 메인 게이트(234a)와 인접 게이트 간의 전기적인 영향을 최소화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 기술에 따른 문제점을 설명하기 위한 그림.
도 2은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도 1의 A―A'선에 따라 절단하여 도시한 공정별 단면도.
도 4은 본 발명의 효과를 설명하기 위해 도 1의 B―B'선에 따라 절단하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 패드산화막
204 : 패드질화막 206 : 하드마스크
T : 트렌치 208 : 측벽산화막
210 : 선형질화막 212 : 제1절연막
214 : 스페이서 H1, H2: 홈
216 : 제2절연막 V : 보이드
217 : 소자분리막 218 : 스크린산화막
220 : 채널 이온주입층 222 : 게이트 절연막
224 : 게이트 도전막 226 : 게이트 하드마스크막
228 : 소오스/드레인 영역 230a : 메인 게이트
230b : 이웃 게이트 230c : 패싱 게이트
Claims (5)
- 활성 영역 및 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 저면부에 제1절연막을 형성하는 단계;상기 제1절연막이 형성된 상기 트렌치 양측벽에 스페이서를 형성하는 단계;상기 스페이서를 식각마스크로 이용해서 상기 제1절연막을 식각하여 홈을 형성하는 단계; 및상기 홈이 형성된 제1절연막을 포함하여 상기 트렌치가 매립되도록 제2절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1절연막은 100∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 스페이서는 50∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제2절연막은 상기 홈에 형성되지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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