KR20090091958A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법

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KR20090091958A
KR20090091958A KR1020080017202A KR20080017202A KR20090091958A KR 20090091958 A KR20090091958 A KR 20090091958A KR 1020080017202 A KR1020080017202 A KR 1020080017202A KR 20080017202 A KR20080017202 A KR 20080017202A KR 20090091958 A KR20090091958 A KR 20090091958A
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Abstract

본 발명은 금속막을 포함한 반도체 기판이 제공되는 단계, 금속막의 표면에 O2 트리트먼트 공정을 실시하는 단계, 금속막의 상부에 하드 마스크막을 형성하는 단계, 하드 마스크막 및 금속막을 패터닝하는 단계를 포함하며, 금속막과 하드 마스크막 간의 접합성(또는, 결합력)을 향상시켜 패턴 공정 시 정렬 오차의 발생을 억제할 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속막과 하드 마스크막 간의 접합 특성을 향상시켜 패터닝 공정을 용이하게 실시할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 데이터가 저장되는 메모리 셀들 및 전압전달 스위치 역할을 하는 트랜지스터들을 포함한다. 또한, 메모리 셀들 및 트랜지스터들 간의 신호를 전달하는 금속배선들을 포함한다. 메모리 셀들, 트랜지스터들 및 금속배선들 같은 패턴(pattern)들을 형성하기 위해서는 원하는 게이트 라인 또는 금속배선용 패턴이 형성된 하드 마스크 패턴을 사용하여 패터닝 공정을 수행한다. 예를 들면, 플래시 소자의 경우, 게이트 라인 또는 금속배선용 패턴을 형성하기 위해서 금속막의 상부에 캡핑막, 하드 마스크막, 반사 방지막 및 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴에 따라 패터닝 공정을 실시할 수 있다. 이때, 캡핑막은 200Å 내지 300Å로 형성된다.
한편, 반도체 소자의 집적도가 증가함에 따라 게이트 라인 또는 금속배선의 폭이 좁아지면서 상대적으로 적층 높이가 증가하여 패터닝 공정을 수행하기가 점차 어려워지고 있다. 이에 따라, 최근에는 적층막의 높이를 낮추기 위하여 캡핑막의 형성공정을 생략하고 금속막의 상부에 하드 마스크막을 형성하기도 한다. 하지만, 금속막(예를 들면, 텅스텐(tungsten; W)막)과 하드 마스크막(예를 들면, TEOS(tetra ethyl ortho silicate)막) 간의 접합성(또는, 결합력)이 패터닝 공정을 수행하기에 충분하지가 못하여 패터닝 공정을 수행하는 동안 금속막과 하드 마스크막 간의 정렬에 오차가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 금속막의 표면에 O2 트리트먼트 처리 공정을 실시하여 금속막과 하드 마스크막 간의 접합성(또는, 결합력)을 향상시켜 패터닝 공정을 용이하게 실시할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 금속막을 포함한 반도체 기판이 제공된다. 금속막의 표면에 O2 트리트먼트 공정을 실시한다. 금속막의 상부에 하드 마스크막을 형성한다. 하드 마스크막 및 금속막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
금속막은 텅스텐(tungsten; W)막으로 형성하여, 금속막의 하부에 제1 베리어막을 형성하는 단계를 더 포함한다. 이때, 제1 베리어막은 텅스텐나이트라이드(tungsten nitride; WN)막으로 형성한다.
O2 트리트먼트 공정을 실시하는 단계 이전에, 금속막의 상부에 제2 베리어막을 형성하는 단계를 더 포함하며, 제2 베리어막은 텅스텐나이트라이드(tungsten nitride; WN)막으로 형성한다.
O2 트리트먼트 공정은 챔버 내에 O2 가스를 주입하여 실시하며, O2 가스를 20sccm 내지 100sccm 공급하여 실시한다. 또한, O2 트리트먼트 공정은 DC 파워(power)를 금속막을 형성하는 공정보다 500W 내지 1500W 만큼 높게 가하여 실시한다.
O2 트리트먼트 공정은 1초 내지 5초 동안 O2 가스를 20sccm 내지 100sccm 공급하여 실시한다.
하드 마스크막은 TEOS(tetra ethyl ortho silicate)막으로 형성하며, 하드 마스크막은 TEOS막 및 비정질 카본막을 적층하여 형성한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은, 도전막을 포함한 반도체 기판이 제공된다. 도전막의 상부에 제1 베리어막을 형성한다. 제1 베리어막의 상부에 금속막을 형성한다. 금속막의 상부에 제2 베리어막을 형성한다. 제2 베리어막의 표면에 O2 트리트먼트 공정을 실시한다. O2 트리트먼트 공정이 실시된 제2 베리어막의 상부에 하드 마스크패턴을 형성한다. 하드 마스크 패턴에 따라 패터닝 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
제1 베리어막 및 제2 베리어막은 텅스텐나이트라이드(WN)막으로 형성하며, 금속막은 텅스텐(W)막으로 형성한다.
O2 트리트먼트 공정은 DC 파워(power)를 금속막을 형성하는 공정보다 500W 내지 1500W 만큼 높게 가하며, O2 가스를 1초 내지 5초 동안 20sccm 내지 100sccm 공급하여 실시한다.
금속막을 형성하는 단계, 제2 베리어막을 형성하는 단계 및 O2 트리트먼트 공정을 실시하는 단계는 동일한 챔버 내에서 인시추(in-situ)로 실시한다.
O2 트리트먼트 공정이 실시된 제2 베리어막은 20Å 내지 50Å의 두께가 되도록 한다.
본 발명은, 금속막의 표면에 O2 트리트먼트 처리 공정을 실시하여 금속막과 하드 마스크막 간의 접합성(또는, 결합력)을 향상시킬 수 있다. 이로써, 하드 마스크막이 금속막의 상부에서 슬라이딩(sliding)되는 정렬 오차 발생을 억제할 수 있으므로 패터닝 공정을 용이하게 실시하여 수율을 증가시킬 수 있고, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 유전체막
108 : 제2 도전막 110 : 제1 베리어막
112 : 금속막 114a : 제2 베리어막
116 : 제1 하드 마스크막 118 : 제2 하드 마스크막
120 : 반사 방지막 122 : 포토레지스트 패턴
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 소자의 메모리 셀, 트랜지스터 또는 금속배선 영역과 같이 금속배선과 하드 마스크막이 접하며 패터닝(patterning) 될 영역에 적용 가능하며, 다음의 도면은 플래시 소자 중에서 메모리 셀이 형성되는 영역을 예를 들어 도시하였다.
반도체 기판(100)의 상부에 터널 절연막(102) 및 플로팅 게이트(floating gate)용 제1 도전막(104)을 형성한다. 터널 절연막(102)은 산화막으로 형성할 수 있고, 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 도면의 단면에는 도시되지 않았지만, 식각 공정을 실시하여 소자 분리용 트렌치(trench)를 형성한 후 트렌치의 내부에 절연막을 채워 소자 분리막을 형성한다. 이어서, 제1 도전막(104)의 상부에 유전체막(106), 콘트롤 게이트(control gate)용 제2 도전막(108), 제1 베리리어막(110) 및 금속막(112)을 형성한다. 유전체막(106)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 제2 도전막(108)은 폴리실리콘막으로 형성할 수 있다. 제1 베리리어막(110)은 제2 도전막(108) 및 금속막(112) 간의 접합성을 향상시키거나 확산(diffusion)을 방지하기 위하여 형성할 수 있으며, 텅스텐나이트라이드(tungsten nitride; WN)막으로 형성할 수 있다. 금속막(112)은 텅스텐(tungsten; W)막으로 형성할 수 있다. 금속막(112)은 물리적 기상 증착법(physical vapor deposition; PVD) 또는 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성할 수 있으며, 이 중에서 물리적 기상 증착법(PVD)으로 형서하는 것이 용이하다.
이어서, 금속막(112)의 상부에 금속막(112)과 후속 형성할 제1 하드 마스크막(도 1d의 116) 간의 접합성(또는, 결합력)을 향상시키기 위하여 제2 베리어막(114a)을 형성한다. 제2 베리어막(114a)은 텅스텐(W)으로 형성된 금속막(112)과의 접합성이 좋은 텅스텐나이트라이드(WN)막으로 형성하는 것이 바람직하다. 예를 들면, 금속막(112)으로 텅스텐(W)막을 형성한 후, 인시추(in-situ)로 챔버 내에 N2 가스를 주입하여 텅스텐나이트라이드(WN)막의 제2 베리어막(114a)을 형성할 수 있다.
도 1c를 참조하면, 제2 베리어막(도 1b의 114a)과 후속 형성할 제1 하드 마스크막(도 1d의 116) 간의 접합성(또는, 결합력)을 향상시키기 위하여 제2 베리어막(도 1b의 114a)의 표면에 트리트먼트(treatment) 공정을 실시한다. 트리트먼드 공정은 제2 베리어막(도 1b의 114a)을 형성한 후, N2 가스의 공급을 중단하고 인시추(in-situ)로 챔버 내에 O2 가스를 주입하여 실시할 수 있다. 구체적으로 설명하면, 트리트먼트 공정은 챔버 내부의 DC 파워(power)를 금속막(112)의 형성 공정보다 500W 내지 1500W 만큼 높게 가하여 1초 내지 5초 동안 O2 가스를 20sccm 내지 100sccm 공급하여 실시할 수 있다. 이로써, O2 트리트먼트 공정이 실시된 제2 베리어막(114b)이 형성된다. 또한, 금속막(112) 및 제2 베리어막(114a)의 형성 공정과 O2 트리트먼트 공정을 모두 동일한 챔버 내에서 인시추(in-situ)로 실시할 수 있으므로 공정 시간을 단축할 수 있다.
또는, 제2 베리어막(도 1b의 114a)의 형성 공정을 생략하고 금속막(112)의 상부에 O2 트리트먼트 공정을 실시할 수도 있다. 하지만, 텅스텐나이트라이드(WN)막으로 제2 베리어막(도 1b의 114a)을 형성한 후, 제2 베리어막(114a)의 표면에 O2 트리트 먼트 공정을 실시하는 것이 접합성(또는, 결합력)을 향상시키기에 더욱 바람직하다. O2 트리트먼트 공정이 실시된 제2 베리어막(114b)은 20Å 내지 50Å의 두께가 되도록 하는 것이 바람직하다.
도 1d를 참조하면, O2 트리트먼트 공정이 실시된 제2 베리어막(114b)의 상부에 제1 하드 마스크막(116), 제2 하드 마스크막(118) 및 반사 방지막(120)을 형성한다. 제1 하드 마스크막(116)은 TEOS(tetra ethyl ortho silicate)막으로 형성하는 것이 바람직하다. 특히, 제1 하드 마스크막(116)을 TEOS막과 같은 산화막으로 형성할 때, 제2 베리어막(114b)의 표면은 O2 트리트먼트 공정에 의해 얇은 산화막이 형성되어 있으므로 접합성(또는, 결합력)이 향상될 수 있다. 제2 하드 마스크막(118)은 비정질 카본(amorphous carbon)막으로 형성할 수 있다. 반사 방지막(120)은 SiON막으로 형성할 수 있다.
도 1e를 참조하면, 반사 방지막(도 1d의 120)의 상부에 게이트 라인 패턴이 형성된 포토레지스트 패턴(122)을 형성한다. 이어서, 포토레지스트 패턴(122)에 따라 식각 공정을 실시하여 반사방지 패턴(120a), 제2 하드 마스크 패턴(118a) 및 제1 하드 마스크 패턴(116a)을 형성한다.
도 1f를 참조하면, 포토레지스트 패턴(도 1e의 122)에 따라 식각 공정을 실시하여 제2 베리어패턴(114c), 금속패턴(112a), 제1 베리어패턴(110a), 제2 도전패턴(108a), 유전체패턴(106a), 제1 도전패턴(104a) 및 터널절연 패턴(102a)을 형성한다. 식각 공정 시, 포토레지스트 패턴(도 1e의 122), 반사방지 패턴(도 1e의 120a) 및 제2 하드 마스크 패턴(도 1e의 118a)이 제거될 수 있으며, 최종적으로는 제1 하드 마스크 패턴(116a)에 따라 패터닝 공정을 완료할 수 있다.
패터닝 공정 시, O2 트리트먼트 공정이 실시된 제2 베리어패턴(114c)은 금속패턴(112a)과 제1 하드 마스크 패턴(116a) 간의 접합성(또는, 결합력)을 향상시켜 주기 때문에 제1 하드 마스크 패턴(116a)의 슬라이딩(sliding) 현상을 방지할 수 있다. 이로써, 게이트 라인의 패터닝 공정을 용이하게 실시할 수 있고, 정렬(align) 오차의 발생을 억제할 수 있으므로 수율을 증가시킬 수 있으며, 반도체 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (18)

  1. 금속막을 포함한 반도체 기판이 제공되는 단계;
    상기 금속막의 표면에 O2 트리트먼트 공정을 실시하는 단계;
    상기 금속막의 상부에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막 및 상기 금속막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속막은 텅스텐(tungsten; W)막으로 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속막의 하부에 제1 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1 베리어막은 텅스텐나이트라이드(tungsten nitride; WN)막으로 형성하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 O2 트리트먼트 공정을 실시하는 단계 이전에,
    상기 금속막의 상부에 제2 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제2 베리어막은 텅스텐나이트라이드(tungsten nitride; WN)막으로 형성하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 O2 트리트먼트 공정은 챔버 내에 O2 가스를 주입하여 실시하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 O2 트리트먼트 공정은 상기 O2 가스를 20sccm 내지 100sccm 공급하여 실시하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 O2 트리트먼트 공정은 DC 파워(power)를 상기 금속막을 형성하는 공정보다 500W 내지 1500W 만큼 높게 가하여 실시하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 O2 트리트먼트 공정은 1초 내지 5초 동안 O2 가스를 20sccm 내지 100sccm 공급하여 실시하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 하드 마스크막은 TEOS(tetra ethyl ortho silicate)막으로 형성하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 하드 마스크막은 TEOS막 및 비정질 카본막을 적층하여 형성하는 반도체 소자의 제조 방법.
  13. 도전막을 포함한 반도체 기판이 제공되는 단계;
    상기 도전막의 상부에 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막의 상부에 금속막을 형성하는 단계;
    상기 금속막의 상부에 제2 베리어막을 형성하는 단계;
    상기 제2 베리어막의 표면에 O2 트리트먼트 공정을 실시하는 단계;
    상기 O2 트리트먼트 공정이 실시된 상기 제2 베리어막의 상부에 하드 마스크패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴에 따라 패터닝 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 베리어막 및 상기 제2 베리어막은 텅스텐나이트라이드(WN)막으로 형성하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 금속막은 텅스텐(W)막으로 형성하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 O2 트리트먼트 공정은 DC 파워(power)를 상기 금속막을 형성하는 공정보다 500W 내지 1500W 만큼 높게 가하며, O2 가스를 1초 내지 5초 동안 20sccm 내지 100sccm 공급하여 실시하는 반도체 소자의 제조 방법.
  17. 제 13 항에 있어서,
    상기 금속막을 형성하는 단계, 상기 제2 베리어막을 형성하는 단계 및 상기 O2 트리트먼트 공정을 실시하는 단계는 동일한 챔버 내에서 인시추(in-situ)로 실시하는 반도체 소자의 제조 방법.
  18. 제 13 항에 있어서,
    상기 O2 트리트먼트 공정이 실시된 상기 제2 베리어막은 20Å 내지 50Å의 두께가 되도록 하는 반도체 소자의 제조 방법.
KR1020080017202A 2008-02-26 2008-02-26 반도체 소자의 제조 방법 KR20090091958A (ko)

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* Cited by examiner, † Cited by third party
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CN111919284A (zh) * 2018-03-01 2020-11-10 应用材料公司 在器件制造中形成金属硬掩模的系统和方法

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