KR20090084892A - 다결정 웨이퍼들의 응용들 - Google Patents

다결정 웨이퍼들의 응용들 Download PDF

Info

Publication number
KR20090084892A
KR20090084892A KR1020097010724A KR20097010724A KR20090084892A KR 20090084892 A KR20090084892 A KR 20090084892A KR 1020097010724 A KR1020097010724 A KR 1020097010724A KR 20097010724 A KR20097010724 A KR 20097010724A KR 20090084892 A KR20090084892 A KR 20090084892A
Authority
KR
South Korea
Prior art keywords
wafer
polycrystalline
single crystal
wafers
die
Prior art date
Application number
KR1020097010724A
Other languages
English (en)
Other versions
KR101225822B1 (ko
Inventor
마이클 골드스테인
어윈 야블록
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20090084892A publication Critical patent/KR20090084892A/ko
Application granted granted Critical
Publication of KR101225822B1 publication Critical patent/KR101225822B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

다결정 실리콘을 포함하는 웨이퍼가, 핸들링 웨이퍼, 테스트 웨이퍼, 더미 웨이퍼, 또는 결합되는 다이의 기판을 포함하여, 다양한 응용에서 이용된다. 단결정 대신에 다결정 물질의 이용이 비용을 낮출 수 있다.
Figure 112009031521678-PCT00001
다결정 실리콘, 단결정 실리콘, 웨이퍼, 다이, 기판, 반도체

Description

다결정 웨이퍼들의 응용들{APPLICATIONS OF POLYCRYSTALLINE WAFERS}
대부분의 집적 회로들은 오늘날 단결정 실리콘 웨이퍼들 상에 형성된다. 단결정 실리콘 웨이퍼들은 기계적 핸들링 웨이퍼들, 테스트 웨이퍼들, 및 반도체 프로세싱 동작들에서의 더미 웨이퍼들로서 이용된다. 그러나, 단결정 실리콘 잉곳들(ingots) 및 웨이퍼들의 공급은 제한되기 때문에, 비용이 많이 들게 된다.
도 1a는 다결정 물질을 포함하는 웨이퍼를 예시하는 상면도.
도 1b는 동일한 웨이퍼를 예시하는 측면 단면도.
도 2 및 도 3은 복합 웨이퍼들을 예시하며 다결정 부분 및 단결정 부분을 갖는 상면도들.
도 4는 복합 웨이퍼를 만드는 하나의 가능한 방법을 설명하는 흐름도.
도 5는 복합 웨이퍼가 놓일 수 있는 하나의 이용을 설명하는 흐름도.
도 6은 결합된 디바이스에서 기판으로서, 다결정 웨이퍼들이 놓일 수 있는 다른 이용을 예시하는 흐름도.
도 7a 내지 도 7d는 이러한 결합을 예시하는 측면 단면도들.
도 8a는 결합된 웨이퍼 상에 디바이스들을 형성한 다이의 일 실시예를 예시하는 측면 단면도.
도 8b는 도 8a의 다이의 상면도.
다양한 실시예에서, 폴리실리콘을 적어도 부분적으로 포함하는 웨이퍼들이 이전에 단결정 실리콘 웨이퍼들이 이용되었던 상황들에서 반도체 프로세싱에 이용된다. 다음의 설명에서, 다양한 실시예가 설명될 것이다. 그러나, 관련 기술 분야의 전문가이면, 다양한 실시예는 하나 이상의 특정 상세 없이, 또는 다른 치환 및/또는 추가 방법들, 물질들, 또는 컴포넌트들을 가지고, 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 공지된 구조들, 물질들, 또는 동작들은 본 발명의 다양한 실시예의 양태들을 불명료하게 하는 것을 피하기 위해 상세하게 도시하거나 설명하지 않는다. 유사하게, 설명의 목적으로, 특정 번호들, 물질들, 및 구성들은 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그럼에도 불구하고, 본 발명은 특정 상세들 없이 실시될 수 있다. 또한, 도면들에 도시된 다양한 실시예는 예시적인 표현이고 반드시 축척으로 그려질 필요는 없다는 것을 이해할 것이다.
본 명세서에서 "일 실시예" 또는 "실시예"에 대한 언급들은, 그 실시예와 관련하여 설명된 특정 특징, 구조, 물질, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하며, 그것들이 모든 실시예에 존재한다는 것을 나타내지는 않는다. 그러므로, 본 명세서의 여러 곳에서의 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은, 반드시 본 발명의 동일한 실시예를 지칭하고 있지는 않다. 또한, 특정 특징, 구조, 물질, 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다. 다양한 추가적인 층들 및/또는 구조들이 포함될 수 있고 및/또는 설명된 특징들이 다른 실시예들에서 생략될 수 있다.
본 발명을 이해하는 데 가장 도움이 되는 방식으로, 다양한 동작들이 복수의 개별 동작들로서 차례로 설명될 것이다. 그러나, 설명 순서는 이들 동작들이 반드시 순서 의존적임을 의미하는 것으로 해석되어서는 안된다. 특히, 이들 동작들은 제시 순서로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와 상이한 순서로, 연속하여 또는 병렬로 수행될 수 있다. 다양한 추가 동작들이 수행될 수 있고 및/또는 설명된 동작들이 추가 실시예들에서 생략될 수 있다.
도 1a는 다결정 물질을 포함하는 웨이퍼(102)를 예시하는 상면도이다. 도 1b는 동일한 웨이퍼(102)를 예시하는 측면 단면도이다. 웨이퍼(102)는 실시예에서 실질적으로 완전히 다결정인 물질이다. 실시예에서, 웨이퍼(102)는 실질적으로 완전히 폴리실리콘이다. 다른 실시예들에서, 폴리실리콘과 같은 다결정 물질인 웨이퍼(102)의 부분들이 존재할 수 있으며, 웨이퍼(102)의 다른 실질적 영역들은 단결정 실리콘과 같은 단결정 물질일 수 있다. 예시된 바와 같이, 웨이퍼(102)는 실질적으로 원형이다. 웨이퍼(102)는 직경이 200mm, 300mm, 450mm 또는 다른 사이즈일 수 있다. 웨이퍼(102)는 다른 실시예들에서 다른 비-원형 및/또는 다른 사이즈를 가질 수 있다.
도 1c는 도 1a 및 도 1b에 도시된 것보다 더 상세하게 웨이퍼(102)의 일부분을 예시하는 단면도이다. 도 1c에서 보는 바와 같이, 웨이퍼(102)는 입자(104a), 입자(104b), 입자(104c) 등과 같은 다수의 결정 입자(104)를 포함한다. 입자들(104) 간에 입계들(grain boundaries)이 존재한다. 각각의 입자(104)는 그 자신 의 결정 배향(crystal orientation)을 가질 수 있는데, 결정 배향은 인접한 입자들(104)의 배향과 상이할 수 있다.
전술한 바와 같이, 실질적으로 전체 웨이퍼(102)는 이 다결정 구조로 되어 있을 수 있다. 이러한 웨이퍼(102)는 소결(sintering)에 의해 형성될 수 있다. 실리콘 파우더(silicon powder)는 웨이퍼(102)의 원하는 특성들(예를 들어, 입자 사이즈 등)에 의해 결정되는 열 및 온도에서 접합되어(brought together) 잉곳(ingot)을 형성할 수 있다. 잉곳은 그 다음에 슬라이스(slice)로 되고, 슬라이스들은 연마되어 다수의 웨이퍼(102)를 형성한다. 이러한 소결 동작은 단결정 물질의 잉곳의 성장보다 간단하고 값이 쌀 수 있기 때문에, 웨이퍼(102)는 단결정 웨이퍼들보다 덜 비싸고 더 쉽게 이용가능할 수 있다.
도 2 및 도 3은 다결정 부분(106) 및 단결정 부분(108)을 갖는 복합 웨이퍼들(202 및 302)을 예시하는 상면도들이다. 본원에서, "복합 웨이퍼(composite wafer)"라는 용어는 다결정 부분(106) 및 단결정 부분(108)을 갖는 웨이퍼를 의미하며, 단결정 부분(108)은 웨이퍼(202, 302)의 체적의 적어도 15%를 차지한다. 일부 실시예들에서, 단결정 부분(108)은 웨이퍼(202, 302)의 체적의 25%, 30%, 40%, 50% 또는 심지어 그 이상을 차지할 수 있다. 실시예에서, 단결정 부분(108)은 웨이퍼(202, 302)의 체적의 약 42%와 46% 사이를 차지한다. 다결정 부분(106)은 실질적으로 웨이퍼의 나머지 부분 모두를 차지할 수 있다. 실시예에서, 단결정 부분(108)은 웨이퍼(202, 302)의 체적의 약 42%와 46% 사이를 차지하며, 다결정 부분(106)은 그 체적의 약 58%와 54% 사이를 차지한다. 단결정 부분(108) 및 다결정 부분(106)의 직경들은, 450mm 다결정 부분(106) 내에 200mm 단결정 부분(108), 450mm 다결정 부분(106) 내에 300mm 단결정 부분(108), 600mm 다결정 부분(106) 내에 450mm 단결정 부분(108) 또는 다른 사이즈와 같은, 원하는 임의의 사이즈일 수 있다.
도 2에 예시된 실시예에서, 웨이퍼(202)는 실질적으로 원형인 다결정 부분(106) 내에 대략 중심에 있는 실질적으로 원형인 단결정 부분(108)을 포함한다. 도 3에 예시된 실시예에서, 웨이퍼(302)는 실질적으로 원형인 다결정 부분(106)의 중심으로부터 오프셋된 실질적으로 원형인 단결정 부분(108)을 포함하여, 단결정 부분(108)이 웨이퍼(302)의 중심으로부터 거의(almost) 바깥쪽 에지로 연장한다. 웨이퍼들(202 및 302) 각각에서 단결정 부분(108)은 웨이퍼(202, 302)의 전체 두께를 관통하여 연장한다. 다른 실시예들에서, 단결정 부분(108)은 전체 두께를 관통하여 연장하지 않을 수 있고, 다결정 부분(106)과 상이한 형태를 가질 수 있고, 및/또는 다결정 부분(106)에 의해 완전히 포위되지 않을 수 있다(웨이퍼의 에지에 또는 그에 인접해 있을 수 있다). 또 다른 실시예들에서, 하나의 450mm 직경의 다결정 부분(106) 내에 2개의 200mm 직경의 원형 단결정 부분들(108)과 같은, 다결정 부분(106) 내에 하나보다 많은 단결정 부분(108)이 존재할 수 있다. 복합 웨이퍼들의 다양한 다른 배열이 또한 가능하다.
도 4는 도 2 및 도 3에 도시된 것과 같은, 복합 웨이퍼(202, 302)를 만들기 위한 하나의 가능한 방법을 설명하는 흐름도이다. 먼저, 단결정 잉곳이 형성된다(402). 이 잉곳은 이 기술분야에 알려져 있는 바와 같이 형성된(402) 단결정 실 리콘 잉곳일 수 있다. 그 다음에 잉곳을 다결정 물질에 끼워넣어 복합 잉곳을 형성한다(404). 실시예에서, 단결정 실리콘 잉곳이 실리콘 파우더에서 원하는 위치에 배치되고 나서, 소결되어 복합 잉곳의 다결정 부분(106)을 형성한다. 복합 잉곳은 그 다음에 웨이퍼들로 슬라이스된다(406). 복합 웨이퍼(202, 302)를 만들기 위한 다른 적절한 방법들이 또한 이용될 수 있다.
도 5는 테스트 웨이퍼로서 복합 웨이퍼(202, 302)가 놓일 수 있는 하나의 이용을 설명하는 흐름도이다. 테스트 웨이퍼들을 이용하여, 에칭 프로세스, 성막 프로세스, CMP(chemical mechanical planarization) 프로세스, 리소그래픽 프로세스, 또는 다른 프로세스들과 같은 프로세스의 유효성을 특징지을 수 있다. 웨이퍼는 그것이 디바이스들이 형성되는 웨이퍼인 것처럼 반도체 장비에 의해 프로세싱되지만, 그 다음에 프로세스 및 장비를 모니터링하기 위해 나중에 테스트된다. 이 테스트 웨이퍼들은 팔 수 있는 제품으로 되지 않기 때문에, 그들의 가격을 내리는 것이 바람직하다.
도 5에 도시된 바와 같이, 복합 테스트 웨이퍼가 프로세싱된다(502). 프로세싱 후에, 그 프로세스의 결과들이 복합 웨이퍼(202, 302)의 단결정 부분(108)에서 측정된다. 예를 들어, 오프셋된 단결정 실리콘 부분(108)을 갖는 복합 웨이퍼(302)에 의해, 웨이퍼의 중심으로부터 웨이퍼(302)의 에지까지의 거의 모든 부분(또는 심지어 모든 부분)에서의 프로세스의 유효성이, 웨이퍼가 완전히 단결정 실리콘일 것을 요구하지 않고 측정될 수 있다. 이러한 방식으로, 테스트 웨이퍼(302)의 대부분은 덜 비싼 폴리실리콘 부분(106)일 수 있고, 여전히 원하는 테스 트 결과들은 실현될 수 있다.
복합 웨이퍼들(202, 302) 또는 실질적으로 완전히 다결정 웨이퍼들(102)은 또한 값비싼 단결정 웨이퍼들 대신에 핸들링 또는 더미 웨이퍼들로서 이용될 수 있다. 다결정 웨이퍼(102)의 물질 그 자체는 단결정 웨이퍼들의 물질과 동일할 수 있기 때문에(폴리실리콘 대 단결정 실리콘과 같이), 다결정 웨이퍼(102)는 단결정 웨이퍼들과 실질적으로 동일한 방식으로 작용할 수 있으며, 그러므로 대용으로 이용될 수 있다.
예를 들어, 웨이퍼들을 기계적으로 핸들링하는 장비를 설계할 때, 핸들링 웨이퍼들은 이 장비를 테스트하는 데 이용된다. 다결정 웨이퍼들(102, 202, 302)은 프로세싱 장비의 안으로 또는 밖으로 웨이퍼들(102)을 이동시키는 장비를 테스트하기 위해, 장비에 의한 프로세싱 동안 웨이퍼가 어떻게 적소에 유지되는지를 테스트하기 위해, 웨이퍼들이 이곳저곳으로 이동되는 컨테이너들을 테스트하기 위해, 및 다른 핸들링 활동들을 위해 이용될 수 있다.
유사하게, 다결정 웨이퍼들(102, 202, 302)은 프로세싱 장비에서 더미 웨이퍼들로서 이용될 수 있다. 더미 웨이퍼들은 실제 제품이 만들어지는 웨이퍼들과 함께 프로세싱 장비 내로 적재되는 웨이퍼들이다. 더미 웨이퍼들과 다른 웨이퍼들 모두 장비에 의해 프로세싱된다. 더미 웨이퍼들은 실제 웨이퍼들의 올바른 프로세싱이 실현되는 것을 보증하는 데 도움을 주기 위해 이용된다. 예를 들어, 노(furnace)에서 상부의 몇개의 웨이퍼들 및 바닥부의 몇개의 웨이퍼들은 더미 웨이퍼들일 수 있고, 제품이 만들어지는 실제 웨이퍼들은 노의 중간에 있다. 더미 웨이퍼들은 가스의 흐름 및 실제 온도가 한결같고 원하는 바와 같은 것을 보증하는 데 도움을 주고, 더미 웨이퍼들이 있는 노의 맨 끝에서의 가스 흐름 및 온도는 프로세싱을 위해 용인할 수 있는 것보다 더 변동할 수 있다. 단결정 웨이퍼들은 이러한 상황에서 요구되지 않기 때문에, 다결정 웨이퍼들(102, 202, 302)이 이용될 수 있다.
도 6은 결합된 디바이스에서 기판으로서, 다결정 웨이퍼들(102)이 놓일 수 있는 다른 이용을 예시하는 흐름도이다. 결합되는 디바이스에서, 제1 웨이퍼가 다결정 웨이퍼에 결합될 수 있다(602). 도 7a는 이러한 결합(602)을 예시하는 측면 단면도이다. 예시된 실시예에서, 제1 웨이퍼(704)가 다결정 웨이퍼(702)에 결합되어(602), 결합된 웨이퍼를 형성한다. 다결정 웨이퍼(702)는 실시예에서 실질적으로 완전히 다결정 실리콘일 수 있거나, 도 2 및 도 3에 예시된 것과 같은 복합 웨이퍼일 수 있거나, 또는 다른 유형의 다결정 웨이퍼일 수 있다. 다결정 웨이퍼(702)는 폴리실리콘 또는 다른 물질을 포함할 수 있다. 제1 웨이퍼(704)는 단결정 실리콘 웨이퍼 또는 다른 유형의 웨이퍼일 수 있다. 예를 들어, 제1 웨이퍼(704)는 다양한 실시예들에서 Ⅲ-Ⅴ족 물질, SiGe 물질, 또는 다른 물질들을 포함할 수 있다. 다른 실시예에서, 제1 웨이퍼(704)는 반도전성 물질의 층 또는 영역뿐만 아니라 절연 물질의 층 또는 영역을 포함할 수 있다. 이러한 실시예에서, SOI(semiconductor-on-insulator) 웨이퍼들에서와 같이 매몰(buried) 산화물 층을 형성하기 위해 절연 물질의 층 또는 영역은 반도전성 물질 층 또는 영역과 다결정 웨이퍼(702) 사이에 있을 수 있다. 다른 유형의 웨이퍼들이 또한 결합될 수 있 다(602). 그 결과로 생긴 결합된 웨이퍼(706)는 도 7b에 도시된다. 웨이퍼를 다른 웨이퍼에 결합하는 것(602)이 논의되지만, 다른 실시예들에서 웨이퍼는 웨이퍼, 다이, 또는 다른 물질의 일부분에 결합될 수 있다는 것에 주목한다.
도 6을 참조하면, 제1 웨이퍼(704)의 일부분이 제거된다(604). 도 7c는 다결정 웨이퍼(702) 상의 제1 웨이퍼(704)의 나머지 부분(708)을 예시하는 측면 단면도이다. 제1 웨이퍼(704)의 일부분은 그라인딩(grinding), 분할면(cleavage plane)에서 제1 웨이퍼(704)를 쪼개기(cleaving), 또는 다른 방법들과 같은, 임의의 적절한 방법에 의해 제거될 수 있다.
도 6을 다시 참조하면, 제1 웨이퍼의 남은 부분 상에 디바이스들을 형성하여(606) 디바이스 층(712)을 형성한다. 이 디바이스들은 트랜지스터들 또는 다른 구조들을 포함할 수 있다. 예를 들어, 전체 마이크로프로세서가 디바이스 층(712) 상에 형성될 수 있다(606). 디바이스 층(712)은 제1 웨이퍼(704)의 남은 얇게 된 부분(708)뿐만 아니라 다수의 구조층을 포함할 수 있다. 이 시점에서, 다결정 웨이퍼(702)는 디바이스들의 형성(606) 동안 기계적 지지를 제공할 수 있다. 예를 들어, 다결정 웨이퍼(702)는 약 770 마이크로미터의 두께를 가질 수 있으며, 디바이스 층(712)은 단지 수(a few) 마이크로미터 두께이다. 다른 두께들이 또한 다른 실시예들에서 이용될 수 있다.
한번 더 도 6을 참조하면, 다결정 웨이퍼(702)가 얇게 된다(608). 도 7d는 얇게 된 폴리실리콘 웨이퍼(710)를 예시하는 측면 단면도이다. 더 두꺼운 웨이퍼(702)가 프로세싱 동안 기계적 지지를 제공함에 있어서 유용할 수 있지만, 웨이 퍼(702)는 마이크로프로세서 다이들과 같은 개별 다이들로 얇게 되고(608) 잘라진다(diced). 이러한 실시예에서, 다이는 다결정 층 상에 디바이스 층을 가진다.
도 8a는 결합된 웨이퍼(706) 상에 디바이스들을 형성한(606) 다이의 일 실시예를 예시하는 측면 단면도이다. 예시된 실시예에서, 2개의 트랜지스터(820, 822)가 도시되어 있다. 트랜지스터들(820, 822)은 예를 들어, 단결정 실리콘, SiGe, Ⅲ-Ⅴ족 물질, 또는 다른 물질일 수 있는 반도전성 영역(802) 상에 형성된다. 반도전성 영역(802)은 얇게 된 다결정 층(710) 상에 있다. 절연 영역과 같이, 반도전성 영역(802)과 다결정 층(710) 사이에 추가 영역들이 존재할 수 있다. 트랜지스터들(820, 822) 각각은 게이트(804), 스페이서들(806), 그리고 소스 및 드레인 영역들(808)을 갖는다. 트렌치 분리 영역들(810)은 트랜지스터들(820, 822)을 분리한다. 트랜지스터들(820, 822), 반도전성 영역(802), 및 반도전성 영역(802)과 얇게 된 다결정 층(710) 사이의 절연층(포함된 경우)은 모두 디바이스 층(712)의 일부로 고려될 수 있다. 도 8a에 평면 트랜지스터들(820, 822)로서 예시되어 있지만, 디바이스 층(712)은 비-평면 트랜지스터들, 양자 우물 채널(quantum well channel) 트랜지스터들, 또는 다른 액티브 또는 패시브 디바이스들을 포함하는 다른 유형의 디바이스들을 포함할 수 있다.
도 8b는 도 8a의 다이의 상면도이다. 도 8b에서 보는 바와 같이, 다결정 층(710)의 상부에 디바이스 층(712)을 갖는 다이는 폭(830) 및 길이(840)를 갖는다. 다결정 층(710)은 디바이스 층(712)과 영역이 실질적으로 동일한 공간에 걸치고 있어, 동일한 폭(830) 및 길이(840)(또는 다른 비-직사각형을 위한 다른 치수 들)를 가진다. 그러므로, 다이는 가장 적절한 어떤 물질이라도 갖는 디바이스 층(712)을 가질 수 있고, 비용을 줄이는 하부의 다결정 층(710)을 가질 수 있다. 실시예에서, 디바이스 층(712)은 단결정 실리콘 상에 형성되고, 다결정 층(710)은 실질적으로 덜 비싼 폴리실리콘으로 구성된다.
본 발명의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 이것은 모든 것을 망라한 것이 아니며, 본 발명을 개시된 정확한 형태들로 한정하는 것으로 의도되지 않는다. 이러한 설명 및 다음의 특허청구범위는, 설명의 목적으로만 이용되며 한정으로서 해석되어서는 안 되는, 좌, 우, 상부, 바닥부, 위, 아래, 상위, 하위, 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적 수직 위치를 나타내는 용어들은 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 가리키며; 기판은 실제로 기판의 "상부" 측이 기준의 표준 지상 프레임(standard terrestrial frame)에서 "바닥부" 측보다 낮을 수 있도록 임의의 배향으로 될 수 있고 여전히 "상부"라는 용어의 의미 내에 있다. 본 명세서(특허청구범위를 포함함)에서 이용되는 바와 같이 "상(on)"이라는 용어는 제2 층 "상"의 제1 층이 구체적으로 언급하지 않는 한 제2 층과 바로 접촉하여 바로 위에 있는 것을 나타내지 않으며, 제1 층과 제1 층 상의 제2 층 사이에 제3 층 또는 다른 구조가 존재할 수 있다. 본 명세서에 설명된 디바이스 또는 물품의 실시예들은 다수의 위치 및 배향으로 제조, 이용, 또는 선적될 수 있다. 관련 기술분야의 전문가는 전술한 교시에 비추어 많은 변형 및 수정이 가능하다는 것을 알 수 있다. 이 기술분야의 전문가들은 도면들에 도시된 다양한 컴포넌트에 대 한 다양한 등가의 조합 및 치환을 인식할 것이다. 따라서, 본 발명의 범위는 이 상세한 설명에 의해 한정되지 않으며, 본원에 첨부된 특허청구범위에 의해 한정된다는 것이 의도된다.

Claims (21)

  1. 반도체 다이로서,
    상기 다이의 영역에 실질적으로 동일한 공간에 걸치는 바닥부 다결정 층; 및
    상기 다결정 층 상의 디바이스 층
    을 포함하고,
    상기 디바이스 층은 복수의 트랜지스터를 포함하는 반도체 다이.
  2. 제1항에 있어서, 상기 바닥부 다결정 층은 다결정 실리콘인 반도체 다이.
  3. 제2항에 있어서, 상기 디바이스 층은 상기 복수의 트랜지스터를 위한 기판으로서 Ⅲ-Ⅴ족 물질 영역을 포함하는 반도체 다이.
  4. 제2항에 있어서, 상기 디바이스 층은 상기 복수의 트랜지스터를 위한 기판으로서 단결정 실리콘 영역을 포함하는 반도체 다이.
  5. 제1항에 있어서, 상기 디바이스 층은 절연층 및 상기 절연층 상의 반도전성 영역을 포함하며, 상기 반도전성 영역은 상기 복수의 트랜지스터를 위한 기판인 반도체 다이.
  6. 제1항에 있어서, 상기 다이는 마이크로프로세서 다이인 반도체 다이.
  7. 다결정 부분을 포함하는 웨이퍼를 이용하는 단계를 포함하며,
    상기 다결정 부분은, 반도체 프로세싱 장비에서, 상기 웨이퍼의 상부로부터 바닥부로 연장되며, 상기 웨이퍼는 테스트 웨이퍼, 핸들링(handling) 웨이퍼, 및 더미 웨이퍼로 이루어지는 그룹 중의 하나로서 이용되는 방법.
  8. 제7항에 있어서, 상기 웨이퍼는 실질적으로 폴리실리콘으로 이루어지는 방법.
  9. 제7항에 있어서, 상기 웨이퍼는 폴리실리콘 부분 내에 삽입된 단결정 실리콘 부분을 포함하는 복합(composite) 웨이퍼인 방법.
  10. 제9항에 있어서, 상기 웨이퍼는 실질적으로 원형이며, 상기 단결정 실리콘 부분은 실질적으로 원형이며, 상기 단결정 실리콘 부분은 상기 웨이퍼 내에서 실질적으로 중심에 있는 방법.
  11. 제9항에 있어서, 상기 웨이퍼는 실질적으로 원형이며, 상기 단결정 실리콘 부분은 실질적으로 원형이며, 상기 단결정 실리콘 부분은 상기 웨이퍼 내에서 오프셋되는 방법.
  12. 제9항에 있어서, 상기 웨이퍼는 프로세스를 모니터링하기 위해 상기 단결정 부분으로부터 측정이 행해지는, 테스트 웨이퍼로서 이용되는 방법.
  13. 다결정 웨이퍼에 반도체 물질을 결합하는 단계;
    상기 반도체 물질을 얇게 하는 단계; 및
    상기 반도체 물질 상에 복수의 디바이스를 형성하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 다결정 웨이퍼는 실질적으로 폴리실리콘으로 이루어지는 방법.
  15. 제14항에 있어서, 상기 반도체 물질은 실질적으로 단결정 실리콘으로 이루어지는 방법.
  16. 제15항에 있어서, 상기 복수의 디바이스를 형성하는 단계는, 마이크로프로세서를 형성하는 단계를 포함하며, 상기 결합된 웨이퍼들을 다이들로 잘라내는 단계를 더 포함하는 방법.
  17. 웨이퍼로서,
    상기 웨이퍼의 두께와 동일한 두께를 갖는 다결정 부분; 및
    상기 웨이퍼의 두께인 두께를 갖는 단결정 부분
    을 포함하고,
    상기 단결정 부분은 상기 웨이퍼의 체적의 적어도 15%를 차지하는 웨이퍼.
  18. 제17항에 있어서, 상기 다결정 부분은 실질적으로 폴리실리콘으로 이루어지고, 상기 단결정 부분은 실질적으로 단결정 실리콘으로 이루어지는 웨이퍼.
  19. 제17항에 있어서, 상기 단결정 부분은 상기 다결정 부분에 의해 실질적으로 포위되고, 상기 단결정 부분은 원형이고, 상기 단결정 부분은 상기 다결정 부분의 중심으로서 오프셋되는 웨이퍼.
  20. 제19항에 있어서, 상기 단결정 부분은 상기 웨이퍼의 에지에 인접하도록 상기 웨이퍼의 중심으로부터 연장하는 웨이퍼.
  21. 제17항에 있어서, 상기 다결정 부분은 상기 웨이퍼의 체적의 적어도 25%를 차지하는 웨이퍼.
KR1020097010724A 2006-11-27 2007-10-29 다결정 웨이퍼들의 응용들 KR101225822B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/563,626 US20080122042A1 (en) 2006-11-27 2006-11-27 Applications of polycrystalline wafers
US11/563,626 2006-11-27
PCT/US2007/082904 WO2008067098A2 (en) 2006-11-27 2007-10-29 Applications of polycrystalline wafers

Publications (2)

Publication Number Publication Date
KR20090084892A true KR20090084892A (ko) 2009-08-05
KR101225822B1 KR101225822B1 (ko) 2013-01-23

Family

ID=39471659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097010724A KR101225822B1 (ko) 2006-11-27 2007-10-29 다결정 웨이퍼들의 응용들

Country Status (6)

Country Link
US (1) US20080122042A1 (ko)
KR (1) KR101225822B1 (ko)
CN (1) CN102067311A (ko)
DE (1) DE112007002906T5 (ko)
TW (1) TW200847346A (ko)
WO (1) WO2008067098A2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100203350A1 (en) * 2007-07-20 2010-08-12 Bp Corporation Noth America Inc. Methods and Apparatuses for Manufacturing Cast Silicon from Seed Crystals
US8236428B2 (en) * 2008-07-10 2012-08-07 Jx Nippon Mining & Metals Corporation Hybrid silicon wafer and method for manufacturing same
EP2497849A4 (en) * 2009-11-06 2014-08-06 Jx Nippon Mining & Metals Corp HYBRID SILICON WAFER
US8512868B2 (en) * 2009-11-06 2013-08-20 Jx Nippon Mining & Metals Corporation Hybrid silicon wafer
JPWO2011161975A1 (ja) * 2010-06-25 2013-08-19 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
JP5606189B2 (ja) * 2010-07-08 2014-10-15 Ｊｘ日鉱日石金属株式会社 ハイブリッドシリコンウエハ及びその製造方法
JP5512426B2 (ja) * 2010-07-08 2014-06-04 Ｊｘ日鉱日石金属株式会社 ハイブリッドシリコンウエハ及びその製造方法
US8252422B2 (en) 2010-07-08 2012-08-28 Jx Nippon Mining & Metals Corporation Hybrid silicon wafer and method of producing the same
US8647747B2 (en) 2010-07-08 2014-02-11 Jx Nippon Mining & Metals Corporation Hybrid silicon wafer and method of producing the same
WO2022205469A1 (en) * 2021-04-02 2022-10-06 Innoscience (Suzhou) Technology Co., Ltd. Iii nitride semiconductor wafers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
JPH0964051A (ja) * 1995-08-23 1997-03-07 Shin Etsu Handotai Co Ltd シリコンウエーハ及びその製造方法
US6388290B1 (en) * 1998-06-10 2002-05-14 Agere Systems Guardian Corp. Single crystal silicon on polycrystalline silicon integrated circuits
EP1178525A1 (en) * 1999-12-27 2002-02-06 Shin-Etsu Handotai Co., Ltd Wafer for evaluating machinability of periphery of wafer and method for evaluating machinability of periphery of wafer
KR20020026670A (ko) * 2000-10-02 2002-04-12 윤종용 일괄 식각 장치에서 더미 웨이퍼를 사용한 금속배선 형성방법
TWI229897B (en) * 2002-07-11 2005-03-21 Mitsui Shipbuilding Eng Large-diameter sic wafer and manufacturing method thereof
US7098047B2 (en) * 2003-11-19 2006-08-29 Intel Corporation Wafer reuse techniques

Also Published As

Publication number Publication date
KR101225822B1 (ko) 2013-01-23
WO2008067098A3 (en) 2011-06-16
TW200847346A (en) 2008-12-01
US20080122042A1 (en) 2008-05-29
CN102067311A (zh) 2011-05-18
WO2008067098A2 (en) 2008-06-05
DE112007002906T5 (de) 2009-09-24

Similar Documents

Publication Publication Date Title
KR101225822B1 (ko) 다결정 웨이퍼들의 응용들
US20050217560A1 (en) Semiconductor wafers with non-standard crystal orientations and methods of manufacturing the same
US7629666B2 (en) Method and structure for implanting bonded substrates for electrical conductivity
US20060006423A1 (en) Semiconductor wafer and manufacturing method thereof
US9318553B1 (en) Nanowire device with improved epitaxy
EP3195354B1 (en) Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9212049B2 (en) SOI wafer, manufacturing method therefor, and MEMS device
US20120217622A1 (en) Method for Imparting a Controlled Amount of Stress in Semiconductor Devices for Fabricating Thin Flexible Circuits
US8890247B2 (en) Extremely thin semiconductor-on-insulator with back gate contact
KR20140019350A (ko) 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
WO2013002902A2 (en) Method and structure for low resistive source and drain regions in a replacement metal gate process flow
US9754968B2 (en) Structure and method to form III-V, Ge and SiGe fins on insulator
US8987067B2 (en) Segmented guard ring structures with electrically insulated gap structures and design structures thereof
US9799513B2 (en) Localized elastic strain relaxed buffer
US10910274B2 (en) Backside processed semiconductor device
US20060131687A1 (en) Method and structure for implanting bonded substrates for electrical conductivity
US20150102471A1 (en) Semiconductor-on-insulator structure and method of fabricating the same
US20150187639A1 (en) Silicon-on-insulator substrate and method of manufacturing thereof
WO2015074478A1 (zh) 低翘曲度的半导体衬底的制备方法
US8809164B2 (en) Method of large-area circuit layout recognition
US20220139769A1 (en) Fabrication method of metal-free soi wafer
KR20070096942A (ko) 게터링 방법 및 이를 이용한 웨이퍼
KR20220041201A (ko) 다차원 레이저 어닐링을 사용한 고밀도 로직 형성

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180103

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 8