KR20220041201A - 다차원 레이저 어닐링을 사용한 고밀도 로직 형성 - Google Patents

다차원 레이저 어닐링을 사용한 고밀도 로직 형성 Download PDF

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KR20220041201A
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polycrystalline silicon
transistor
silicon layer
layer
plane
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KR1020227007305A
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에이치. 짐 풀포드
마크 가드너
제프리 스미스
라스 리브만
다니엘 샤네모우게임
Original Assignee
도쿄엘렉트론가부시키가이샤
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Abstract

트랜지스터 디바이스를 형성하는 방법이 설명되는데, 기판 상에 제1 트랜지스터 평면 - 제1 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능한 에피택셜 막의 적어도 하나의 층을 포함함 - 을 형성하는 것, 제1 트랜지스터 평면 상에 제1 절연체 층을 퇴적하는 것, 제1 절연체 층 상에 제1 다결정성 실리콘 층을 퇴적하는 것, 레이저 가열을 사용하여 제1 다결정성 실리콘 층을 어닐링하는 것을 포함한다. 레이저 가열은 제1 다결정성 실리콘 층의 결정립 사이즈를 증가시킨다. 방법은, 제1 다결정성 실리콘 층 상에 제2 트랜지스터 평면 - 제2 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능함 - 을 형성하는 것, 제2 트랜지스터 평면 상에 제2 절연체 층을 퇴적하는 것, 제2 절연체 층 상에 제2 다결정성 실리콘 층을 퇴적하는 것; 및 레이저 가열을 사용하여 제2 다결정성 실리콘 층을 어닐링하는 것을 더 포함한다.

Description

다차원 레이저 어닐링을 사용한 고밀도 로직 형성
관련 출원에 대한 교차 참조
본 출원은 2019년 8월 6일자로 출원된 가출원 번호 제62/883,192호 및 2019년 12월 6일자로 출원된 출원 번호 제16/705,485호에 대한 우선권의 이익을 주장하는데, 이들 출원의 전체 내용은 참조에 의해 본원에 통합된다.
기술분야
본 개시는 미세 가공의 방법을 포함하는, 반도체 디바이스, 트랜지스터, 및 집적 회로를 포함하는 마이크로전자 디바이스에 관한 것이다.
본원에서 제공되는 "배경" 설명은 본 개시의 맥락을 일반적으로 제시하는 목적을 위한 것이다. 현재 명명된 발명자의 연구는, 이 배경 섹션뿐만 아니라 출원 당시 종래 기술로서 달리 자격을 얻지 못할 수도 있는 설명의 양태에서 그것이 설명되는 경우, 본 발명에 대한 종래 기술로서 명시적으로도 인정되지 않고 또는 암시적으로도 인정되지 않는다.
본 개시는 미세 가공 방법을 포함하는, 반도체 디바이스, 트랜지스터, 및 집적 회로를 포함하는 마이크로전자 디바이스에 관한 것이다.
(특히 미시적 규모에서의) 반도체 디바이스의 제조에서, 성막 퇴적, 에칭 마스크 생성, 패턴화, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 프로세스가 실행된다. 이들 프로세스는 기판 상에 소망되는 반도체 디바이스 엘리먼트를 형성하기 위해 반복적으로 수행된다. 역사적으로, 미세 가공을 통해, 트랜지스터는, 액티브 디바이스 평면 위에서 형성되는 배선/금속화와 함께, 하나의 평면에서 생성되었으며, 따라서, 이차원(two-dimensional; 2D) 회로 또는 2D 제조로 특성 묘사되었다. 스케일링(scaling) 노력은 2D 회로의 단위 면적당 트랜지스터의 개수를 크게 증가시켰지만, 그러나, 스케일링이 단 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라, 스케일링 노력은 더 큰 도전 과제에 직면하고 있다. 계속해서, 전통적인 CMOS 프로세스가 신호 전파 속도를 향상시키지만, 현재의 제조 및 칩 설계 기술로부터의 스케일링은 점점 더 어렵고 비용이 많이 들게 되고 있다. 반도체 디바이스 제조사는, 트랜지스터가 서로의 상단 상에 적층되는 삼차원(three-dimensional; 3D) 반도체 회로에 대한 소망을 표명하였다.
3D 통합, 즉, 다수의 디바이스의 수직 적층은, 면적보다는 볼륨에서 트랜지스터 밀도를 증가시키는 것에 의해 평면 디바이스에서 경험되는 스케일링 한계를 극복하는 것을 목표로 한다. 3D NAND의 채택을 통해 플래시 메모리 산업에 의해 디바이스 적층이 성공적으로 증명되고 구현되었지만, 랜덤 로직 설계에 대한 적용은 훨씬 더 어렵다. 로직 칩(CPU(central processing unit; 중앙 프로세싱 유닛), GPU(graphics processing unit; 그래픽 프로세싱 유닛), FPGA(field programmable gate array; 필드 프로그래머블 게이트 어레이), SoC(System on a chip; 시스템 온 칩))에 대한 3D 통합이 추구되고 있다.
수직으로 적층되는 실리콘 베이스 영역의 최대 사용을 위해 미래의 고밀도 로직 회로에 대해서는 3D 로직 회로에 대한 필요성이 존재한다.
본 개시의 하나의 목적은 트랜지스터의 다수의 평면을 형성하기 위한 방법을 설명하는 것이다. 다른 목표는, 다결정성 실리콘(polycrystalline silicon)을 단결정 실리콘(single-crystal silicon)으로 변경하기 위해 레이저 어닐링을 적용하는 것을 포함한다. 가열량 및 지속 기간은, 기저의 층이 미리 결정된 온도를 초과하여 가열되지 않도록 폴리실리콘 층을 목표로 한다.
예시적인 실시형태에서, 트랜지스터 디바이스를 형성하는 방법이 설명되는데, 그 방법은, 기판 상에 제1 트랜지스터 평면 - 제1 트랜지스터 평면은 복수의 전계 효과 트랜지스터를 포함함 - 을 형성하는 것, 제1 트랜지스터 평면 상에 제1 절연체 층을 퇴적하는 것, 제1 절연체 층 상에 제1 다결정성 실리콘 층을 퇴적하는 것; 및 레이저 가열을 사용하여 제1 다결정성 실리콘 층 - 레이저 가열은 제1 다결정성 실리콘 층의 결정립 사이즈(grain size)를 증가시킴 - 을 어닐링하는 것을 포함한다.
다른 예시적인 실시형태에서, 트랜지스터 디바이스를 형성하는 방법이 설명되는데, 그 방법은, 기판 상에 제1 트랜지스터 평면 - 제1 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능한 에피택셜 막의 적어도 하나의 층을 포함함 - 을 형성하는 것, 제1 트랜지스터 평면 상에 제1 절연체 층을 퇴적하는 것, 제1 절연체 층 상에 제1 다결정성 실리콘 층을 퇴적하는 것, 레이저 가열을 사용하여 제1 다결정성 실리콘 층 - 레이저 가열은 제1 다결정성 실리콘 층의 결정립 사이즈를 증가시킴 - 을 어닐링하는 것, 증가된 결정립 사이즈를 갖는 제1 다결정성 실리콘 층 상에 제2 트랜지스터 평면 - 제2 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능함 - 을 형성하는 것, 제2 트랜지스터 평면 상에 제2 절연체 층을 퇴적하는 것, 제2 절연체 층 상에 제2 다결정성 실리콘 층을 퇴적하는 것; 및 레이저 가열을 사용하여 제2 다결정성 실리콘 층 - 레이저 가열은 제2 다결정성 실리콘 층의 결정립 사이즈를 증가시킴 - 을 어닐링하는 것을 포함한다.
이 개요 섹션은, 본 개시 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 신규의 양태를 명시하지는 않는다는 것을 유의한다. 대신, 이 개요는 상이한 실시형태 및 종래의 기술에 대한 신규성의 대응하는 포인트의 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부 사항 및/또는 가능한 관점에 대해, 독자는 하기에서 추가로 논의되는 바와 같이 본 개시의 발명을 실시하기 위한 구체적인 내용(Detailed Description) 섹션 및 대응하는 도면으로 안내된다.
본 개시 및 본 개시의 부수적인 이점 중 많은 것의 더욱 완전한 이해는, 첨부의 도면과 관련하여 고려될 때 다음의 상세한 설명에 대한 참조에 의해 더 잘 이해되게 되기 때문에, 쉽게 획득될 것인데, 첨부의 도면에서:
도 1은 본원에서의 예시적인 기판 세그먼트의 단면 개략도이다;
도 2는 제1 트랜지스터 평면 상에 실리콘 이산화물(silicon dioxide)의 층이 퇴적되어 있는 것을 예시한다;
도 3은 레이저 어닐 이후 폴리실리콘을 에피택셜형 실리콘(epitaxial-like silicon)으로 변환하는 레이저 어닐 노광을 예시한다;
도 4는 에피택셜형 실리콘의 층을 연마한 이후의 예시적인 결과를 예시한다;
도 5는 결정성 실리콘의 어닐링되고 연마된 층 상에서 형성되는 제2 트랜지스터 평면을 예시한다;
도 6은 본원의 기술이 임의의 개수의 트랜지스터 평면에 대해 어떻게 반복될 수 있는지를 예시한다; 그리고
도 7은 폴리실리콘이 에피택셜형 실리콘으로 변환된 상태에서, 지원되는 것이 실리콘 층의 새로운 스택을 성장시키고 있는 것을 예시한다.
도면에서, 동일한 참조 번호는 여러 도면 전반에 걸쳐 동일한 또는 대응하는 부분을 나타낸다. 게다가, 본원에서 사용될 때, 단어 "한(a)", "한(an)" 및 등등은, 달리 언급되지 않는 한, 일반적으로 "하나 이상"의 의미를 지닌다. 도면은, 달리 명시되지 않는 한, 일반적으로 일정한 비율로 묘화되거나 또는 개략적인 구조 또는 플로우차트를 예시한다.
더구나, 용어 "대략적으로", "대략", "약" 및 유사한 용어는, 일반적으로, 20 %, 10 %, 또는 바람직하게는 5 %의 마진 내에서의 식별된 값, 및 이들 사이의 임의의 값을 포함하는 범위를 지칭한다.
본 개시의 양태는 트랜지스터의 다수의 평면을 형성하기 위한 방법을 포함한다. 이것은, 고품질 실리콘 베이스 기판의 20 개보다 더 많은 3D 나노평면을 가능하게 하는 것, 후속하여, 레이저 처리, 세정, CMP(chemical-mechanical polishing; 화학적 기계적 연마), 및 여러 가지 옵션 사항의 실시형태로서 미래의 에피택셜 스택을 포함하는 프로세싱을 가능하게 하는 것을 포함한다. 본원에서의 다수의 트랜지스터 평면은, 결정립 사이즈를 증가시키는 것에 의해 다결정성 실리콘을 변경하기 위한 레이저 어닐링에 의해 활성화되어, 다결정성 실리콘 기능을 에피택셜 실리콘 또는 단결정성 실리콘(monocrystalline silicon)과 더욱 유사하게 만든다. 이것은, 게이트 올 어라운드(gate-all-around) 트랜지스터 디바이스를 포함하는 더 많은 트랜지스터 평면을 위한 추가적인 에피택셜 층을 성장시키는 것을 가능하게 한다. 각각의 트랜지스터 평면은, CFET(pmos 위의 nmos) 나노평면 층을 만들기 위한 막 스택(film stack)을 포함할 수 있다. 각각의 추가적인 층은, 산화물 또는 다른 절연체를 사용하여 캡핑하는 것, 다결정성 실리콘을 퇴적하는 것, 레이저 어닐을 사용하여 에피택셜형 실리콘으로 변경하는 것에 의해 시작되고, 로직 및/또는 메모리일 수 있는 주어진 트랜지스터 평면의 형성이 후속된다. 본 개시의 목적을 위해, 에피택셜형 실리콘은, 상부에서 에피택셜 결정 성장이 수행될 수 있는 실리콘 결정 층을 의미한다. 에피택셜형 실리콘은, 단결정성 실리콘으로 또한 지칭되는 단결정 실리콘을 비롯한, 에피택셜 실리콘으로서 기능할 수 있는 임의의 결정성 실리콘일 수도 있다.
물론, 본원에서 설명되는 바와 같은 상이한 단계의 논의의 순서는 명확화 목적을 위해 제시되었다. 일반적으로, 이들 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본원에서의 상이한 피쳐, 기술, 구성, 등등 각각이 본 개시의 상이한 장소에서 논의될 수도 있지만, 개념 각각은 서로 독립적으로 또는 서로 조합하여 실행될 수 있다는 것이 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구체화되고 고찰될 수 있다.
3D 집적 회로는 2D 다이를 적층하는 것 및 제3 차원에서 그들을 연결하는 것에 의해 스케일링 도전 과제를 해결한다. 3D 집적 회로 설계의 일반적인 형태는 웨이퍼 본딩이었다. 웨이퍼 본딩은, 여러 개의 박막 디바이스가 누적하여 본딩되는 방법인데, 이것은 많은 개수의 디바이스 층을 허용한다. 그 방법은 별개의 웨이퍼에서 별개의 디바이스의 제조, 웨이퍼 두께에서의 감소, 전면 및 후면 리드의 제공, 및 박형화된 다이의 서로에 대한 연결을 수반한다. 그 방법은 세 개보다 더 많은 액티브 층을 갖는 3D 집적 회로를 제조하기 위해 사용되었다. 3D 집적 회로는 현재 모바일 디바이스의 NAND 플래시 메모리에 대해 사용된다. 그러나, 더 작은 패키지에 대한 요구 및 로직뿐만 아니라 메모리의 다차원 평면으로의 이동은 제조에 대한 대안적인 접근법을 필요로 한다.
웨이퍼 본딩에 대한 하나의 대안예로서, 모놀리식 3D 집적 회로가 단일의 반도체 웨이퍼 상의 층에서 구축된다. 모놀리식 3D 집적 회로에서는, 정렬, 박형화, 본딩, 또는 실리콘 관통 비아(through silicon Via)에 대한 필요성이 없다. 그러나, 결함이 없는 실리콘의 다수의 얇은 층의 생성은, 저온 본딩을 활용하는 것 및 액티브 트랜지스터 회로부(circuitry) 상단 상에 층을 배치하는 것을 필요로 한다.
로직 및 메모리의 다차원 평면을 만들기 위해, 기판 상에 제1 트랜지스터 평면이 형성된다. 실제로, 씨드 결정으로부터 단결정성 실리콘이 생성되고, 그 다음, 결과적으로 나타나는 단결정성 잉곳이 웨이퍼로 슬라이스되어 연마되는데, 이것은 비용이 많이 들고, 시간 소모적인 프로세스이다. 트랜지스터 평면은 미세 가공 프로세스를 통해 형성된다. 이 트랜지스터 평면은 임의의 타입의 트랜지스터 또는 로직 또는 메모리를 위한 것이어야 하는 것이 바람직하다. 제1 트랜지스터 평면을 형성한 이후, 이 제1 트랜지스터 평면 상에 다결정성 실리콘이 퇴적된다. 그러나, 폴리실리콘은 집적 회로에 대한 재료로서 바람직하지 않다. 결정립계(grain boundary), 불순물, 및 결정학적 결함이 재료의 국소적 전자 속성에 상당한 영향을 끼칠 수 있고, 이것은 결국에는 그들의 적절한 동작을 방해하는 것에 의해 로직 디바이스의 기능성(functionality), 성능, 및 신뢰성에 영향을 끼치기 때문에, 단결정은 전자기기에 대해 매우 중요하다.
2D 반도체 제조에서, 단결정 기판은 에피택셜 성장 및 트랜지스터 채널 형성을 위해 사용된다. 특히, 반도체 막은 반도체 기판 웨이퍼 상에서 에피택셜하게 성장된다. 기판 웨이퍼 정상에 평면 막의 에피택셜 성장의 경우, 에피택셜 막의 격자는, 기판의 [001] 지수와 정렬하는 막의 [001] 밀러(Miller) 지수와 같은, 기판 웨이퍼의 결정성 격자에 대해 특정한 방위를 가질 것이다.
추가적인 트랜지스터 층에 대해 이 제조 프로세스를 계속하기 위해서는, 트랜지스터 층 위의 결정 방위를 제어하는 것이 필요하다. 솔루션으로서, 다결정성 실리콘 아래의 트랜지스터 층에 영향을 주지 않으면서 다결정성 실리콘의 단결정 실리콘으로의 변환을 가능하게 하는 레이저 어닐링 프로세스가 개발되었다. 몇몇 실시형태에서, 본원에서 개시되는 다수의 트랜지스터 평면은, 결정립 사이즈를 증가시키는 것에 의해 다결정성 실리콘을 변환하기 위한 레이저 어닐링에 의해 활성화되어, 다결정성 실리콘 기능을 에피택셜 실리콘 또는 단결정성 실리콘과 더욱 유사하게 만든다. 이것은, 게이트 올 어라운드 트랜지스터 디바이스를 포함하는 더 많은 트랜지스터 평면을 위한 추가적인 에피택셜 층을 성장시키는 것을 가능하게 한다.
하나의 실시형태에서, 제1 트랜지스터 평면이 종래의 2D 제조 프로세스에서 기판 상에서 형성된다. 이 트랜지스터 평면은 임의의 타입의 트랜지스터 또는 로직 또는 메모리에 대해 사용될 수 있다. 제1 트랜지스터 평면을 형성한 이후, 다결정성 실리콘이 제1 트랜지스터 평면 상에서 퇴적된다. 다결정성 실리콘은, 상부 베이스 기판 평면 상에서 레이저 어닐링 프로세스를 사용하여, 에피택셜형 실리콘으로 변환된다. 그 다음, 후속하는 트랜지스터 평면이 형성될 수 있고, 다결정성 실리콘으로 캡핑될 수 있고 에피택셜형 실리콘으로 변환될 수 있다. 이 프로세스는 임의의 개수의 트랜지스터 평면에 대해 반복될 수도 있다.
한 예시적인 실시형태에서, 하나의 CFET 제조 프로세스는 실리콘 기판을 사용하고 에피택셜은 총 8 내지 12 개의 층까지 SiGe 및 Si의 교대하는 층을 에피택셜하게 성장시킨다. 에피택셜 스택에서의 층의 높이 및/또는 개수를 제한하는 것은 더 나은 품질의 막에 대해 유리할 수 있다. 그 다음, SiGe는, 로직을 게이트 올 어라운드(GAA) 전계 효과 트랜지스터로서 만들기 위해 4 내지 6 개의 층의 트랜지스터 평면이 이용 가능하도록 스택 샌드위치에서 제거된다. NMOS 또는 PMOS 디바이스를 만들기 위해, 트랜지스터의 두 개의 나노평면은 함께 결부될(tied) 수 있다. 따라서, 이 제조 프로세스는 총 3 개의 실제 트랜지스터 평면만을 허용한다. 다시 말하면, 품질 명세 내에서 유지하면서 세 개의 FET의 수직 스택이 가능하다. 그러나, 세 가지 레벨의 트랜지스터는 비용 효율적인 솔루션을 위한 3D 로직 형성을 완전히 활성화하기에는 불충분하다. 볼륨 스케일링을 위해서, 트랜지스터의 점점 더 많은 층이 필요로 될 것이다.
본원에서 개시되는 기술은 트랜지스터의 3D 평면이 20 개의 평면 또는 레벨의 고품질 FET보다 적어도 더 크게 되는 것을 가능하게 한다. 트랜지스터의 각각의 평면은, CFET, 평면형, FinFET, 및 메모리를 포함하는, 그러나 이들로 제한되지는 않는 임의의 타입의 트랜지스터를 형성하기 위해 사용될 수 있다. 그 다음, 본원의 기술은 볼륨 스케일링이 증가함에 따라 확장될 수 있다.
이제, 도면을 참조하여 하나의 실시형태가 설명될 것이다. 도 1은 본원의 예시적인 기판 세그먼트의 단면 개략도이다. 실리콘 기판 또는 SOI(silicon-on-insulator; 실리콘 온 인슐레이터) 기판(101)이 수용된다. 제1 트랜지스터 평면(회로 평면)(103)이 기판(101) 상에서 제조된다. 이 제1 평면은 금속 층 1 라우팅을 통한 완전히 형성된 전계 효과 트랜지스터를 포함할 수 있거나, 또는 이 트랜지스터 평면은 후속하여 트랜지스터 디바이스의 채널을 형성하기 위한 층(들)을 포함할 수 있다. 트랜지스터 평면은 CFET 디바이스, FinFet, 메모리, 로직 또는 임의의 디바이스일 수 있다. 옵션 사항으로, CFET 평면은, 주어진 트랜지스터 평면의 또는 다수의 분리된 트랜지스터 평면의 전체 스택을 에칭하기 이전에 형성된다. 따라서, 바람직한 실시형태에서, 에피택셜 스택 성장 온도에 대한 제약이 없다. 실리콘의 각각의 평면은 임의의 타입의 트랜지스터 또는 메모리 엘리먼트에 대해, 제한 없이, 사용될 수 있다. 하나의 예에서, 이 제1 트랜지스터 평면을 형성하는 것은, 실질적으로 어떠한 온도 제약도 없는 에피택셜 성장 프로세스를 사용하여 교대 SiGe/Si의 8 내지 12 개의 층을 성장시키는 것을 포함할 수 있다.
제1 트랜지스터 평면(103)을 형성한 이후, 절연체가 제1 트랜지스터 평면 상에 퇴적된다. 도 2는 제1 트랜지스터 평면(103) 상에 실리콘 이산화물(105)의 층이 퇴적되어 있는 것을 예시한다. 다른 타입의 산화물 또는 유전체 막이 선택될 수 있다. 대부분의 애플리케이션의 경우, 절연체는 500 내지 3000 옹스트롬의 바람직한 두께로 퇴적된다. 다음으로, 다결정성 실리콘(폴리실리콘으로서 또한 지칭됨)이 퇴적된다. 퇴적 온도는 바람직하게는 580℃ 미만이다. 폴리실리콘(107)은 LPCVD(low-pressure chemical vapor deposition; 저압 화학적 증착), PECVD(plasma-enhanced chemical vapor deposition; 플라즈마 강화 화학적 증착), 스퍼터(sputter) 퇴적, 또는 임의의 폴리실리콘 퇴적 방법을 사용하여 (심지어 실온에서도) 퇴적될 수 있다.
이 시점에서, 제1 트랜지스터 평면(103)이 형성되고 절연되었으며, 폴리실리콘(107)은 이제 기판의 작업 표면 상에 있다. 그러나, 폴리실리콘은 에피택셜 성장을 위한 재료 및 트랜지스터 채널 재료로서 만족스럽지 않다. 에피택셜 성장을 위해서는 단결정성 실리콘이 적합하다. 본원에서 개시되는 기술에서, 스캐닝 레이저 결정화 처리(scanning laser crystallization treatment)가 실행된다. 이 레이저 어닐링 프로세스는, 결과적으로 나타나는 층이, 본질적으로, 추가적인 실리콘 층의 에피택셜 성장을 지원하기 위한 단결정성 실리콘의 층처럼 기능하는 충분히 큰 결정립계를 결과적으로 나타나는 층이 가지도록, 폴리실리콘의 결정립 사이즈를 증가시킨다. 도 3은 레이저 어닐 이후 폴리실리콘을 에피택셜형 실리콘으로 변환하는 레이저 어닐 노광을 예시한다.
스캐닝 레이저 결정화 처리를 위해, 임의의 타입의 레이저가 사용을 위해 선택될 수 있다. 실리콘 처리를 위한 예시적인 파장은 통상적으로 100 nm 내지 800 nm이다. 웨이퍼는 고정되어 유지될 수 있고 레이저가 웨이퍼를 가로질러 스캐닝될 수 있거나, 또는 기판(웨이퍼)이 레이저를 통해 회전하거나 또는 이동하는 동안 레이저가 제자리에 고정될 수 있다. 그러한 스캐닝 모션은 임의의 타입의 레이저 시스템이 사용되는 것을 허용한다. 인식될 수 있는 바와 같이, 전달되는 에너지의 양, 스캐닝 레이트, 및 레이저 시스템은, 재결정화될 주어진 스택/영역에 의존할 것이다.
비제한적인 구체적인 예로서, 실리콘 또는 폴리실리콘을 빠르게 가열하는 레이저 파장(l) 및 프로세스 조건은, 532 nm의 파장, 10-15 ns의 펄스 폭, 14 내지 도 45 cm/s의 스캐닝 속도, 1 W 내지 7 W의 전력, 및 2 내지 3 mm×40 내지 80 ㎛의 빔 사이즈이다. 스캐닝될 주어진 폴리실리콘 막 또는 영역의 두께에 따라 스캐닝 시간 및 지속 기간이 조정될 수 있다. 레이저 스캐닝은, 폴리실리콘 영역만이 에너지(가열 효과)를 수신하도록 수행된다. 레이저 스캐닝은, 산화물 절연체 아래의 층, 재료, 및 디바이스가 400C 미만으로 유지될 수 있도록 수행된다. 다시 말하면, 가열량 및 지속 기간은, 기저의 층이 미리 결정된 온도를 초과하여 가열되지 않도록 폴리실리콘 층을 목표로 한다.
레이저 빔(301)은 폴리실리콘(107a)을 용융시키는데, 폴리실리콘(107a)은, 그 다음, 실질적으로 더 큰 결정립 사이즈로 재결정화된다. 하나의 실시형태에서, 결정립 사이즈 증가는 레이저 처리 이후(통상적인 단결정 결정립을 가짐) 4 내지 10배 더 크다. 고급 3D CFET 채널이 대략 5 nm인 상태에서, 본원의 레이저 어닐링 기술은, 본질적으로, 결정립 사이즈를 100 나노미터보다 더 크게 개질하는 것에 의해 단결정 막 속성을 달성하였다는 것을 유의한다. 그러한 만큼, 재결정화된 폴리실리콘을 가지고 형성되는 채널의 대부분은 단일의 결정립계를 갖지 않을 것이다. 추가적으로, 레이저 빔(301)이 가간섭성(coherent) 광원인 상태에서, 레이저 빔의 분산 또는 상당한 확산 또는 에너지 손실은 없다. 따라서, 대략 단 자리 또는 두 자리 수의 나노미터의 채널 스케일을 위해, 폴리실리콘의 층(107a)은, 주어진 채널에 대한 단결정 실리콘으로서 기능할 만큼 충분히 증가된 결정립 사이즈를 갖는다.
레이저 어닐링을 위해, 레이저 빔(301)과 어닐링될 폴리실리콘 층(107a) 사이의 매질(303)로서 공기가 사용될 수 있다. 매질(303)로서 공기를 사용하는 것은, 웨이퍼 핸들링 고려 사항에 대해 편리하다. 그러나, 다른 매질이 사용될 수 있다는 것을 유의한다. 예를 들면, 가간섭성 레이저 광원과 함께 많은 상이한 매질이 이용 가능하기 때문에, 기판은 물 또는 오일 또는 다른 유체에서의 침지를 사용할 수 있다. 몇몇 실시형태에서, 물 또는 냉각수(chilled water)가 사용될 수 있다. 물이 상대적으로 높은 비열 용량을 가지기 때문에, 냉각수를 사용하는 것은 기판 냉각에 대해 유리할 수 있다. 다른 매질(예컨대, 냉각수)의 사용은, 폴리실리콘 아래의 웨이퍼 기판에 대한 냉각 효과로서 작용할 수 있다. 따라서, 그러한 냉각은 두 가지 이점을 제공한다. 냉각된 매질은 기저의 트랜지스터 평면의 보호를 가능하게 하고, 또한, 더 높은 어닐링 온도를 가능하게 하는 것에 의해 결정립 사이즈 증가를 더욱 증대시키도록 기능한다.
본원의 다른 실시형태는, 어닐링되고 있는 폴리실리콘 층 상의 레이저 빔과 실리콘 기판 사이의 최대 온도 구배를 획득하기 위해 극저온 웨이퍼 척(cryogenic wafer chuck; 305)을 사용한다. 웨이퍼 척은 웨이퍼를 유지하기 위한 디바이스이다. 웨이퍼 척은 통상적으로 원형이며 웨이퍼 사이즈보다 약간 더 크다. 그러나, 그들의 형상 및 사이즈는, 웨이퍼의 형상과 사이즈에 따라 변할 수도 있다. 웨이퍼 척은, 웨이퍼의 후면에 진공을 적용하는 것에 의해 웨이퍼를 제자리에 유지할 수도 있다. 다른 실시형태는, 레이저 어닐링 시스템에 대해, 400K(127C)에서부터 30K(-243K)에 이르기까지의 온도에 걸쳐 있는 가변 온도를 사용한다. 레이저 시스템에 대한 예시적인 냉각제는, (소망되는 온도 윈도우에 따라) 두 개의 냉각 중심점을 갖는 액체 질소 및 액체 헬륨 둘 모두를 포함할 수 있고, 그에 의해 효과적인 웨이퍼 사이클링을 가능하게 할 수 있다. 레이저 스캐닝은 기판의 특정한 영역, 또는 전체 웨이퍼 표면으로 제한될 수 있다.
레이저 처리에 후속하여, 연마 및/또는 평탄화 단계가 옵션 사항으로 실행될 수 있다. 도 4는 에피택셜형 실리콘의 층을 연마한 이후의 예시적인 결과를 예시한다. 예를 들면, 하나의 평탄화 옵션으로서 CMP(화학적 기계적 연마) 단계를 실행될 수 있다. CMP 단계는, 상대적으로 얇은 에피택셜형 실리콘 채널(401)을 달성하도록 현재 큰 결정립의 상대적으로 두꺼운 층을 개질하기 위해 폴리실리콘 채널 영역을 개질할 수 있다. 평탄화/연마는 레이저 어닐 이후 표면 조도(surface roughness)가 더 높을 수 있기 때문에 유리하다. 이 조도는 CMP 및 세정 단계에 후속하여 10의 1승배만큼 감소될 수 있고, 그에 의해, 어닐링된 폴리실리콘의 층을 박형화할 수 있다. 예시적인 세정 처리는, (1) CMP로부터의 잔류물의 대부분을 제거하기 위해, CMP 연마된 폴리-Si 막을 75℃에서 10분 동안 두 개의 혼합 용액(NH4OH: H2O2:H2O = 1:4:20 및 HCl:H2O2:H2O = 1:1:6)에 침지하는 것; (2) 폴리-Si 표면 상에 희생 산화물을 형성하기 위해 기판을 순수한 H2O2에 10분 동안 침지하는 것, 및 (3) 희석 HF 용액(HF:H2O = 1:10)을 사용하여 5분 동안 희생 산화물을 제거하는 것을 포함할 수 있다.
제1 트랜지스터 평면(103)이 형성되고 절연체(105)가 형성된 상태에서, 그리고 폴리실리콘 층이 큰 결정립의 에피택셜형 결정 실리콘(401)으로 변환된 상태에서, 임의의 개수의 추가적인 트랜지스터 평면이 형성될 수 있다. 도 5는 결정성 실리콘의 어닐링되고 연마된 층 상에서 형성되는 제2 트랜지스터 평면(501)을 도시한다. 임의의 타입의 트랜지스터가 형성될 수 있다. 예를 들면, CFET의 제2 평면이 형성될 수 있다. 본원의 각각의 트랜지스터 평면은 그 자체가 트랜지스터의 스택을 가질 수 있다. 따라서, 하나의 예에서, 교대하는 SiGe/Si의 8 개 내지 12 개의 층의 제2 세트가 기판 상에서 성장될 수 있다. 이 성장은 약 300 내지 400℃만큼 낮은 온도에서 현재의 에피택셜 성장 프로세스를 사용하여 실행될 수 있다. 이들은 기판 상의 제2의 12 개 층이며, 총 24 개의 나노평면(총 12 개의 실리콘 나노평면, 및 총 12 개의 SiGe 나노평면)이 존재한다는 것을 유의한다. 따라서, 각각의 트랜지스터 평면은 다수의 FET를 가질 수 있다. 예를 들면, 제1 트랜지스터 평면(103)은 네 개의 FET의 수직 스택을 가지도록 제조될 수 있다. 제2 트랜지스터 평면(501)도 또한 네 개의 FET(또는 두 개 또는 여섯 개, ...)의 수직 스택을 가질 수 있다. 따라서, 두 개의 트랜지스터 평면을 형성하는 것에 의해, 기판은 12 개의 FET의 총 수직 스택을 가질 수 있으며, 그에 의해, (트랜지스터의 볼륨을 증가시키는 것에 의해) 면적당 트랜지스터 카운트를 극적으로 증가시킬 수 있다.
도 6은 본원의 기술이 임의의 개수의 트랜지스터 평면에 대해 어떻게 반복될 수 있는지를 예시한다. 각각의 트랜지스터 평면은 단일의 트랜지스터 또는 트랜지스터 또는 채널의 스택을 가질 수 있다. 트랜지스터 평면당 다수의 트랜지스터를 통해, 각각의 추가적인 트랜지스터 평면(N+1)(605)은 기판 상의 트랜지스터 레벨 또는 평면의 총 수를 크게 증가시킬 수 있다.
도 7은 폴리실리콘이 에피택셜형 실리콘(401)으로 변환된 상태에서, 지원되는 것이 실리콘 층의 새로운 스택을 성장시키고 있는 것을 예시한다. 예를 들면, 에피택셜 성장은, 에피택셜형 실리콘(401)으로부터 성장되고 있는, 실리콘(701b) 및 실리콘 게르마늄(701a)의 교대하는 층을 형성하도록 실행될 수 있다. 실리콘 층의 이 스택을 성장시킨 이후, 채널 및 미래의 소스/드레인 영역을 형성하도록 전체 나노평면 스택(701)은 에칭될 수 있다. 예시적인 실시형태에서, 나노 평면 스택은 하나의 플로우에서 SiGe/Si/SiGe/Si의 교대하는 층을 가지고 성장되고 에칭된다. 채널 영역은 미래의 소스/드레인 영역을 형성하기 위해 y 방향에서 절단된다. 그 다음, SiGe 층은 Si의 평면을 남겨 두고 제거된다. 실리콘의 인접한 영역이 개방되어 있기 때문에, 각각 채널 영역 상에서 360 도 유전체(GAA(게이트 올 어라운드)로 지칭됨)가 형성되고, NMOS 및 PMOS 디바이스를 위해 설계되는 금속 게이트 전극이 후속된다. 그 다음, 소스/드레인 영역은 채널의 끝 쪽에 있다.
따라서, 본원의 기술은 다수의 트랜지스터 평면을 가능하게 하는데, 이것은 3D CFET 및 다른 고급 로직 애플리케이션에서 밀도를 증가시킨다. 본원의 기술은 CFET 플로우, finFET 플로우, 메모리 플로우, 및 다른 플로우와 통합될 수 있다. 레이저 어닐 동안 기판을 정지 상태로 유지하기 위한, 또는 웨이퍼 빔을 통해 기판을 이동시키기 위한 옵션을 통해, 많은 타입의 레이저 시스템이 본원에서 어닐링을 위해 사용될 수 있다. 기술은 미세 가공을 위한 향상된 성능 및 신뢰성을 제공한다. 더 나은 실리콘 형성은, 향상된 이동성, Idsat, Idoff, Vtc 제어, 및 다른 유익한 속성을 위한 더 나은 실리콘 속성으로부터 유래한다. 레이저 어닐에 의해 생성되는 에피택셜형 실리콘의 각각의 새로운 평면 상에서, 임의의 타입의 로직, 트랜지스터 타입(예를 들면, CFET, PLANER, Finfet을 포함함)이 제조될 수도 있다. 본원의 프로세스는 N+1 개의 트랜지스터/로직/메모리 평면에 대한 필요한 3D 밀도를 달성하기 위해 수직으로 계속 적층될 수 있다.
전술한 설명에서, 프로세싱 시스템의 특정한 기하학적 형상 및 그 안에서 사용되는 다양한 컴포넌트 및 프로세스의 설명과 같은 구체적인 세부 사항이 기술되었다. 그러나, 본원의 기술은, 이들 구체적인 세부 사항으로부터 벗어나는 다른 실시형태에서 실시될 수도 있다는 것, 및 그러한 세부 사항은 제한이 아니라 설명의 목적을 위한 것이다는 것이 이해되어야 한다. 본원에서 개시되는 실시형태는 첨부의 도면을 참조하여 설명되었다. 유사하게, 설명의 목적을 위해, 완전한 이해를 제공하기 위해 구체적인 숫자, 재료, 및 구성이 기술되었다. 그럼에도 불구하고, 실시형태는 그러한 구체적인 세부 사항 없이도 실시될 수도 있다. 실질적으로 동일한 기능 구성을 갖는 컴포넌트는 동일한 참조 문자에 의해 나타내어지고, 따라서, 임의의 중복되는 설명은 생략될 수도 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 별개의 동작으로서 설명되었다. 설명의 순서는 이들 동작이 반드시 순서 종속적이다는 것을 암시하는 것으로 해석되어서는 안된다. 실제로, 이들 동작은 표현의 순서대로 수행될 필요는 없다. 설명되는 동작은 설명되는 실시형태와는 상이한 순서로 수행될 수도 있다. 다양한 추가적인 동작이 수행될 수도 있고 및/또는 설명된 동작은 추가적인 실시형태에서 생략될 수도 있다.
본원에서 사용되는 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 프로세싱되는 오브젝트를 지칭한다. 기판은 장치, 디바이스, 특히, 반도체 또는 다른 전자기기 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수도 있고, 예를 들면, 베이스 기판 구조물, 예컨대 반도체 웨이퍼, 레티클, 또는 박막과 같은 베이스 기판 구조물 상의 또는 그 위에 놓이는 층일 수도 있다. 따라서, 기판은 패턴화된 또는 패턴화되지 않은 임의의 특정한 베이스 구조물, 아래에 있는 층 또는 위에 놓이는 층으로 제한되는 것이 아니라, 오히려, 임의의 그러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하도록 고려된다. 설명은 특정한 타입의 기판을 참조할 수도 있지만, 그러나 이것은 단지 예시적인 설명을 위한 것이다.
기술 분야의 숙련된 자는 또한, 본 발명의 동일한 목적을 여전히 달성하면서, 상기에서 설명되는 기술의 동작에 대해 많은 변형이 이루어질 수 있다는 것을 이해할 것이다. 그러한 변형예는 본 개시의 범위에 의해 커버되도록 의도된다. 그러한 만큼, 본 발명의 실시형태의 전술한 설명은 제한하도록 의도되지는 않는다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 다음의 청구범위에서 제시된다.

Claims (20)

  1. 트랜지스터 디바이스를 형성하는 방법으로서,
    기판 상에 제1 트랜지스터 평면 - 상기 제1 트랜지스터 평면은 복수의 전계 효과 트랜지스터를 포함함 - 을 형성하는 단계;
    상기 제1 트랜지스터 평면 상에 제1 절연체 층을 퇴적하는 단계;
    상기 제1 절연체 층 상에 제1 다결정성 실리콘(polycrystalline silicon) 층을 퇴적하는 단계; 및
    레이저 가열을 사용하여 상기 제1 다결정성 실리콘 층 - 상기 레이저 가열은 상기 제1 다결정성 실리콘 층의 결정립 사이즈(grain size)를 증가시킴 - 을 어닐링하는 단계를 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 다결정성 실리콘 층 상에 제2 트랜지스터 평면 - 상기 제2 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능한 에피택셜 막의 적어도 하나의 층을 포함함 - 을 형성하는 단계;
    상기 제2 트랜지스터 평면 상에 제2 절연체 층을 퇴적하는 단계;
    상기 제2 절연체 층 상에 제2 다결정성 실리콘 층을 퇴적하는 단계; 및
    레이저 가열을 사용하여 상기 제2 다결정성 실리콘 층 - 상기 레이저 가열은 상기 제2 다결정성 실리콘 층의 결정립 사이즈를 증가시킴 - 을 어닐링하는 단계를 더 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 제1 다결정성 실리콘 층을 어닐링하는 단계는, 상기 제1 다결정성 실리콘 층을 단결정성 실리콘 막(monocrystalline silicon film)으로 변환하기에 충분하게 결정립 사이즈를 증가시키는 단계를 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  4. 제2항에 있어서,
    상기 제2 트랜지스터 평면을 퇴적하는 단계 이전에 상기 제1 다결정성 실리콘 층을 평탄화하는 단계를 더 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  5. 제2항에 있어서,
    상기 제1 트랜지스터 평면은, 하나의 전계 효과 트랜지스터가 제2 전계 효과 트랜지스터 바로 위에 배치되는 다수의 레벨의 트랜지스터를 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    레이저 가열을 사용하여 상기 제1 다결정성 실리콘 층을 어닐링하는 단계는, 가열량 및 지속 기간이 다결정성 실리콘을 목표로 하도록 그리고 기저의 층이 미리 결정된 온도를 초과하여 가열되지 않도록 수행되는 것인, 트랜지스터 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    에피택셜 실리콘으로 변환되는 상기 제1 다결정성 실리콘 층 상에 교대하는 SiGe 및 Si 층을 성장시키는 단계를 더 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    레이저 가열을 사용하여 상기 제2 다결정성 실리콘 층을 어닐링하는 단계는, 레이저 빔과 폴리실리콘 층 사이의 매질로서 냉각수(chilled water)를 이용하는 레이저 가열을 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  9. 제1항에 있어서,
    상기 기판은 웨이퍼 척에 의해 유지되고,
    레이저 가열을 사용하여 상기 제2 다결정성 실리콘 층을 어닐링하는 단계는, 상기 제2 다결정성 실리콘 층이 극저온 냉각제(cryogenic coolant) 내에 있는 동안의 레이저 가열을 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  10. 제9항에 있어서,
    상기 극저온 냉각제는 400K 내지 30K의 범위 내의 온도에 있는 것인, 트랜지스터 디바이스를 형성하는 방법.
  11. 트랜지스터 디바이스를 형성하는 방법으로서,
    기판 상에 제1 트랜지스터 평면 - 상기 제1 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능한 에피택셜 막의 적어도 하나의 층을 포함함 - 을 형성하는 단계;
    상기 제1 트랜지스터 평면 상에 제1 절연체 층을 퇴적하는 단계;
    상기 제1 절연체 층 상에 제1 다결정성 실리콘 층을 퇴적하는 단계;
    레이저 가열을 사용하여 상기 제1 다결정성 실리콘 층 - 상기 레이저 가열은 상기 제1 다결정성 실리콘 층의 결정립 사이즈를 증가시킴 - 을 어닐링하는 단계;
    상기 증가된 결정립 사이즈를 갖는 상기 제1 다결정성 실리콘 층 상에 제2 트랜지스터 평면 - 상기 제2 트랜지스터 평면은 전계 효과 트랜지스터의 채널을 형성하도록 구성 가능함 - 을 형성하는 단계;
    상기 제2 트랜지스터 평면 상에 제2 절연체 층을 퇴적하는 단계;
    상기 제2 절연체 층 상에 제2 다결정성 실리콘 층을 퇴적하는 단계; 및
    레이저 가열을 사용하여 상기 제2 다결정성 실리콘 층 - 상기 레이저 가열은 상기 제2 다결정성 실리콘 층의 결정립 사이즈를 증가시킴 - 을 어닐링하는 단계를 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제1 트랜지스터 평면은 제2 전계 효과 트랜지스터 바로 위에 배치되는 하나의 전계 효과 트랜지스터를 형성하기에 충분한 다수의 에피택셜 막을 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  13. 제11항에 있어서,
    상기 기판 상에 제1 에칭 마스크를 형성하고 상기 제1 에칭 마스크를 사용하여 상기 제1 트랜지스터 평면 및 상기 제2 트랜지스터 평면 둘 모두를 에칭하는 단계를 더 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  14. 제11항에 있어서,
    상기 제1 다결정성 실리콘 층을 어닐링하는 단계는, 상기 제1 다결정성 실리콘 층을 단결정성 실리콘 막으로 변환하기에 충분하게 결정립 사이즈를 증가시키는 단계를 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  15. 제11항에 있어서,
    상기 제2 트랜지스터 평면은, 하나의 전계 효과 트랜지스터가 제2 전계 효과 트랜지스터 바로 위에 배치되는 다수의 레벨의 트랜지스터를 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  16. 제11항에 있어서,
    레이저 가열을 사용하여 상기 제1 다결정성 실리콘 층을 어닐링하는 단계는, 가열량 및 지속 기간이 폴리실리콘 실리콘을 목표로 하도록 그리고 기저의 층이 미리 결정된 온도를 초과하여 가열되지 않도록 수행되는 것인, 트랜지스터 디바이스를 형성하는 방법.
  17. 제11항에 있어서,
    에피택셜 실리콘으로 변환되는 상기 제2 다결정성 실리콘 층 상에 교대하는 SiGe 및 Si 층을 성장시키는 단계를 더 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  18. 제11항에 있어서,
    레이저 가열을 사용하여 상기 제2 다결정성 실리콘 층을 어닐링하는 단계는, 레이저 빔과 폴리실리콘 층 사이의 매질로서 냉각수를 이용하는 레이저 가열을 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  19. 제11항에 있어서,
    상기 기판은 웨이퍼 척에 의해 유지되고,
    레이저 가열을 사용하여 상기 제2 다결정성 실리콘 층을 어닐링하는 단계는, 상기 제2 다결정성 실리콘 층이 극저온 냉각제 내에 있는 동안의 레이저 가열을 포함하는 것인, 트랜지스터 디바이스를 형성하는 방법.
  20. 제19항에 있어서,
    상기 극저온 냉각제는 400K 내지 30K의 범위 내의 온도에 있는 것인, 트랜지스터 디바이스를 형성하는 방법.
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