KR20090079084A - 넓은 주파수 범위에서 동작하는 버퍼 및 상기 버퍼를포함하는 반도체 장치 - Google Patents

Abstract

넓은 주파수 범위에서 동작할 수 있는 버퍼가 개시된다. 상기 버퍼는 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기와, 각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들과, 각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들을 포함한다. 상기 각각의 피드백 저항의 저항값은 플래그 신호에 응답하여 조절된다.

AC 커플링, DC 커플링, 차단주파수

Description

넓은 주파수 범위에서 동작하는 버퍼 및 상기 버퍼를 포함하는 반도체 장치 {Buffer for operating in wide frequency range and semiconductor having the same}

본 발명은 고속 데이터 전송 기술에 관한 것으로, 특히 넓은 주파수 범위 내에서 안정적으로 동작할 수 있는 버퍼, 상기 버퍼의 동작 방법, 및 상기 버퍼를 포함하는 반도체 장치에 관한 것이다.

일반적으로 우리가 측정하는 입력 신호의 대부분은 직류 성분(이하 DC 성분이라 한다)과 교류 성분(이하 AC 성분이라 한다)을 함께 가지고 있다.

입력 신호를 측정 기기 예컨대, 오실로스코프를 통하여 측정하는 경우, 입력 신호에 포함된 DC 성분이 불필요한 성분이거나 또는 정보로서 가치가 없는 성분이라면 상기 입력 신호에서 상기 DC 성분을 제거하고, 상기 DC 성분이 제거된 입력 신호를 측정하는 것이 상기 입력 신호의 해상도 및/또는 정확도를 높일 수 있다. 이와 같이 입력 신호로부터 불필요한 DC 성분 및/또는 AC 성분을 제거하기 위한 필터링 방법을 커플링(coupling)이라 한다.

커플링은 입력 신호로부터 AC 성분만을 출력하는 AC 커플링과 상기 입력 신 호 자체를 출력하는 DC 커플링이 있다. AC 커플링은 입력 신호로부터 DC 성분을 제거하고 AC 성분만을 통과시킬 수 있으며, 상기 AC 커플링은, 예컨대 DC 바이어스 전압이 너무 큰 경우 DC 성분을 제거하고 AC 성분만을 측정 또는 사용하고자할 때 사용된다.

또한, DC 커플링은 입력 신호의 DC 성분과 AC 성분을 모두 통과시킬 수 있으며, 상기 DC 커플링은 주파수 성분이 거의 존재하지 않는 신호의 관측에 사용된다.

일반적으로 AC 커플링은 아날로그 회로에서 DC 성분과 AC 성분을 모두 통과시킬 수 있는 입/출력단 사이에 복수의 커패시터들을 직렬로 삽입한 하이 패스 필터로 구성되며, 상기 AC 커플링은 주파수가 낮은 신호(즉, 저주파 AC 신호)나 주파수가 0인 신호(예컨대, DC 신호)들까지 차단할 수 있다. 즉, AC 커플링 버퍼는 DC 전류를 감소시키기 위하여 커패시터를 이용하여 입력 신호에 포함된 DC 신호뿐만 아니라 저주파 AC 신호를 차단하고 고주파 AC 신호를 바이패스할 수 있다.

즉, 종래의 AC 커플링 버퍼는 DC 신호뿐만 아니라 저주파 AC 신호를 차단하거나 입력 신호의 크기를 크게 감쇄시키기 때문에 입력 신호의 왜곡이 많았다.

예컨대, AC 커플링 버퍼는 0.05~0.1Hz 근방에서 커패시터의 커패시턴스에 의하여 저주파 차단 주파수(cutoff frequency)가 설정되고, 상기 차단 주파수 이하의 주파수 신호는 거의 사라지게 되어 측정되지 않는다. 그로 인해 저주파 AC 신호를 측정하기 위해서는 AC 신호라 해도 AC 커플링 버퍼를 사용하지 않고, DC 커플링 버퍼를 사용할 필요가 있다.

이와 같이 종래의 AC 커플링 버퍼는 입력 신호의 저주파 AC 신호를 측정하지 못하므로써 신호의 왜곡이 많고, 극소량의 노이즈에도 민감하게 반응한다. 따라서, 넓은 주파수 범위 내에서 안정적으로 동작할 수 있는 버퍼가 요구된다.

따라서, 본 발명이 해결하고자 하는 과제는 넓은 주파수 범위 내에서 안정적으로 동작할 수 있는 버퍼에 관한 것이다.

또한, 본 발명이 해결하고자 하는 과제는 DC 영역에서도 커플링 동작을 수행할 수 있는 버퍼에 관한 것이다.

본 발명의 실시예에 따른 버퍼는 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기와, 각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들과, 각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들을 포함한다. 상기 각각의 피드백 저항의 저항값은 플래그 신호에 응답하여 조절된다.

상기 버퍼는 입력 CAS(Column Address Strobe) 지연 시간(Latency)과 기준 CAS 지연 시간을 비교하고, 그 비교 결과에 따라 상기 플래그 신호를 발생하는 지연 시간 검출기를 더 포함한다. 또한, 상기 버퍼는 클락 신호의 상승 에지에 응답하여 래치된 입력 신호를 지연시켜 발생된 지연 신호에 응답하여, 상기 클락 신호의 하강 에지에 응답하여 래치된 상기 입력 신호를 상기 플래그 신호로서 출력하기 위한 클락 신호 검출기를 더 포함한다.

또한, 상기 버퍼는 입력 CAS(Column Address Strobe) 지연 시간(Latency)과 기준 CAS 지연 시간을 비교하고 그 비교 결과에 따른 비교 신호를 출력하기 위한 지연 시간 검출기와, 클락 신호의 상승 에지에 응답하여 래치된 입력 신호를 지연시켜 발생된 지연 신호에 응답하여 상기 클락 신호의 하강 에지에 응답하여 래치된 상기 입력 신호를 출력 신호로서 출력하기 위한 클락 신호 검출기와, 선택 신호에 응답하여 상기 지연 시간 검출기의 상기 비교 신호 또는 상기 클락 신호 검출기의 상기 출력 신호를 상기 플래그 신호로서 출력하기 위한 선택기를 더 포함한다.

상기 기술적 과제를 달성하기 위한 버퍼는 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기와, 각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들과, 각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들과, 각각이 상기 다수의 용량성 소자들 각각과 병렬로 접속된 다수의 저항들을 포함한다.

상기 버퍼는 상기 차동 입력 단자들 중에서 어느 하나로 입력되는 입력 신호의 주파수 정보에 기초하여 플래그 신호를 발생하는 플래그 신호 발생기를 더 포함하며, 상기 다수의 저항들 각각의 저항값은 상기 플래그 신호에 응답하여 조절된다.

상기 버퍼는 상기 차동 입력 단자들 중에서 어느 하나로 입력되는 입력 신호의 주파수 정보에 기초하여 제1플래그 신호와 제2플래그 신호를 발생하는 플래그 신호 발생기를 더 포함하며, 상기 다수의 저항들 각각의 저항값은 상기 제1플래그 신호에 응답하여 조절되고 상기 각각의 피드백 저항의 저항값은 상기 제2플래그 신 호에 응답하여 조절된다.

상기 기술적 과제를 달성하기 위한 반도체 장치는 동작 주파수 정보에 응답하여 제1플래그 신호를 발생하는 플래그 신호 발생기와, 다수의 피드백 인버터들을 포함하는 AC 커플링 버퍼를 포함한다. 상기 다수의 피드백 인버터들 각각의 피드백 저항의 저항값은 상기 플래그 신호에 응답하여 조절된다.

상기 플래그 신호 발생기는 상기 동작 주파수 정보에 응답하여 제2플래그 신호를 더 발생하고, 상기 AC 커플링 버퍼는 각각이 다수의 용량성 소자들 각각과 병렬로 접속된 다수의 저항들을 더 포함하며, 상기 다수의 저항들 각각의 저항값은 상기 제2플래그 신호에 응답하여 조절된다.

상기 기술적 과제를 달성하기 위한 다수의 피드백 인버터들을 포함하는 AC 커플링 버퍼의 동작 방법은 동작 주파수 정보에 기초하여 플래그 신호를 발생하는 단계와, 상기 플래그 신호에 응답하여 상기 다수의 피드백 인버터들 각각의 피드백 저항값을 조절하는 단계를 포함한다.

상기 플래그 신호를 발생하는 단계는 상기 동작 주파수 정보를 나타내는 입력 CAS(Column Address Strobe) 지연 시간(Latency)과 기준 CAS 지연 시간을 비교하고, 그 비교 결과에 따라 상기 플래그 신호를 발생하거나, 또는 클락 신호의 주파수와 기준 주파수를 비교하고 그 비교 결과에 기초하여 상기 플래그 신호를 발생한다.

본 발명의 실시 예에 따른 버퍼는 넓은 주파수 범위 내에서 안정적으로 동작 함으로써 신호 왜곡을 감소시킬 수 있는 효과가 있다.

또한, 본 발명의 실시 예에 따른 버퍼는 AC 신호뿐만 아니라 DC 신호에서도 동작할 수 있는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 종래의 AC 커플링 버퍼의 개략적인 블록 도를 나타낸다.

도 1을 참조하면, AC 커플링 버퍼(10)는 차동 증폭기(11), 제1용량성 소자(C1)와 제2용량성 소자(C2)를 포함하는 커플링 부(13), 제1인버터(IV1)와 제2인버터(IV2)와 다수의 피드백 저항들(R1과 R2)을 포함하는 피드백 인버터 부(14), 및 다수의 버퍼들(17, 18, 및 19)을 포함하는 버퍼 부를 포함한다.

차동 증폭기(11)는 제1입력단자(예컨대, (+)입력단자)로 입력되는 제1입력 신호(CK)와 제2입력단자(예컨대, (-)입력단자)로 입력되는 제2입력신호(CKB)의 차이를 증폭하고, 그 증폭 결과로서 발생한 제1출력신호(A)를 제1출력 단자(예컨대, (-)출력단자)를 통해 출력하고 제2출력신호(/A)를 제2출력 단자(예컨대, (+)출력단자)를 통해 출력한다. 이때, 차동 증폭기(11)는 높은 DC 레벨 오프셋 또는 공통 모드 오프셋을 상쇄(cancel)할 수 있다.

제1입력신호(CK)와 제2입력신호(CKB)는 차동 신호들 또는 상보적인 신호들인 경우, 각 구성 요소(11, 13, 14, 17, 18, 및 19)의 출력 신호들은 차동 신호들 또는 상보적인 신호들이다.

제1용량성 소자(C1)는 차동 증폭기(11)의 제1출력단자(-)와 제1인버터(IV1)사이에 접속되며, 제1출력단자(-)로부터 수신된 제1출력신호(A)에 포함된 DC 신호를 차단한다. 제2용량성 소자(C2)는 차동 증폭기(11)의 제2출력단자(+)와 제2인버터(IV2)사이에 접속되며, 제2출력 단자(+)로부터 출력되는 제2출력 신호(/A)에 포함된 DC 신호를 차단한다.

제1용량성 소자(C1) 및 제2용량성 소자(C2) 각각은 커패시터로 구현될 수 있다. 이때, 제1용량성 소자(C1) 및 제2용량성 소자(C2)의 용량, 예컨대, 커패시턴스는 서로 동일한 것이 바람직하다.

제1피드백 인버터는 제1용량성 소자(C1)와 버퍼(17) 사이에 병렬로 접속된 제1인버터(IV1)와 제1피드백 저항(R1)을 포함한다. 제2피드백 인버터는 제2용량성 소자(C2)와 버퍼(17) 사이에 병렬로 접속된 제2인버터(IV2)와 제2피드백 저항(R2)을 포함한다. 이때, 제1피드백 인버터와 제2피드백 인버터 각각은 AC 신호를 증폭하고 DC 신호의 레벨을 바꾼다(도 2(c) 참조).

버퍼(17)는 제1피드백 인버터와 제2피드백 인버터 각각으로부터 출력된 신호(B와 /B)를 래치하고 증폭한다. 버퍼(18)는 버퍼(17)의 출력 신호들 각각을 래치하고 증폭한다. 버퍼(19)는 버퍼(18)의 출력 신호들 각각을 래치하고 증폭한다.

도 2는 입력 신호(CK)의 듀티가 50%일 때의 도 1에 도시된 AC 커플링 버퍼 (10)의 특성들을 나타낸다.

도 3은 입력 신호(CK 또는 /CKB)의 듀티가 50%가 아닐 때의 도 1에 도시된 AC 커플링 버퍼(10)의 특성들을 나타낸다. 도 3을 참조하면, 예컨대, 고속 동작에서 입력 신호(CK 또는 CKB)의 듀티(또는 듀티 비(duty ratio))의 왜곡은 내부 신호들(예컨대, A와 /A, 및 B와 /B)의 타이밍에 영향을 주고(도 3(b)), 상기 왜곡은 데이터 페일(fail)을 야기한다. 제1피드백 인버터와 제2피드백 인버터 각각은 입력 신호(CK)의 듀티의 왜곡을 보상한다(도 3(c)). 따라서, AC 커플링 버퍼(10)의 출력 신호(C 또는 /C)의 듀티는 50%가 된다(도 3(c)).

도 4는 입력 신호(CK)의 듀티가 50%이고 저주파일 때의 도 1에 도시된 AC 커플링 버퍼의 특성들을 나타낸다. 도 4(a)와 도 4(b)를 참조하면, 입력 신호(CK)의 주파수가 고주파(예컨대, 1Ghz보다 높은 주파수)인 경우 차동 증폭기(11)의 출력 (A)은 입력 신호(CK)에 따라 적절하게 토글한다.

그러나, 입력 신호(CK)가 저주파(예컨대, 1GHz보다 낮은 주파수)인 경우, 커플링 부(13)의 커플링 효과 때문에 피드백 인버터 부(14)의 각각의 출력 신호(B와 /B)의 레벨은 서로 동일해 진다. 따라서, AC 커플링 버퍼(10)는 작은 노이즈에도 민감하게 되므로, 노이즈가 발생하는 경우 AC 커플링 버퍼(10)의 출력 신호(C)는 알 수 없는 상태가 될 수 있다. 따라서, 본 발명의 실시 예에 따른 각각의 AC 커플링 버퍼(도 5의 20, 도 11의 40, 도 13의 40A, 또는 도 14의 20A)는 이러한 문제점을 해결하기 위하여 발명된 것이다.

도 5는 본 발명의 일 실시 예에 따른 버퍼(20)의 블록 도를 나타낸다.

도 5를 참조하면, 버퍼 또는 AC 커플링 버퍼(20)는 차동 증폭기(11), 커플링 부(13), 피드백 인버터 부(21), 및 버퍼 부를 포함한다. 피드백 인버터 부(21)는 제1피드백 인버터(21A)와 제2피드백 인버터(21B)를 포함하고, 상기 버퍼 부는 다수의 버퍼들(17, 18, 및 19)을 포함한다.

본 발명의 실시 예에 따른 버퍼(20)는 지연 시간 검출기(22) 또는 클락 신호 검출기(24) 중에서 적어도 하나를 더 포함할 수 있다.

차동 증폭기(11)는 제1입력단자(예컨대, (+)입력단자)로 입력되는 제1입력 신호(CK)와 제2입력단자(예컨대, (-)입력단자)로 입력되는 제2입력 신호(CKB)의 차이를 증폭하고, 그 증폭 결과에 기초하여 생성된 제1차동 신호(A)를 제1출력 단자(예컨대, (-)출력 단자)를 통하여 출력하고 제2차동 신호(/A)를 제2출력단자(예컨대, (+)출력 단자)를 통하여 출력한다.

커플링 부(13)는 제1용량성 소자(C1)와 제2용량성 소자(C2)를 포함한다. 제1용량성 소자(C1) 및 제2용량성 소자(C2) 각각은 커패시터로 구현될 수 있다. 이때, 제1용량성 소자(C1) 및 제2용량성 소자(C2) 각각의 커패시턴스는 서로 동일한 것이 바람직하다.

제1용량성 소자(C1)는 차동 증폭기(11)의 제1출력단자(-)와 제1인버터(IV3)의 입력단자 사이에 접속되고, 제2용량성 소자(C2)는 차동 증폭기(11)의 제2출력 단자(+)와 제2인버터(IV4)의 입력단자 사이에 접속된다.

예컨대, 제1용량성 소자(C1)와 제2용량성 소자(C2) 각각은 차동 증폭기(11)의 출력 신호들(A와 /A) 각각에 포함된 DC 신호를 차단한다.

제1피드백 인버터(21A)는 다수의 피드백 저항들(R3와 R4), 제1스위치(S1), 및 제1인버터(IV3)를 포함한다. 제1피드백 인버터(21A)의 총 저항값은 플래그 신호(FLAG)에 응답하여 조절된다.

예컨대, 입력 신호(CK)가 저주파인 경우에는 약한 피드백, 즉 강한 인버터를 위하여 다수의 피드백 저항들(R3와 R4)에 의한 전체 저항값을 증가시키고, 입력 신호(CK)가 고주파인 경우에는 강한 피드백, 즉 약한 인버터를 위하여 다수의 피드백 저항들(R3와 R4)에 의한 전체 저항값을 감소시켜야 한다.

실시 예에 따라, 저주파에서 피드백 총 저항값을 증가시키기 위하여, 제1스위치(S1)은 제1레벨(예컨대, 하이 레벨 또는 1)을 갖는 플래그 신호(FLAG)에 응답하여 저항(R4)을 저항(R3)으로부터 분리시키고, 고주파에서 피드백 총 저항값을 감소시키기 위하여 제1스위치(S1)는 제2레벨(예컨대, 로우 레벨 또는 0)을 갖는 플래그 신호(FLAG)에 응답하여 저항(R4)을 저항(R3)에 병렬로 접속시킨다.

이러한 제1스위치(S1)의 스위칭 동작에 의하여 제1피드백 인버터(21A)의 피드백 총 저항값은 조절된다. 실시 예에 따라, 저항(R4)과 제1스위치(S1) 대신에 가변 저항이 사용될 수 있다. 이때 상기 가변 저항의 저항값은 플래그 신호(FLAG)에 응답하여 가변될 수 있다. 따라서, 가변 저항의 저항값을 조절하면 제1피드백 인버터(21A)의 피드백 총 저항값을 조절할 수 있다.

제2피드백 인버터(21B)는 다수의 피드백 저항들(R5와 R6), 제2스위치(S2), 및 제2 인버터(IV4)를 포함한다. 제2피드백 인버터(21B)의 총 저항값은 플래그 신호(FLAG)에 응답하여 조절된다.

실시 예에 따라, 저주파에서 피드백 총 저항값을 증가시키기 위하여, 제2스위치(S2)은 제1레벨(예컨대, 하이 레벨, 또는 1)을 갖는 플래그 신호(FLAG)에 응답하여 저항(R6)을 저항(R5)으로부터 분리시키고, 고주파에서 피드백 총 저항값을 감소시키기 위하여 제2스위치(S2)는 제2레벨(예컨대, 로우 레벨 또는 0)을 갖는 플래그 신호(FLAG)에 응답하여 저항(R6)을 저항(R5)에 병렬로 접속시킨다. 이러한 제2스위치(S2)의 스위칭 동작에 의하여 제2피드백 인버터(21B)의 피드백 총 저항값은 조절된다.

이러한 제2스위치(S2)의 스위칭 동작에 의하여 제2피드백 인버터(21B)의 피드백 총 저항값은 조절된다. 실시 예에 따라, 저항(R6)과 제1스위치(S2) 대신에 가변 저항이 사용될 수 있다. 이때 상기 가변 저항의 저항값은 플래그 신호(FLAG)에 응답하여 가변될 수 있다. 따라서, 가변 저항의 저항값을 조절하면 제2피드백 인버터(21B)의 피드백 총 저항값을 조절할 수 있다.

제1피드백 인버터(21A)와 제2피드백 인버터(21B) 각각은 입력된 AC 신호를 증폭하고 입력된 DC 신호의 레벨을 바꾼다.

제1인버터(IV3)의 출력 단자는 제1버퍼(17)의 제1입력 단자에 접속되고, 제1 버퍼(17)의 제1출력 단자는 제2버퍼(18)의 제1입력 단자에 접속되고, 제2버퍼(18)의 제1출력 단자는 제3버퍼(19)의 제1입력 단자에 접속된다.

또한, 제2인버터(IV4)의 출력 단자는 제1버퍼(17)의 제2입력 단자에 접속되고, 제1버퍼(17)의 제2출력 단자는 제2버퍼(18)의 제2입력 단자에 접속되고, 제2 버퍼(18)의 제2출력 단자는 제3버퍼(19)의 제2입력 단자에 접속된다.

제3버퍼(19)의 제1출력 단자는 제1출력 신호(C)을 출력하고, 제3버퍼(19)의 제2출력 단자는 제2출력 신호(/C)를 출력한다. 각각의 버퍼(17, 18, 및 19)는 레벨 트리거드 래치로 구현될 수 있다. 또한, 제1출력 신호(C)와 제2출력 신호(/C)는 CMOS 레벨을 갖는 차동 신호들일 수 있다. 도 2에서는 설명의 편의를 위하여 3 개의 버퍼들(17, 18, 및 19)을 도시하였으나, 버퍼들의 개수는 3 개보다 작거나 3 개 보다 클 수 있다.

도 6은 도 1에 도시된 버퍼(10)의 특성들을 나타낸다. 도 6을 참조하면, 입력 신호(CK)의 주파수가 고주파일 때는 버퍼(10)는 제 기능을 수행하나(도 6(a), 입력 신호(CK)의 주파수가 한계 저주파, 예컨대 1GHz일 때는 피드백 버퍼 부(14)의 각 출력 신호(B와 /B)는 서로 동일한 레벨을 갖기 시작한다(도 6(b)). 그러나, 입력 신호(CK)의 주파수가 한계 저주파보다 낮은 저주파일 때는 커플링 부(13)의 커플링 효과 때문에 피드백 버퍼 부(14)의 각 출력 신호(B와 /B)는 일정 시간 동안 서로 동일한 레벨을 갖는다(도 6(c)). 따라서, 피드백 버퍼 부(14)의 출력 신호들은 DC 영역을 갖는다(도 6(c)). 그러므로, 버퍼(10)는 노이즈에 민감해진다.

도 7은 도 5에 도시된 버퍼의 특성들을 나타낸다. 도 7을 참조하면, 입력 신호(CK)가 고주파일 때 플래그 신호(FLAG)는 제2레벨(0)을 갖는다. 이때 각 스위치(S1과 S2)는 제2레벨을 갖는 플래그 신호(FLAG)에 응답하여 온되므로, 저항들(R3과 R4, 및 R5와 R6)은 병렬로 접속되므로, 피드백 총 저항값은 감소한다.

입력 신호(CK)의 주파수가 한계 저주파일 때, 플래그 신호(FLAG)는 제2레벨에서 제1레벨로 토글링한다(도 7(b)). 입력 신호(CK)의 주파수가 한계 저주파보다 낮은 저주파일 때, 플래그 신호(FLAG)는 제1레벨을 유지하므로, 각 스위치(S1과 S2)는 오프된다. 따라서, 제1피드백 인버터(21A)의 피드백 총 저항값과 제2피드백 인버터(21B)의 피드백 총 저항값은 증가한다. 따라서, 입력 신호(CK)의 주파수가 한계 저주파보다 낮은 저주파일지라도, 피드백 인버터 부(21)의 출력 신호들 각각에는 DC 영역이 존재하지 않는다(도 7(c)).

따라서, 도 5에 도시된 버퍼(20)는 도 1에 도시된 버퍼(10)에 비하여 노이즈에 강한 특성을 갖는다.

도 8은 도 5에 도시된 버퍼의 특성들의 시뮬레이션 결과들을 나타낸다. 도 4와 도 8을 참조하면, 입력 신호(CK)의 주파수가 저주파일지라도 버퍼(20)에는 DC 영역이 존재하지 않는다. 따라서, 본 발명의 실시 예에 따른 버퍼(20)는 고주파에서뿐만 아니라 저주파에서도 제 기능을 수행할 수 있는 효과가 있다.

입력 신호(CK)의 주파수가 저주파인지 또는 고주파인지를 판단하고 그 판단 결과에 따라 피드백 총 저항값을 조절하기 위한 플래그 신호(FLAG)를 발생시키기 위하여, 본 발명의 실시 예에 따른 버퍼(20)는 지연 시간 검출기(22) 또는 클락 신호 검출기(24)를 더 포함할 수 있다. 또한, 플래그 신호(FLAG)를 발생시키기 위하여, 본 발명의 실시 예에 따른 버퍼(20)는 지연 시간 검출기(22)와 클락 신호 검출기(24), 및 선택기(26)를 더 포함할 수 있다. 지연 시간 검출기(22), 클락 신호 검출기(24), 및 선택기(26) 중에서 적어도 하나는 플래그 신호 발생기를 구성한다.

도 5에서는 설명의 편의를 위하여 지연 시간 검출기(22)와 클락 신호 검출기(24), 및 선택기(26)를 모두 포함하는 버퍼(20)가 도시되었으나, 버퍼(20)가 지 연 시간 검출기(22)만을 포함하는 경우 지연 시간 검출기(22)의 출력 신호(LD)는 플래그 신호(FLAG)이다. 또한, 버퍼(20)가 클락 신호 검출기(24)만을 포함하는 경우 클락 신호 검출기(24)의 출력 신호(CD)는 플래그 신호(FLAG)이다.

지연 시간 검출기(22)는 내부 CL(CAS Latency) 정보(ICL), 즉 입력되는 CAS 지연 시간(Column Address Strobe(CAS) Latency, 이하 '입력 CAS 지연시간'이라 한다)과 기준 CAS 지연 시간을 서로 비교하고, 그 비교 결과에 따라 제1레벨 또는 제2레벨을 갖는 플래그 신호(FLAG)를 생성한다.

여기서, CAS 지연 시간은 DRAM, 또는 SDRAM과 같은 메모리 장치에서 데이터 요청 신호를 전송한 후, 상기 데이터 요청 신호에 상응하는 데이터가 처리될 때까지 소요되는 시간을 나타낸다.

예컨대, 지연 시간 검출기(22)는, 입력 CAS 지연 시간이 기준 CAS 지연 시간(예컨대, CL=15)보다 작으면, 상기 입력 CAS 지연 시간에 상응하는 제1입력 신호(CK)를 고주파 신호로 판단하며, 상기 입력 CAS 지연 시간이 상기 기준 CAS 지연 시간보다 크면 제1입력 신호(CK)를 저주파 신호로 판단한다. 또한, 실시 예에 따라 그 반대로 판별할 수 있다.

예컨대, 판별 결과 입력신호(CK)가 고주파 신호인 경우, 지연 시간 검출기(22)는 피드백 인버터 부(21)의 피드백 총 저항값을 감소시키기 위하여 제2레벨(예컨대, 로우 레벨 또는 0)을 갖는 플래그 신호 (FLAG=LD)를 생성할 수 있다. 반대로, 입력신호(CK)가 저주파 신호인 경우, 지연 시간 검출기(22)는 피드백 인버터 부(21)의 피드백 총 저항값을 증가시키기 위하여 제1레벨(예컨대, 하이 레벨 또는 1)을 갖는 플래그 신호 (FLAG=LD)를 생성할 수 있다.

클락 신호 검출기(24)는 클락 신호(CLK)의 상승 에지에 응답하여 래치된 입력 신호(IS)를 지연시켜 발생된 지연 신호에 응답하여, 클락 신호(CLK)의 하강 에지에 응답하여 래치된 입력 신호(IS)를 플래그 신호(FLAG=CD)로서 출력한다. 클락 신호 검출기(24)는 상세한 동작은 도 9를 참조하여 설명될 것이다.

선택기(26)는 선택 신호(SEL)에 응답하여 지연 시간 검출기(22)로부터 출력된 비교 신호(LD) 또는 클락 신호 검출기(24)로부터 출력된 출력 신호(CD)를 플래그 신호(FLAG)로서 출력한다.

따라서, 제1입력 신호(CK)가 저주파 신호인 경우, 본 발명의 실시 예에 따른 버퍼(20)는 제1레벨을 갖는 플래그 신호(FLAG)에 응답하여 각각의 저항(R4와 R6)을 각각의 저항(R3과 R5)으로부터 분리하여 각각의 피드백 인버터(21A와 21B)의 피드백 총 저항값을 증가시킨다. 그러므로, 도 7(c)에 도시된 바와 같이, 본 발명의 실시 예에 따른 버퍼(20)에는 DC 영역이 존재하지 않으므로, 버퍼(20)는 노이즈에 강하다.

그러나, 제1입력 신호(CK)가 고주파 신호인 경우, 본 발명의 실시 예에 따른 버퍼(20)는 제2레벨을 갖는 플래그 신호(FLAG)에 응답하여 각각의 저항(R4와 R6)을 각각의 저항(R3과 R5)에 병렬로 접속하여 각각의 피드백 인버터(21A와 21b)의 피드백 총 저항값을 감소시킨다.

도 9는 도 5에 도시된 클락 신호 검출기의 블록 도를 나타내고, 도 10은 도 9에 도시된 클락 신호 검출기의 동작을 설명하기 위한 입출력 신호들의 타이밍 도 를 나타낸다.

도 9를 참조하면, 클락 신호 검출기(24)는 제1래치(L1), 제2래치(L2), 제3래치(L3), 지연 회로(30), 및 인버터(INV)를 포함한다.

제1래치(L1)는 입력 신호(IS)와 클락 신호(CLK)를 수신하고, 클락 신호 (CLK)의 상승 에지에 응답하여 입력 신호(IS)를 래치한다.

예컨대, 클락 신호(CLK)는 버퍼(20)의 외부로부터 입력되는 제1입력 신호 (CK)를 변환한 신호일 수 있다. 또한, 클락 신호(CLK)는 제1입력 신호(CK)의 적어도 일부를 이용하여 발생한 신호일 수 있다.

제2래치(L2)는 입력 신호(IS)와 클락 신호(CLK)를 수신하고, 클락 신호 (CLK)의 하강 에지에 응답하여 입력 신호(IS)를 래치한다.

지연 회로(30)는 직렬로 접속된 다수의 지연 소자들(32 및 34)을 포함하며, 이때 다수의 지연 소자들(32 및 34) 각각의 지연 시간은 Ta와 Tb이다.

제3래치(L3)는 지연 회로(30)로부터 출력되는 제2지연 신호(D2)에 응답하여 제2래치(L2)의 출력 신호(IS1)를 플래그 신호(FLAG=CD)로서 출력한다.

도 9와 도 10을 참조하여, 클락 신호 검출기(24)의 동작을 설명하면 다음과 같다.

제1 래치(L1)는 클락 신호(CLK)의 상승 에지 응답하여 제1레벨을 갖는 입력 신호(IS)를 래치한다. 제1지연 소자(32)는 래치된 입력 신호(IS)를 소정 시간(Ta)만큼 지연시켜 제1지연 신호(D1)를 출력하고, 제2지연 소자(34)는 제1지연 소자 (32)의 출력 신호(D1)를 소정 시간(Tb, 예컨대, Tb>Ta)만큼 지연시켜 제2지연 신 호(D2)를 출력한다. 제2래치(L2)는 클락 신호(CLK)의 하강 에지에 응답하여 입력 신호(IS)를 래치한다.

제3래치(L3)는 제2지연 소자(34)로부터 출력된 제2지연 신호(D2)의 상승 에지에 응답하여 제2래치(L2)에 의하여 래치된 신호(ISI)을 래치하고, 래치된 신호(ISI)를 플래그 신호(FLAG=CD)로서 출력한다.

도 10에 도시된 바와 같이, 클락 신호(CLK)가 저주파 신호인 경우 제3래치(L3)는 제1시점(A)에서 제1레벨로 천이하는 제2지연 신호(D2)의 상승 에지에 응답하여 제2레벨을 갖는 제1래치(L1)의 출력 신호(ISI)를 래치한다. 인버터(INV)는 제1레벨을 갖는 출력 신호(CD)를 출력한다.

즉, 클락 신호(CLK)가 저주파 신호인 경우 플래그 신호(FLAG)는 제1레벨을 갖는다. 따라서, 제1스위치(S1)와 제2스위치(S2)는 제1레벨을 갖는 플래그 신호(FLAG)에 응답하여 오프되므로, 제1피드백 인버터(21A)의 총 피드백 저항값과 제2피드백 인버터(24B)의 총 피드백 저항값은 증가한다.

그러나, 클락 신호(CLK)가 고주파 신호인 경우 제3래치(L3)는 제2시점(B)에서 제1레벨로 천이하는 제2지연 신호(D2)의 상승 에지에 응답하여 제1레벨을 갖는 제1래치(L1)의 출력 신호(ISI)를 래치한다. 따라서, 인버터(L4)는 제2레벨을 갖는 출력 신호(CD)를 출력한다.

즉, 클락 신호(CLK)가 고주파 신호인 경우 플래그 신호(FLAG)는 제2레벨을 갖는다. 따라서, 제1스위치(S1)와 제2스위치(S2)는 제2레벨을 갖는 플래그 신호(FLAG)에 응답하여 온되므로, 제1피드백 인버터(24A)의 총 피드백 저항값과 제2 피드백 인버터(24B)의 총 피드백 저항값은 감소한다. 여기서, 제1스위치(S1)와 제2스위치(S2) 각각은 PMOSFET로 구현될 수 있다. 그러나, 제1스위치(S1)와 제2스위치(S2) 각각이 NMOSFET로 구현되는 경우, 저주파에서 각각의 피드백 인버터의 피드백 저항을 증가시키기 위한 상태를 갖는 플래그를 수신할 수 있으며, 고주파에서 각각의 피드백 인버터의 피드백 저항을 감소시키기 위한 상태를 갖는 플래그를 수신할 수 있다.

멀티플렉서로 구현될 수 있는 선택기(26)는 선택 신호(SEL)에 응답하여 지연 시간 검출기(22)로부터 생성된 출력 신호(LD)와 클락 시간 검출기(24)로부터 생성된 출력 신호(CD) 중에서 어느 하나를 플래그 신호(FLAG)로 출력한다. 선택 신호 (SEL)는 버퍼(20)의 외부로부터 입력된 신호 또는 상기 신호의 적어도 일부를 이용하여 발생한 신호일 수 있다.

즉, 본 발명의 실시 예에 따른 버퍼(20)는 제1입력신호(CK)의 주파수에 따라 제1피드백 인버터(24A)의 피드백 저항값과 제2피드백 인버터(24B)의 피드백 저항값을 가변함으로써 종래의 버퍼(10)에 비하여 더 넓은 주파수 범위 내에서 노이즈의 영향을 배제하고 안정적으로 동작할 수 있는 효과가 있다.

도 11은 본 발명의 다른 실시 예에 따른 버퍼의 블록 도이다. 도 12는 도 1에 도시된 버퍼(10)의 특성(도 12의 (a))과 도 11에 도시된 버퍼(40)의 특성을 나타내는 도면이다(도 12의 (b)). 도 11과 도 12를 참조하면, 버퍼 또는 AC 커플링 버퍼(40)는 차동 증폭기(11), 커플링 부(13'), 피드백 인버터 부(14), 및 다수의 버퍼들(17, 18, 및 19)을 포함하는 버퍼 부를 포함한다.

커플링 부(13')는 제1용량성 소자(C1)와 병렬로 접속된 저항(R7), 제2 용량성 소자(C2)와 병렬로 접속된 저항(R8)을 포함한다.

여기서, 각 저항(R7과 R8)은 약한 DC 경로(path)를 제공한다. 따라서, 본 발명의 실시 예에 따른 버퍼(40)는 입력 신호(CK)가 저주파일지라도 도 12(a)에 도시된 바와 같이 피드백 인버터 부(14)의 각 출력 신호(B와 /B)의 레벨이 일정 시간 동안 동일해지는 DC 영역이 존재하지 않으므로 노이즈에 민감하지 않다.

또한, 각 저항(R7과 R8)의 저항값을 제어함으로써 버퍼(40)는 저주파에서 노이즈 마진을 조절할 수 있다. 따라서, 본 발명의 실시 예에 따른 버퍼(40)는 고주파 영역에서뿐만 아니라 저주파 영역에서도 안정적으로 동작할 수 있는 효과가 있다.

도 13은 본 발명의 또 다른 실시 예에 따른 버퍼의 블록 도이다. 도 13을 참조하면, 버퍼(40A)는 차동 증폭기(11), 커플링 부(13''), 피드백 인버터 부(21'), 다수의 버퍼들(17, 18, 및 19)을 포함하는 버퍼 부, 및 저항값 조절 유닛(50)을 포함한다.

커플링 부(13'')는 제1용량성 소자(C1)와 병렬로 접속된 제1가변 저항(Rv1), 제2용량성 소자(C2)와 병렬로 접속된 제2가변 저항(Rv2)을 포함한다. 각각의 가변 저항(Rv1과 Rv2)의 저항값은 제1플래그(FLAG1)에 기초하여 증가하거나 감소한다.

피드백 인버터 부(21')는 병렬로 접속된 제3가변 저항(Rv3)과 제1인버터 (IV3)를 포함하는 제1피드백 인버터, 및 병렬로 접속된 제4가변 저항(Rv4)과 제2인버터 (IV4)를 포함하는 제2피드백 인버터를 포함한다. 각각의 가변 저항(Rv3과 Rv4)의 저항값은 제2플래그(FLAG2)에 기초하여 증가하거나 감소한다.

저항값 조절 유닛(50)은 입력 신호(CK)의 주파수 정보(CFI)를 수신하고, 수신된 주파수 정보(CFI)에 기초하여 입력 신호(CK)의 주파수가 저주파인지 또는 고주파인지를 판단하고, 그 판단 결과에 기초하여 제1플래그 신호(FLAG1) 또는 제2플래그 신호(FLAG2) 중에서 적어도 하나를 발생한다. 따라서, 저항값 조절 유닛(50)은 플래그 신호 발생기의 기능을 수행한다.

예컨대, 판단 결과 입력 신호(CK)의 주파수가 저주파인 경우, 저항값 조절 유닛(50)은 제1피드백 인버터와 제2피드백 인버터 각각의 피드백 저항값을 증가시키기 위한 제2플래그 신호(FLAG2)를 출력한다. 또한, 저항값 조절 유닛(50)은 각각의 가변 저항(Rv1과 Rv2)의 저항값을 증가시키기 위한 제1플래그(FLAG1)를 출력한다.

그러나, 판단 결과 입력 신호(CK)의 주파수가 고주파인 경우, 저항값 조절 유닛(50)은 제1피드백 인버터와 제2피드백 인버터 각각의 피드백 저항값을 감소시키기 위한 제2플래그 신호(FLAG2)를 출력한다. 또한, 저항값 조절 유닛(50)은 각각의 가변 저항(Rv1과 Rv2)의 저항값을 감소시키기 위한 제1플래그(FLAG1)를 출력한다.

도 14는 본 발명의 또 다른 실시 예에 따른 버퍼의 블록 도를 나타낸다. 도 14를 참조하면, 버퍼(20A)는 커플링 부(13), 피드백 인버터 부(21'), 및 저항값 조절 유닛(50)을 포함한다.

피드백 인버터 부(21')는 제1인버터(IV3)와 병렬로 접속된 제1가변 저 항(Rv1), 제2인버터(IV4)와 병렬로 접속된 제2가변 저항(Rv2)을 포함한다.

저항값 조절 유닛(50)은 입력 신호(CK)의 주파수 정보(CFI)를 수신하고, 수신된 주파수 정보(CFI)에 기초하여 입력 신호(CK)의 주파수가 저주파인지 또는 고주파인지를 판단하고, 그 판단 결과에 기초하여 각각의 가변 저항(Rv1과 Rv2)의 저항값을 증가 또는 감소시키기 위한 플래그 신호(FLAG)를 발생한다.

예컨대, 판단 결과 입력 신호(CK)의 주파수가 저주파인 경우, 저항값 조절 유닛(50)은 각각의 가변 저항(Rv1과 Rv2)의 저항값을 증가시키기 위한 플래그 신호(FLAG)를 출력한다. 또한, 판단 결과 입력 신호(CK)의 주파수가 고주파인 경우, 저항값 조절 유닛(50)은 각각의 가변 저항(Rv1과 Rv2)의 저항값을 감소시키기 위한 플래그 신호(FLAG)를 출력한다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 AC 커플링 버퍼의 개략적인 블록 도를 나타낸다.

도 2는 입력 신호의 듀티가 50%일 때의 도 1에 도시된 AC 커플링 버퍼의 특성들을 나타낸다.

도 3은 입력 신호의 듀티가 50%가 아닐 때의 도 1에 도시된 AC 커플링 버퍼의 특성들을 나타낸다.

도 4는 입력 신호의 듀티가 50%이고 저주파일 때의 도 1에 도시된 AC 커플링 버퍼의 특성들을 나타낸다.

도 5는 본 발명의 일 실시 예에 따른 버퍼의 블록 도를 나타낸다.

도 6은 도 1에 도시된 버퍼의 특성들을 나타낸다.

도 7은 도 5에 도시된 버퍼의 특성들을 나타낸다.

도 8은 도 5에 도시된 버퍼의 특성들의 시뮬레이션 결과들을 나타낸다.

도 9는 도 5에 도시된 클락 신호 검출기의 블록 도를 나타낸다.

도 10은 도 9에 도시된 클락 신호 검출기의 동작을 설명하기 위한 입출력 신호들의 타이밍 도를 나타낸다.

도 11은 본 발명의 다른 실시 예에 따른 버퍼의 블록 도이다.

도 12는 도 1에 도시된 버퍼의 특성과 도 11에 도시된 버퍼의 특성을 나타내는 도면이다.

도 13은 본 발명의 또 다른 실시 예에 따른 버퍼의 블록 도이다.

도 14는 본 발명의 또 다른 실시 예에 따른 버퍼의 블록 도를 나타낸다.

Claims (16)

1. 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기;

   각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들; 및

   각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들을 포함하며,

   상기 각각의 피드백 저항의 저항값은 플래그 신호에 응답하여 조절되는 버퍼.
2. 제1항에 있어서, 상기 버퍼는,

   입력 CAS(Column Address Strobe) 지연 시간(Latency)과 기준 CAS 지연 시간을 비교하고, 그 비교 결과에 따라 상기 플래그 신호를 발생하는 지연 시간 검출기를 더 포함하는 버퍼.
3. 제1항에 있어서, 상기 버퍼는,

   클락 신호의 상승 에지에 응답하여 래치된 입력 신호를 지연시켜 발생된 지연 신호에 응답하여, 상기 클락 신호의 하강 에지에 응답하여 래치된 상기 입력 신호를 상기 플래그 신호로서 출력하기 위한 클락 신호 검출기를 더 포함하는 버퍼.
4. 제1항에 있어서, 상기 버퍼는,

   입력 CAS(Column Address Strobe) 지연 시간(Latency)과 기준 CAS 지연 시간을 비교하고, 그 비교 결과에 따른 비교 신호를 출력하기 위한 지연 시간 검출기;

   클락 신호의 상승 에지에 응답하여 래치된 입력 신호를 지연시켜 발생된 지연 신호에 응답하여, 상기 클락 신호의 하강 에지에 응답하여 래치된 상기 입력 신호를 출력 신호로서 출력하기 위한 클락 신호 검출기; 및

   선택 신호에 응답하여 상기 지연 시간 검출기의 상기 비교 신호 또는 상기 클락 신호 검출기의 상기 출력 신호를 상기 플래그 신호로서 출력하기 위한 선택기를 더 포함하는 버퍼.
5. 제1항에 있어서, 상기 버퍼는,

   상기 다수의 피드백 인버터들 각각의 출력 신호를 래치하기 위한 레벨 트리거드 래치를 더 포함하는 버퍼.
6. 차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기;

   각각이 각각의 피드백 저항을 포함하는 다수의 피드백 인버터들;

   각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들; 및

   각각이 상기 다수의 용량성 소자들 각각과 병렬로 접속된 다수의 저항들을 포함하는 버퍼.
7. 제6항에 있어서, 상기 다수의 저항들 각각은 가변 저항이고,

   상기 각각의 가변 저항의 저항값은 상기 차동 입력 단자들 중에서 어느 하나로 입력되는 입력 신호의 주파수 정보에 기초하여 발생한 플래그 신호에 응답하여 조절되는 버퍼.
8. 제6항에 있어서, 상기 버퍼는 상기 차동 입력 단자들 중에서 어느 하나로 입력되는 입력 신호의 주파수 정보에 기초하여 플래그 신호를 발생하는 플래그 신호 발생기를 더 포함하며,

   상기 다수의 저항들 각각의 저항값은 상기 플래그 신호에 응답하여 조절되는 버퍼.
9. 제6항에 있어서, 상기 버퍼는 상기 차동 입력 단자들 중에서 어느 하나로 입력되는 입력 신호의 주파수 정보에 기초하여 제1플래그 신호와 제2플래그 신호를 발생하는 플래그 신호 발생기를 더 포함하며,

   상기 다수의 저항들 각각의 저항값은 상기 제1플래그 신호에 응답하여 조절되고, 상기 각각의 피드백 저항의 저항값은 상기 제2플래그 신호에 응답하여 조절되는 버퍼.
10. 동작 주파수 정보에 응답하여 제1플래그 신호를 발생하는 플래그 신호 발생기; 및

    다수의 피드백 인버터들을 포함하는 AC 커플링 버퍼를 포함하며, 상기 다수의 피드백 인버터들 각각의 피드백 저항의 저항값은 상기 플래그 신호에 응답하여 조절되는 반도체 장치.
11. 제10항에 있어서, 상기 AC 커플링 버퍼는,

    차동 입력 단자들과 차동 출력 단자들을 포함하는 차동 증폭기; 및

    각각이 상기 차동 출력 단자들 각각과 상기 다수의 피드백 인버터들 각각의 입력 단자 사이에 접속된 다수의 용량성 소자들을 포함하는 반도체 장치.
12. 제11항에 있어서, 상기 플래그 신호 발생기는 상기 동작 주파수 정보에 응답하여 제2플래그 신호를 더 발생하고,

    상기 AC 커플링 버퍼는 각각이 다수의 용량성 소자들 각각과 병렬로 접속된 다수의 저항들을 더 포함하며,

    상기 다수의 저항들 각각의 저항값은 상기 제2플래그 신호에 응답하여 조절되는 반도체 장치.
13. 제10항에 있어서, 상기 동작 주파수 정보는 클락 신호 또는 입력 CAS(Column Address Strobe) 지연 시간(Latency)에 대한 정보인 반도체 장치.
14. 다수의 피드백 인버터들을 포함하는 AC 커플링 버퍼의 동작 방법에 있어서,

    동작 주파수 정보에 기초하여 플래그 신호를 발생하는 단계; 및

    상기 플래그 신호에 응답하여 상기 다수의 피드백 인버터들 각각의 피드백 저항값을 조절하는 단계를 포함하는 AC 커플링 버퍼의 동작 방법.
15. 제14항에 있어서, 상기 플래그 신호를 발생하는 단계는,

    상기 동작 주파수 정보를 나타내는 입력 CAS(Column Address Strobe) 지연 시간(Latency)과 기준 CAS 지연 시간을 비교하고, 그 비교 결과에 따라 상기 플래그 신호를 발생하는 AC 커플링 버퍼의 동작 방법.
16. 제14항에 있어서, 상기 플래그 신호를 발생하는 단계는,

    클락 신호의 주파수와 기준 주파수를 비교하고 그 비교 결과에 기초하여 상기 플래그 신호를 발생하는 AC 커플링 버퍼의 동작 방법.

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