KR20090078643A - Ｄｃ 오프셋을 실시간으로 제거하는 ｄｃ 오프셋 보상 회로및 상기 ｄｃ 오프셋 보상 회로를 포함하는 수신 시스템 - Google Patents

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Abstract

DC 오프셋을 실시간으로 제거하기 위한 DC 오프셋 보상 회로가 개시된다. 상기 DC 오프셋 보상 회로는 수신된 입력 신호들의 전압 차이와 제1기준 전압에 기초하여 감지 전압을 생성하는 DC 오프셋 감지기와, 상기 감지 전압과 다수의 기준 전압들 각각을 비교하고 다수의 비교 신호를 출력하는 비교기와, 상기 다수의 비교 신호들 중에서 어느 하나에 응답하여 업 카운트 동작을 수행하고 상기 다수의 비교 신호들 중에서 다른 하나에 응답하여 다운 카운트 동작을 수행하는 업/다운 카운터를 포함한다.
직접 변환 수신기(direct conversion receiver), 슈퍼헤테로다인 수신기, 중간 주파수(IF)

Description

ＤＣ 오프셋을 실시간으로 제거하는 ＤＣ 오프셋 보상 회로 및 상기 ＤＣ 오프셋 보상 회로를 포함하는 수신 시스템{DC offset compensation circuit for canceling realtime DC offset, and receive system having the same}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 입력신호들 각각에 포함된 DC 오프셋을 제거함으로써 시스템 환경에 최적화된 DC 오프셋 보상 회로 및 이를 구비하는 수신 시스템에 관한 것이다.
반도체 장치가 점차 소형화 및 집적화됨에 따라 멀티 밴드 트랜시버(multi band transceiver)와 같이 서로 다른 시스템들(예컨대 송신기와 수신기)이 하나의 시스템으로 통합되어 원-칩화되고 있다.
일반적으로 널리 사용되고 있는 슈퍼헤테로다인 수신기는 입력 신호의 주파수에 관계없이 상기 입력 신호를 항상 동일한 중간 주파수(IF; Intermediate Frequency)로 변환시켜 증폭한다. 상기 슈퍼헤테로다인 수신기는 성능이 좋고 구현이 간단하나, 입력 신호의 주파수를 수차례 변환하기 위한 다수의 필터, 증폭기, 및 주변 회로로 인해 시스템의 구성이 복잡하고 단가(cost) 부담이 증가한다.
단가 부담과 시스템의 복잡성의 문제로 인해, 점차 중간 주파수로 변환하는 과정없이 데이터를 전송하는 직접 변환 수신기(Direct conversion receiver)가 요구된다. 직접 변환 수신기는 슈퍼헤테로다인 수신기와 달리 주파수 변환 없이 수신된 고주파 신호에서 직접 입력 신호를 복조한다.
이에 따라, 직접 변환 수신기는 슈퍼헤테로다인 수신기에 비하여 부품 수를 줄일 수 있으므로 고집적 및 저전력으로 구현될 수 있다. 또한, 직접 변환 수신기는 시스템의 구성이 간단하므로 원-칩화의 가능성이 높아 단가 부담을 줄일 수 있다.
그러나 직접 변환 수신기는 성능적으로 많은 문제점들 예컨대, 발진문제, 주파수 선택도 문제, 및 DC 오프셋 문제 등을 갖고 있으며, 이로 인하여 수신기의 중요한 성능 중의 하나인 수신 감도가 저하된다. 특히, DC 오프셋은 원래 복조되어야 할 입력 신호를 왜곡시키므로, 왜곡된 신호를 수신하여 복조하더라도 본래의 신호를 얻을 수 없다.
따라서, 직접 변환 수신기는 입력 신호에 포함된 DC 오프셋을 제거하기 위한 DC 오프셋 보상(DC Offset Correction; DCOC) 장치를 필요로 한다. 일반적으로 DC 오프셋 보상 장치로서 디지털 아날로그 컨버터(Digital Analog Converter; DAC), 및 하이 패스 필터(high pass filter)가 많이 사용된다.
디지털 아날로그 컨버터를 이용하는 디지털 방식은 적은 면적을 차지하나, 수신 환경에 따라 DC 오프셋이 수시로 변할 수 있는 실시간(또는 연속적)으로 신호를 수신해야 하는 시스템 예컨대, WCDMA에서는 사용하기가 어렵다.
따라서, WCDMA와 같은 시스템은 입력 신호에 포함된 DC 오프셋을 제거하기 위하여 하이 패스 필터를 사용하며, 상기 하이 패스 필터를 사용하는 아날로그 방식은 실시간(또는 연속적으로)으로 입력 신호에 포함된 DC 오프셋을 제거할 수 있으나 넓은 면적을 차지한다. 또한, 하이 패스 필터는 주파수가 없는 신호(예컨대, DC 신호)들뿐만 아니라 주파수가 낮은 신호(예컨대, 저주파 AC 신호)까지 차단(cutoff)하여 입력 신호의 크기를 크게 감쇄시킴으로써 상기 입력 신호의 왜곡이 많았다.
따라서, DC 근처의 신호가 변조하는데 의미 있는 정보를 포함하므로 하이 패스 필터는 통화 품질을 떨어뜨리지 않게 하기 위해서 컷 오프 주파수, 예컨대, -3dB 주파수를 DC에 가깝게 설계해야 한다. 그러나 하이 패스 필터는 -3dB 주파수가 DC에 가까워질수록 더 큰 저항(resistor)과 커패시터(capacitor)를 필요로 함으로써 칩 내에서 큰 면적을 차지한다.
따라서, 실시간으로 입력 신호에 포함된 DC 오프셋(Dynamic dc offset)을 제거하기 위하여 최대한 작은 레이아웃을 갖는 DC 오프셋 보상 회로가 필요하다.
따라서, 본 발명이 해결하고자 하는 과제는 데이터를 송/수신하는 반도체 장치에서, 입력 신호들 각각에 포함된 DC 오프셋을 실시간으로 제거함으로써 최소한의 오버헤드로 채널 환경, 또는 시스템 환경에 최적화된 수신기 및 그를 포함하는 수신 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 DC 오프셋 보상 회로는 DC 오프셋 감지기, 비교기, 및 업/다운 카운터를 포함한다. 상기 DC 오프셋 감지기는 수신된 입력 신호들의 전압 차이와 제1기준 전압에 기초하여 감지 전압을 생성한다. 상기 비교기는 상기 감지 전압과 다수의 기준 전압들 각각을 비교하고 비교신호들을 출력한다. 상기 업/다운 카운터는 상기 다수의 비교 신호들 중에서 어느 하나에 응답하여 업 카운트 동작을 수행하고, 상기 다수의 비교 신호들 중에서 다른 하나에 응답하여 다운 카운트 동작을 수행한다.
상기 비교기는 상기 감지 전압과 제2기준 전압을 비교하고 상기 다수의 비교 신호들 중에서 상기 어느 하나인 제1비교 신호를 출력하는 제1비교기와 상기 감지 전압과 제3기준 전압을 비교하고 상기 다수의 비교 신호들 중에서 상기 다른 하나인 제2비교 신호를 출력하는 제2비교기를 포함할 수 있다.
상기 DC 오프셋 보상 회로는 상기 업/다운 카운터로부터 출력된 디지털 신호를 아날로그 신호로 변환하여 제1 출력 신호와 제2 출력 신호를 생성하는 디지털 아날로그 컨버터를 더 포함할 수 있다.
상기 DC 오프셋 보상 회로는 상기 다수의 비교 신호들 중에서 적어도 하나에 응답하여 리셋 신호를 출력하는 제어 유닛과, 상기 리셋 신호에 응답하여 상기 감지 전압을 상기 제1 기준전압으로 초기화하는 스위칭 유닛을 더 포함할 수 있다.
상기 비교기는 상기 감지 전압이 상기 제2 기준 전압에 도달하는 제1 구간 동안, 상기 제1비교신호의 제1논리레벨에 대응하는 제1 펄스 폭을 증가시키고, 상기 감지 전압이 상기 제3 기준 전압에 도달하는 제2 구간 동안, 상기 제2비교신호 의 제1논리레벨에 대응하는 제2 펄스 폭을 증가시킨다. 상기 제1 펄스 폭 또는 상기 제2 펄스 폭은 상기 감지 전압의 크기에 따라 조절될 수 있다.
상기 제2 기준 전압은 상기 제1 기준 전압보다 높고, 상기 제3 기준 전압은 상기 제1 기준 전압보다 낮다.
본 발명의 실시 예에 따른 수신 시스템은 수신 회로와 DC 오프셋 보상 회로를 포함한다. 상기 수신 회로는 각각이 DC 오프셋을 포함하는 차동 입력 신호들을 수신하고, 수신된 차동 입력 신호들을 증폭하여 차동 출력 신호들을 출력한다. 상기 DC 오프셋 보상 회로는 상기 차동 출력 신호들에 기초하여 상기 차동 입력 신호들 각각에 포함된 DC 오프셋을 제거한다.
상기 DC 오프셋 보상 회로는 DC 오프셋 감지기, 비교기, 및 업/다운 카운터를 포함할 수 있다. 상기 DC 오프셋 감지기는 상기 차동 출력 신호들을 수신하고, 수신된 차동 출력 신호들의 전압 차이와 제1 기준 전압에 기초하여 감지 전압을 생성할 수 있다. 상기 비교기는 상기 감지 전압과 다수의 기준 전압들 각각을 비교하고 다수의 비교신호들을 출력한다. 상기 업/다운 카운터는 상기 다수의 비교 신호들 중에서 다른 하나에 응답하여 업 카운트 동작을 수행하고 상기 다수의 비교 신호들 중에서 다른 하나에 응답하여 다운 카운트 동작을 수행할 수 있다.
상기 DC 오프셋 보상 회로는 상기 업/다운 카운터로부터 출력된 디지털 신호를 아날로그 신호로 변환하여 제1 출력 신호와 제2 출력 신호를 생성하는 디지털 아날로그 컨버터를 더 포함할 수 있다.
상기 DC 오프셋 보상 회로는 상기 다수의 비교 신호들 중에서 적어도 하나에 응답하여 리셋 신호를 출력하는 제어 유닛과, 상기 리셋 신호에 응답하여 상기 감지 전압을 상기 제1 기준전압으로 초기화하는 스위칭 유닛을 더 포함할 수 있다.
상기 비교기는 상기 감지 전압이 상기 제2 기준 전압에 도달하는 제1 구간 동안, 상기 제1비교신호의 제1논리레벨에 대응하는 제1 펄스 폭을 증가시키고, 상기 감지 전압이 상기 제3 기준 전압에 도달하는 제2 구간 동안, 상기 제2비교신호의 제1논리레벨에 대응하는 제2 펄스 폭을 증가시킨다. 상기 제1 펄스 폭 또는 상기 제2 펄스 폭은 상기 감지 전압의 크기에 따라 조절될 수 있다.
상기 제2 기준 전압은 상기 제1 기준 전압보다 높고, 상기 제3 기준 전압은 상기 제1 기준 전압보다 낮다.
본 발명의 실시 예에 따른 수신 시스템은 시스템 환경에 따라 최적화된 수신기를 제공함으로써, 반도체 장치의 전력 소모를 줄이고 안정적으로 동작할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따른 입력신호들 각각에 포함된 DC 오프셋을 제거할 수 있는 수신 시스템(10)의 개략적인 블록 도를 나타낸다. 도 1을 참조하면, 수신 시스템(10)은 수신 회로(15), 및 DC 오프셋 보상(20-X, X는 자연수, DC offset correction; DCOC)회로를 포함한다.
수신 회로(15)는 제1입력단자(+)를 통하여 입력되는 제1입력신호(Vinp)와 제2입력단자(-)를 통하여 입력되는 제2입력신호(Vipn)를 복조하여 데이터를 판별하고, 판별된 데이터를 제1출력단자(+)와 제2출력단자(-)로 출력한다.
그러나, 제1입력신호(Vinp)와 제2입력신호(Vinn) 각각은 전송로(예컨대, 케이블, 또는 채널 등)를 거치는 도중에 여러 요인에 의하여 왜곡(예컨대, 진폭왜곡 및 위상왜곡 등)되고 DC 오프셋을 포함하게 된다. 이로 인해, 수신된 제1입력신호(Vinp)와 수신된 제2입력신호(Vinn) 각각에 포함된 DC 오프셋은 노이즈의 원인이 되어 송신 신호의 신호(Signal; S) 대 잡음 (Noise; N)비 즉, S/N을 저하시킨다. 따라서 수신 시스템(10)은 제1입력신호(Vinp)와 제2입력신호(Vinn) 각각의 DC 오프셋을 보상(또는 제거)하기 위한 회로를 필요로 한다.
제1입력신호(Vinn)와 제2입력신호(Vinn)는 차동 신호 또는 서로 상보적인 신호들일 수 있으나, 이에 한정되지 않는다.
DC 오프셋 보상 회로(20-X)는 수신 회로(15)의 제1출력단자(+)로부터 출력되는 제1출력신호(Voutp)와 제2출력단자(-)로부터 출력되는 제2출력신호(Voutn)를 입력 신호들(INp 및 INn)로서 수신한다. DC 오프셋 보상 회로(20-X)는 입력 신호들(INp 및 INn) 각각에 포함된 DC 오프셋을 검출하고, 검출된 DC 오프셋에 상응하 는 제1제어신호(OUTp)와 제2제어신호(OUTn)를 생성한다. 여기서, DC 오프셋 보상 회로(20-X)의 입력 신호들(INp 및 INn) 각각을 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn)라 한다.
본 발명의 실시 예에 따른 수신 시스템(10)은 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn)에 기초하여 발생한 제1제어 신호(OUTp)와 제2제어 신호(OUTn)를 DC 오프셋 보상 회로(20-X)를 통하여 수신 회로(15)의 제1입력단자(+)와 제2입력단자(-)로 피드백한다. 피드백된 제1제어 신호(OUTp)와 피드백된 제2제어 신호(OUTn) 각각은 수신 회로(15)의 제1입력 신호(Vinp)와 제2입력 신호(Vinn)에 가산되거나 또는 수신 회로(15)의 제1입력신호(Vinp)와 제2입력신호(Vinn) 각각으로부터 감산됨으로써 수신 회로(15)의 제1입력 신호(Vinp)와 제2입력 신호(Vinn) 각각에 포함된 DC 오프셋을 제거할 수 있다.
수신 회로(15)는 직접 변환 수신기(direct conversion receiver)일 수 있다.
도 2는 본 발명의 일 실시 예에 따른 DC 오프셋 보상 회로(20-1)를 나타내는 개략적인 블록 도이다.
도 2를 참조하면, DC 오프셋 보상 회로(20-1)는 로우 패스 필터(23, low pass filter), DC 오프셋 감지기(25), 및 비교기(26)를 포함하는 아날로그 회로 부(3), 및 업/다운 카운터(31, up/down counter)와 디지털 아날로그 컨버터(33, digital analog converter; DAC)를 포함하는 디지털 회로 부(5)를 포함한다.
로우 패스 필터(23)는 제1귀환 입력신호(INp=Voutp)와 제2귀환 입력 신호(INn=Voutn)를 수신하고, 수신된 제1귀환 입력신호(INp)와 수신된 제2귀환 입력 신호(INn) 각각을 대응되는 차단 주파수(cut-off frequency)에 기초하여 저역 통과 필터링하여 제1 저역 필터된 신호(Vip)와 제2 저역 필터된 신호(Vin)를 출력한다. 즉, 로우 패스 필터(23)는 각각의 차단 주파수에 기초하여 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn) 각각에 포함된 불필요한 고주파 성분의 노이즈를 제거할 수 있다.
상기 차단 주파수는 예컨대, 저항의 저항값과 커패시터의 커패시턴스에 의하여 설정된다. 제1귀환 입력신호(INp)를 저역 통과 필터링 하기 위한 차단 주파수와 제2귀환 입력신호(INn)를 저역 통과 필터링 하기 위한 차단 주파수는 서로 동일할 수 있다.
제1귀환 입력신호(INp)와 제2귀환 입력신호(INn)는 차동 신호들 또는 상보적인 신호들이나, 이에 한정되는 것은 아니다.
DC 오프셋 감지기(25)는 로우 패스 필터(23)로부터 출력된 제1 저역 필터된 신호(Vip)와 제2 저역 필터된 신호(Vin)를 수신하고, 수신된 제1 저역 필터된 신호(Vip)와 수신된 제2 저역 필터된 신호(Vin)의 전압 차이에 기초하여 제1귀환 입력 신호(INp)와 제2귀환 입력신호(INn) 중에서 적어도 하나에 포함된 DC 오프셋을 감지한다. DC 오프셋 감지기(25)는 감지된 DC 오프셋과 제1 기준전압(Vref_mid)을 비교하고, 비교 결과에 따라 감지 전압(Vc)을 생성한다. 감지 전압(Vc)은 DC 오프셋과 제1 기준전압(Vref_mid)의 비교 결과에 따라 정(+)의 부호, 또는 부(-)의 부호를 갖는다.
예컨대, DC 오프셋 감지기(25)는 DC 오프셋이 제1 기준전압(Vref_mid)보다 큰 경우 정(+)의 부호를 갖는 감지 전압(Vc)을 출력하고, DC 오프셋이 제1 기준전압(Vref_mid)보다 작은 경우 부(-)의 부호를 갖는 감지 전압(Vc)을 출력한다.
비교기(26)는 제1비교기(27) 및 제2 비교기(29)를 포함한다.
제1 비교기(27)는 제1입력단자(+)를 통하여 제2 기준전압(Vref_UP)과 제2입력단자(-)를 통하여 DC 오프셋 감지기(25)로부터 출력된 감지 전압(Vc)을 수신하고, 수신된 제2 기준전압(Vref_UP)과 수신된 감지 전압(Vc)을 비교하여 비교 결과에 따라 제1비교신호(PWM1)를 출력한다.
예컨대, 제1 비교기(27)는 정(+)의 부호를 갖는 감지 전압(Vc)과 제2 기준전압(Vref_UP)을 수신하고, 수신된 감지 전압(Vc)이 제2 기준전압(Vref_UP)에 도달하는 시간에 기초하여 제1논리 레벨(예컨대, 하이 레벨)에 대응하는 제1 펄스 폭을 증가시킨 제1 비교신호(PWM1)를 출력한다.
또한, 제1 비교기(27)는 부(-)의 부호를 갖는 감지 전압(Vc)을 수신하는 경우 동작하지 않을 수 있으며 그 반대도 가능하다.
제2 비교기(29)는 제1입력단자(+)를 통하여 감지 전압(Vc)과 제2입력단자(-)를 통하여 제3 기준전압(Vref_DN)을 수신하고, 수신된 감지 전압(Vc)과 수신된 제3 기준전압(Vref_DN)을 비교하여 비교 결과에 따라 제2 비교신호(PWM2)를 출력한다.
예컨대, 제2 비교기(29)는 부(-)의 부호를 갖는 감지 전압(Vc)과 제3 기준 전압(Vref_DN)을 수신하고, 수신된 감지 전압(Vc)이 제3 기준전압(Vref_DN)에 도달하는 시간에 기초하여 제1논리 레벨 예컨대, 하이 레벨에 대응되는 제2 펄스 폭을 증가시킨 제2 비교신호(PWM2)를 출력한다.
또한, 제2 비교기(27)는 부(+)의 부호를 갖는 감지 전압(Vc)을 수신하는 경우 동작하지 않을 수 있으며 그 반대도 가능하다.
여기서, 제2 기준 전압(Vref_UP)은 상기 제1 기준 전압(Vref_mid)보다 높고, 제3 기준 전압(Vref_DN)은 상기 제1 기준 전압(Vref_mid)보다 낮다.
제1 비교기(27)는 펄스 폭 변조(PWM; Pulse Width Modulation) 방식을 이용하여 제1 비교신호(PWM1)를 출력하고, 제2 비교기(29)는 펄스 폭 변조 방식을 이용하여 제2 비교 신호(PWM2)를 출력한다.
상기 펄스 폭 변조 방식은 변조 신호 즉, 입력 신호의 크기에 따라서 펄스의 폭을 변화시켜 변조하는 방식이며, 입력 신호의 크기가 클 때는 펄스의 폭이 넓어지고, 입력 신호의 크기가 작을 때는 펄스의 폭이 좁아진다. 단, 펄스의 위치나 진폭은 변하지 않는다.
다시 말해, 제1 비교기(27)와 제2 비교기(29) 각각은 수신된 입력 신호(제2 기준전압(Vref_UP)과 감지전압(Vc), 또는 감지전압(Vc)과 제3 기준전압(Vref_DN)의 크기에 기초하여 펄스 폭이 조절된 제1 비교신호(PWM1)와 제2 비교신호(PWM2) 각각을 출력한다. 여기서, 상기 펄스 폭은 감지 전압(Vc)의 크기 즉, 상기 펄스 폭은 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn)에 포함된 DC 오프셋의 크기가 작을수록 증가한다.
제1 비교기(27)와 제2 비교기(29)로부터 출력되는 제1 비교신호(PWM1) 및 제2 비교신호(PWM2)에 대한 상세한 설명은 도 4 내지 도 5를 참조하여 상세히 설명될 것이다.
업/다운 카운터(31)는 비교기(26)로부터 출력된 제1비교신호(PWM1) 또는 제2비교신호(PWM2)에 응답하여 업 카운트 동작 또는 다운 카운트 동작을 수행하고 n-비트 디지털 신호(DS1)를 출력한다. 여기서, n은 자연수이다.
업/다운 카운터(31)는 제1 비교기(27)로부터 출력되는 제1 비교신호(PWM1)에 응답하여 업 카운트 동작을 수행하여 n-비트 디지털 신호(DS1)를 출력하고, 제2 비교 신호(PWM2)에 응답하여 다운 카운트 동작을 수행하여 n-비트 디지털 신호(DS1)를 출력한다.
업/다운 카운터(31)는 제1 비교신호(PWM1) 및/또는 제2 비교신호(PWM1)의 제1논리레벨(예컨대, 하이 레벨)에 상응하는 펄스 폭의 길이에 따라 상기 업 카운트 동작 또는 상기 다운 카운트 동작을 수행하여 n-비트 디지털 신호(DS1)를 출력한다.
업 카운트 동작을 수행하는 경우, n-비트 디지털 신호(DS1)는 제1논리 레벨에 상응하는 펄스 폭의 길이가 짧을수록 큰 값을 가지며, 제1논리 레벨에 상응하는 펄스 폭의 길이가 넓을수록 작은 값을 갖는다.
예컨대, "1000"으로 초기 설정되어 있는 4-비트 디지털 신호(DS1)에 대하여, 업다운 카운터(31)는 제1 비교 신호의 제1레벨에 상응하는 펄스 폭의 길이에 따라 "1001", "1010", ... 또는 "1111"과 같이 증가된 4-비트 디지털 신호(DS1)를 출력한다.
또한 다운 카운트 동작을 수행하는 경우, n-비트 디지털 신호(DS1)는 제1논리 레벨(예컨대, 하이 레벨)에 상응하는 펄스 폭의 길이가 짧을수록 작은 값을 가 지며, 제1논리 레벨에 상응하는 펄스 폭의 길이가 넓을수록 큰 값을 갖는다.
예컨대, "1000"으로 초기 설정되어 있는 4-비트의 디지털 신호(DS1)에 대하여, 업다운 카운터(31)는 제2 비교신호(PWM2)의 제1논리레벨에 상응하는 펄스 폭의 길이에 따라 "0111", "0101",... 또는 "0001"과 같이 감소된 4-비트 디지털 신호(DS1)를 출력한다.
디지털 아날로그 컨버터(33, Digital Analog Converter; DAC)는 업/다운 카운터(31)로부터 출력된 n-비트 디지털 신호(DS1)를 수신하고, 수신된 디지털 신호(DS1)를 아날로그 신호로 변환하여 제1제어 신호(OUTp)와 제2제어 신호(OUTn)를 생성한다.
제1제어 신호(OUTp)와 제2제어 신호(OUTn) 각각은 n-비트 디지털 신호(DS1)의 증가마다 소정의 전압만큼씩 증가하고, n-비트 디지털 신호(DS1)의 감소마다 소정의 전압만큼씩 감소한다. 제1제어 신호(OUTp)와 제2제어 신호(OUTn)는 서로 상보적인 신호들이다.
다시 말하면, 제1귀환 입력신호(INp)가 제2귀환 입력신호(INn)보다 큰 DC 오프셋을 갖는 경우, DC 오프셋 보상 회로(20-1)는 부(-)의 부호를 갖는 제1제어 신호(OUTp)를 수신 회로(15)의 제1 입력 단자(+)로 출력하여 즉, 제1입력 신호(Vinp)에서 제1제어 신호(OUTp)를 감산함으로써 제1 입력단자(+)에 흐르는 전류를 감소시키고, 정(+)의 부호를 갖는 제2제어 신호(OUTn)를 수신 회로(15)의 제2입력 단자(-)로 출력하여 즉, 제2입력 신호(Vinn)에서 제1제어 신호(OUTn)를 가산함으로써 제2입력 단자(-)에 흐르는 전류를 증가시킨다.
또한, 제1귀환 입력신호(INp)가 제2귀환 입력신호(INn)보다 작은 DC 오프셋을 갖는 경우, DC 오프셋 보상회로(20-1)는 제1제어 신호(OUTp)를 수신 회로(15)의 제1 입력 단자(+)로 출력하여 즉, 제1입력 신호(Vinp)에서 제1제어 신호(OUTp)를 가산함으로써 제1입력 단자(+)에 흐르는 전류를 증가시키고, 제2제어 신호(OUTn)를 제2입력 단자(-)로 출력하여 즉, 제2입력 신호(Vinn)에서 제1제어 신호(OUTn)를 감산함으로써 제2입력 단자(-)에 흐르는 전류를 감소시킨다.
따라서, DC 오프셋 보상 회로(20-1)의 제1제어 신호(OUTp)와 제2제어 신호(OUTn)의 전압 변화는 수신 회로(15)의 제1입력 신호(Vinp)와 제2입력 신호(Vinn)의 전압을 변화시킴으로써 실시간으로 제1입력 신호(Vinp)와 제2입력 신호(Vinn)에 포함된 DC 오프셋을 제거할 수 있다.
상술한 바와 같이, 본 발명의 수신 시스템(10)은 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn)에 기초하여 DC 오프셋 보상 회로(20-1)를 통하여 생성된 제1제어 신호(OUTp)를 수신 회로(15)의 제1입력단자(+)로 출력하고 제2제어 신호(OUTn)를 수신 회로(15)의 제2입력 단자(-)로 피드백함으로써 제1입력 신호(Vinn)와 제2입력 신호(Vinn) 각각에 포함된 DC 오프셋을 제거할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 DC 오프셋 보상 회로(20-2)를 나타내는 개략적인 블록 도이다.
도 3을 참조하면, DC 오프셋 보상 회로(20-2)는 로우 패스 필터(23), DC 오프셋 감지기(25) 및 비교기(26)를 포함하는 아날로그 회로 부(3), 및 제어 유닛(35), 스위칭 회로(39), 업다운 카운터(31), 및 디지털 아날로그 컨버터(33)를 포함하는 디지털 회로 부(5)를 포함한다.
로우 패스 필터(23), 업다운 카운터(31), 및 디지털 아날로그 컨버터(33)의 구성 및 동작은 이미 도 2를 통하여 상세히 설명하였으므로 이에 대한 상세한 설명은 생략한다.
DC 오프셋 감지기(25)는 로우 패스 필터(23)로부터 출력된 제1 저역 필터된 신호(Vip)와 제2 저역 필터된 신호(Vin)의 전압 차이에 기초하여 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn) 각각에 포함된 DC 오프셋을 감지한다. DC 오프셋 감지기(25)는 감지된 DC 오프셋과 기준 전압(Vref_mid)을 비교하고, 비교 결과에 따라 생성되는 감지 전압(Vc)을 제1노드(ND1)로 출력한다.
비교기(26)는 제1비교기(27) 및 제2 비교기(29)를 포함한다.
제1 비교기(27)는 제1입력 단자(+)를 통하여 제2기준전압(Vref_UP)을 수신하고 제2입력 단자(-)를 통하여 DC 오프셋 감지기(25)로부터 출력된 감지 전압(Vc)을 수신하고, 수신된 제2기준전압(Vref_UP)과 수신된 감지 전압(Vc)을 비교하여 비교 결과에 따라 제1비교 신호(PWM1)를 출력 단자를 통하여 출력한다.
제2비교기(29)는 제1입력 단자(+)를 통하여 감지 전압(Vc)을 수신하고 제2입력단자(-)를 통하여 제3기준전압(Vref_DN)을 수신하고, 수신된 감지 전압(Vc)과 수신된 제2 기준전압(Vref_DN)을 비교하여 비교 결과에 따라 제2 비교신호(PWM2)를 출력단자(ND3)를 통하여 출력한다.
제어 유닛(35)은 제1 비교기(27)와 제2비교기(29)의 출력 단자쌍(ND2 및 ND3)과 스위칭 유닛(39) 사이에 접속된다. 제어 유닛(35)은 제1비교기(27)로부터 출력된 제1비교신호(PWM1) 및/또는 제2비교기(29)로부터 출력된 제2비교 신호(PWM2)를 수신하고, 수신된 제1비교신호(PWM1) 및/또는 수신된 제2비교신호(PWM2)에 응답하여 리셋 신호(RS1)를 출력한다.
본 실시 예에서 제어 유닛(35)은 논리 게이트 예컨대, NOR 게이트로 구현될 수 있다.
스위칭 유닛(39)은 제1스위치(SW1)를 포함하며, DC 오프셋 감지기(25)로부터 감지 전압(Vc)을 출력하기 위한 제1노드(ND1)와 제1기준전압(Vref_mid)을 수신하기 위한 노드 사이에 접속된다. 제1스위치(SW1)는 리셋 신호(RS1)에 응답하여 턴-온되어 상기 제1노드(ND1)의 전압을 제1기준전압(Vref_mid)으로 초기화한다. 즉, 제1 비교 신호(PWM1) 또는 제2비교 신호(PWM2)에 응답하여 제1비교기(27)의 제2입력 단자(-)와 제2비교기(29)의 제2입력단자(-)를 제1기준 전압(Vref_mid)으로 초기화시킨다.
상술한 바와 같이, 수신 시스템(10)은 DC 오프셋 보상 회로(20-2)로부터 수신 회로(15)의 입력 신호들(Vinp 및 Vinn) 각각에 포함된 DC 오프셋을 제거하기 위한 제어 전압들이 생성될 때마다 제1노드(ND1)의 전압을 제1기준 전압(Vref_mid)으로 초기화함으로써, 차후 수신되는 입력 신호들(Vinp 및 Vinn) 각각에 포함된 DC 오프셋의 변화를 실시간으로 빠르게 감지할 수 있다.
이하, 도 4 내지 도 5를 참조하여, 본 발명의 실시 예에 따른 DC 오프셋 보상 회로(20-x; x는 자연수)의 출력 신호들, 즉 제어 신호들(OUTp 및 OUTn)의 특성을 설명한다.
도 4는 도 2와 도 3의 DC 오프셋 보상 회로(20-x)의 감지 전압(Vc)에 따라 결정된 제어 신호들(OUTp 및 OUTn)의 일 예를 나타내고, 도 5는 도 2와 도 3의 DC 오프셋 보상 회로(20-x)의 감지 전압(Vc)에 따라 결정된 제어 신호들(OUTp 및 OUTn)의 다른 예를 나타낸다. 즉, 제1귀환 입력신호(INp)와 제2귀환 입력신호(INn) 각각에 포함된 DC 오프셋에 기초하여 발생된 감지 전압(Vc)에 따라 결정된 DC 오프셋 보상 회로(20-x)의 제어 신호들(OUTp 및 OUTn)은 도 4와 도 4에 도시된 바와 같다.
DC 오프셋 감지기(25)는 제1귀환 입력신호(Vinp)와 제2귀환 입력신호(Vinn)에 기초하여 생성된 제1저역 필터된 신호(Vip)와 제2저역 필터된 신호(Vin)를 수신하고, 제1저역 필터된 신호(Vin)와 제2저역 필터된 신호(Vin)의 전압 차이에 기초하여 DC 오프셋을 감지한다. DC 오프셋 감지기(25)는 감지된 DC 오프셋을 제1기준전압(Vref_mid)과 비교하여 비교 결과에 따라 감지 전압(Vc)을 출력한다.
예컨대, 비교 결과, 감지 전압(Vc)이 제2기준전압(Vref_UP)에 도달하는 구간 동안 즉, 제1구간(T1)과 제3구간(T3) 동안, 제1 비교기(27)는 감지 전압(Vc)과 제2 기준 전압(Vref_UP)을 비교하고 비교 결과에 따라 정(+)의 부호를 갖는 제1제어 신호(OUTp)를 생성한다.
즉, 감지 전압(Vc)이 제2기준전압(Vref_UP)에 도달하는 제1구간(T1) 동안에, DC 오프셋 보상 회로(20-x)는 제1제어 신호(OUTp)로서 제1보상 전압(V1)을 생성하고, 제2제어 신호(OUTn)로서 제3보상 전압(V3)을 생성한다. 상기 제1보상 전압(V1)과 제3보상 전압(V3)은 상보적인 신호들 일 수 있다.
또한, 제1구간(T1)에 비하여 감지 전압(Vc)이 제2기준전압(Vref_UP)에 도달하는 시간이 빠른 제3구간(T3)에서, DC 오프셋 보상 회로(20-x)는 제1보상 전압(V1) 보다 큰 제2 보상 전압(V2)을 제1제어 신호(OUTp)로서 생성한다.
비교 결과, 감지 전압(Vc)이 제3기준전압(Vref_DN)에 도달하는 구간 동안 즉, 제2구간(T2) 및 제4구간(T4) 동안, 제2 비교기(29)는 감지 전압(Vc)과 제3기준전압(Vref_DN)을 비교하고 비교 결과에 따라 부(-)의 부호를 갖는 제1제어 신호(OUTp)를 생성한다.
즉, 감지 전압(Vc)이 제3 기준전압(Vref_DN)에 도달하는 제2구간(T2) 동안에, DC 오프셋 보상 회로(20-x)는 제1제어 신호(OUTp)로서 제3보상 전압(V3)을 생성하고, 제2제어 신호(OUTn)로서 제1보상 전압(V1)을 생성한다. 상기 제1보상 전압(V1)과 제3보상 전압(V3)은 상보적인 신호들 일 수 있다.
또한, 제2구간(T2)에 비하여 감지 전압(Vc)이 제3기준전압(Vref_DN)에 도달하는 시간이 빠른 제4구간(T4)에서, DC 오프셋 보상 회로(20-x)는 제3보상 전압(V3) 보다 큰 제4보상 전압(V4)을 제1제어 신호(OUTp)로서 생성한다.
상술한 바와 같이, 감지 전압(Vc)은 수신 회로(15)로부터 출력된 제1귀환 입력 신호(Vinp)와 제2귀환 입력신호(Vinn) 각각에 포함된 DC 오프셋의 크기가 클수록 제2기준전압(Vref_UP) 또는 제3기준전압(Vref_DN)에 도달하는 시간이 빨라진다.
이에 따라 DC 오프셋 보상 회로(20-x)는 감지 전압(Vc)이 제2기준전압(Vref_UP) 또는 제3 기준전압(Vref_DN)에 빨리 도달하는 경우 큰 보상 전압을 출력하고, 감지 전압(Vc)이 제2기준전압(Vref_UP) 또는 제3기준전압(Vref_DN)에 천천 히 도달하는 경우 작은 보상 전압을 출력한다.
또한, 도 4에 도시된 바와 같이, 감지 전압(Vc)이 제2기준전압(Vref_UP) 또는 제3기준전압(Vref_DN)에 도달하여 제어 신호들(OUTp 및 OUTn)이 생성될 때마다 감지 전압(Vc)을 제1기준전압(Vref_mid)으로 초기화함으로써, 차후 수신되는 입력 신호들(Vinp 및 Vinn) 각각에 포함된 DC 오프셋의 변화를 실시간으로 빠르게 감지할 수 있다.
이와 같이 본 발명의 실시 예에 따른 DC 오프셋 보상 회로(20-x)는 귀환 입력신호들(Vinp 및 Vinn)에 포함된 DC 오프셋의 크기에 따라 보상 전압, 즉 제어 신호들(OUTp 및 OUTn)을 조절하여 출력함으로써 안정적으로 DC 오프셋을 제거할 수 있다.
또한, 본 발명의 DC 오프셋 보상 회로(20-x)는 상대적으로 작은 면적을 차지하는 디지털 회로 부(5)와 상대적으로 큰 면적을 차지하는 아날로그 회로 부(3)를 적절하게 조합함으로써 수신 시스템(10)의 레이아웃을 줄일 수 있는 효과가 있다.
따라서, 본 발명의 실시 예에 따른 수신 시스템(10)은 시스템 환경에 따라 최적화된 수신 회로(15)를 제공함으로써, 반도체 장치의 전력 소모를 줄이고 안정적으로 동작할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 DC 오프셋 보상 회로(20-x)는 송신 시스템에도 적용될 수 있음은 본 기술 분야의 통상의 지식을 가진 자에게 자명하며, 상기 DC 오프셋 보상 회로(20-x)를 필요로 하는 반도체 장치 및 기타 전자 장치에 폭 넓게 이용될 수 있음은 물론이다..
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 입력신호들 각각에 포함된 DC 오프셋을 제거할 수 있는 수신 시스템의 개략적인 블록 도를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 DC 오프셋 보상 회로를 나타내는 개략적인 블록 도이다.
도 3은 본 발명의 다른 실시 예에 따른 DC 오프셋 보상 회로를 나타내는 개략적인 블록 도이다.
도 4는 도 2와 도 3의 DC 오프셋 보상 회로의 감지 전압에 따라 결정된 제어신호들의 일 예를 나타낸다.
도 5는 도 2와 도 3의 DC 오프셋 보상 회로의 감지 전압에 따라 결정된 제어신호들의 다른 예를 나타낸다.

Claims (11)

  1. 수신된 입력 신호들의 전압 차이와 제1기준 전압에 기초하여 감지 전압을 생성하는 DC 오프셋 감지기;
    상기 감지 전압과 다수의 기준 전압들 각각을 비교하고 다수의 비교 신호를 출력하는 비교기; 및
    상기 다수의 비교 신호들 중에서 어느 하나에 응답하여 업 카운트 동작을 수행하고 상기 다수의 비교 신호들 중에서 다른 하나에 응답하여 다운 카운트 동작을 수행하는 업/다운 카운터를 포함하는 DC 오프셋 보상 회로.
  2. 제1항에 있어서, 상기 비교기는,
    상기 감지 전압과 제2기준 전압을 비교하고 상기 다수의 비교 신호들 중에서 상기 어느 하나인 제1비교 신호를 출력하는 제1비교기; 및
    상기 감지 전압과 제3기준 전압을 비교하고 상기 다수의 비교 신호들 중에서 상기 다른 하나인 제2비교 신호를 출력하는 제2비교기를 포함하는 DC 오프셋 보상 회로.
  3. 제1항에 있어서, 상기 DC 오프셋 보상 회로는,
    상기 업/다운 카운터로부터 출력된 디지털 신호를 아날로그 신호로 변환하여 제1제어 신호와 제2제어 신호를 생성하는 디지털 아날로그 컨버터를 더 포함하는 DC 오프셋 보상 회로.
  4. 제1항에 있어서, 상기 DC 오프셋 보상 회로는,
    상기 다수의 비교 신호들 중에서 적어도 하나에 응답하여 리셋 신호를 출력하는 제어 유닛; 및
    상기 리셋 신호에 응답하여 상기 감지 전압을 상기 제1기준전압으로 초기화하는 스위칭 유닛을 더 포함하는 DC 오프셋 보상 회로.
  5. 제2항에 있어서, 상기 비교기는,
    상기 감지 전압이 상기 제2기준 전압에 도달하는 제1구간 동안, 상기 제1비교신호의 제1논리 레벨에 대응하는 제1 펄스 폭을 증가시키고,
    상기 감지 전압이 상기 제3기준 전압에 도달하는 제2구간 동안, 상기 제2비교신호의 제1논리 레벨에 대응하는 제2 펄스 폭을 증가시키며,
    상기 제1펄스 폭 또는 상기 제2펄스 폭은 상기 감지 전압의 크기에 따라 조절되는 DC 오프셋 보상 회로.
  6. 제2항에 있어서, 상기 제2기준 전압은 상기 제1기준 전압보다 높고, 상기 제3기준 전압은 상기 제1기준 전압보다 낮은 DC 오프셋 보상 회로.
  7. 각각이 DC 오프셋을 포함하는 차동 입력 신호들을 수신하고, 수신된 차동 입 력 신호들을 증폭하여 차동 출력 신호들을 출력하는 수신 회로; 및
    상기 차동 출력 신호들에 기초하여 발생한 제어 신호들에 응답하여 상기 차동 입력 신호들 각각에 포함된 DC 오프셋을 제거하는 DC 오프셋 보상 회로를 포함하며,
    상기 DC 오프셋 보상 회로는,
    수신된 차동 출력 신호들의 전압 차이와 제1기준 전압에 기초하여 감지 전압을 생성하는 DC 오프셋 감지기;
    상기 감지 전압과 다수의 기준 전압들 각각을 비교하고 다수의 비교 신호들을 출력하는 비교기; 및
    상기 다수의 비교 신호들 중에서 어느 하나에 응답하여 업 카운트 동작을 수행하고 상기 다수의 비교 신호들 중에서 다른 하나에 응답하여 다운 카운트 동작을 수행하는 업/다운 카운터를 포함하는 수신 시스템.
  8. 제7항에 있어서, 상기 DC 오프셋 보상 회로는,
    상기 업/다운 카운터로부터 출력된 디지털 신호를 아날로그 신호로 변환하여 상기 제어 신호들을 생성하는 디지털 아날로그 컨버터를 더 포함하는 수신 시스템.
  9. 제7항에 있어서, 상기 DC 오프셋 보상 회로는,
    상기 다수의 비교 신호들 중에서 적어도 하나에 응답하여 리셋 신호를 출력하는 제어 유닛; 및
    상기 리셋 신호에 응답하여 상기 감지 전압을 상기 제1 기준전압으로 초기화하는 스위칭 유닛을 더 포함하는 수신 시스템.
  10. 제7항에 있어서, 상기 비교기는,
    상기 감지 전압이 상기 제2기준 전압에 도달하는 제1구간 동안, 상기 제1비교신호의 제1논리 레벨에 대응하는 제1 펄스 폭을 증가시키고,
    상기 감지 전압이 상기 제3기준 전압에 도달하는 제2구간 동안, 상기 제2비교신호의 제1논리 레벨에 대응하는 제2 펄스 폭을 증가시키며,
    상기 제1 펄스 폭 또는 상기 제2 펄스 폭은 상기 감지 전압의 크기에 따라 조절되는 수신 시스템.
  11. 제7항에 있어서, 상기 제2 기준 전압은 상기 제1 기준 전압보다 높고, 상기 제3 기준 전압은 상기 제1 기준 전압보다 낮은 수신 시스템.
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