JP2004350028A - 復調回路および光受信回路 - Google Patents

Abstract

【課題】直流オフセット変動の影響を抑制して同符号の連続信号を誤り無しに受信でき、直流電位の変化に高速に追従する能力も向上させ、部品点数が少なく低消費電力なバースト信号の復調回路を提供する。
【解決手段】”１”あるいは”０”の同符号長連パターンを含むパルス信号の立ち上がりあるいは立ち下がりの電圧変化量に対応する微分信号を出力する微分回路部１と、基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定され、微分信号が基準電圧値側から上位側電圧しきい値以上に変化した場合と、基準電圧値側から下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、そのヒステリシス特性に基づいて論理レベルの電圧信号の復調信号を出力するヒステリシスコンパレータ部２とを有する復調回路１００。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、無線信号を利用する移動体通信、あるいは、光ファイバ等の媒体中を伝送される光信号を利用する光通信等で使用されるバースト信号を受信する回路の復調回路に関するものである。
【０００２】
【従来の技術】
バースト信号を利用する通信方式では、伝送信号にｈｉｇｈレベルの連続（あるいは”１”連続）や、ｌｏｗレベルの連続（あるいは”０”連続）のように同符号連続パターンを含むので、復調回路は、このような同符号の連続信号に対して、少なくとも適用される通信方式に規定された連続長までは信号誤り無しで受信できることが求められる。
【０００３】
また、バースト信号を利用する通信方式には、送信状態と受信状態とを時分割するものがあり、更に、送信状態と受信状態以外にも、その切替わりの間に休止状態（電源電圧は印加されているが送信も受信もしない状態）を有する場合がある。また、その通信方式の通信休止状態では、”１”あるいは”０”の同符号の長連パターンが受信されており、その状態から突然に”１”と”０”の符号が切り替わるパルス受信が開始され、受信終了時には、再び同符号で長連パターンの通信休止状態に戻る。バースト信号を復調する回路とは、上記した同符号の長連パターンとパルス受信の繰り返されるパルス信号を復調して、論理レベルの信号である復調出力あるいはその逆相の復調出力を出力する回路である。
【０００４】
また、光信号の受信回路等のように受信するパルス信号の振幅が微小な場合には、そのパルス信号を復調する前に増幅する必要がある。例えば、キヤパシター結合を含む増幅器で受信したパルス信号を増幅する場合には、以下の３条件により出力信号のエンベロップ波形のピーク値や振幅値が変動する。したがって、バースト信号を復調する回路は、受信したパルス信号が以下のような条件により変動する増幅信号となった場合でも元のパルス信号の”１”と”０”に対応する論理出力を復調できる必要がある。
【０００５】
（１）受信したパルス信号の振幅が線形増幅の領域であるか、あるいは、非線形増幅（リミット増幅）の領域であるか。
（２）”１”と”０”の比率の度合い。
（３）”１”あるいは”０”の同符号が長連する度合い。
【０００６】
光信号の受信回路としては、例えば、受光信号を受光素子にて受信電流信号に変換し、前置増幅器にて受信電流信号を電圧信号に変換し、終段のオフセット補償主増幅器にて微小な前置増幅器の微小な出力電圧信号をオフセット補償を行いながら増幅し、コンパレータ素子にて論理レベルの信号に変換し、短時間の中で”１”／”０”変化が生じる受信動作時は、”１”／”０”パターン幅が良好な受信論理信号が得られるものが知られている（例えば、特許文献１参照）。
【０００７】
また、光信号の受信回路としては、上記した特許文献１の構成に加えて、更に、オフセット補償主増幅器のピークホールド部がピーク値を維持できないような”０”連続時には、コンパレータ素子の出力を”０”状態にさせる固定値オフセット電源をコンパレータ素子に入力させる直前の最終段のオフセット補償部に付加することで、受信時の”０”が長連する受信休止状態時には、コンパレータ素子の論理出力を”０”に固定するものが知られている（例えば、特許文献２参照）。
【０００８】
無線通信等に用いられるＦＳＫ信号を利用する通信方式では、その信号周波数と予め規定された搬送波周波数との差などの影響により、検波信号の直流電位にオフセット変動が発生する。この直流オフセット変動に追従するため、検波出力を平滑化し、その中心周波数を変化させることで検波回路出力の直流電位変動を抑制するものが知られている（例えば、特許文献３参照）。
【０００９】
また、直流オフセット変動に追従するための他の例として、検波出力信号の最大レベルと最小レベルを検知すると共に、検波出力の直流電位変動に追従させて中間電位を生成し、その中間電位を比較回路の参照電位として用いることで、最終出力信号を得るものが知られている（例えば、特許文献４参照）。
【００１０】
【特許文献１】
特開平８―８４１６０号公報（第３頁、第１図）
【特許文献２】
特開平１０―１６３８２８号公報（第３〜４頁、第１図）
【特許文献３】
米国特許第６１０４２３８号明細書抜粋
【特許文献４】
米国特許第５４１２６９２号明細書抜粋
【００１１】
【発明が解決しようとする課題】
送受信あるいは休止状態を時分割する通信方式の受信装置では、受信状態に切替わった時点でバースト的に受信信号が到達し、その時の検波信号の直流電位が動的に変化する。従って、送受信あるいは休止状態を時分割する通信方式の場合には、動的に変化する直流電位を補償するのために、一般的に伝送信号の先頭にプリアンブルのパターンを付加している。しかし、このプリアンブルのパターン長は適用される無線通信方式により異なり、例えば、極めて短い（例えば４ビット程度）のプリアンブルのパターン長のものがある。そのように短いプリアンブルのパターン長で受信信号を復調するためには、動的な直流電位の変化に高速に追従する受信回路が必要である。
【００１２】
ところが、一般的に、上記した同符号の連続信号を誤り無しに受信できる耐力と、直流電位の変化を高速に追従（補償）できる性能とは相反し、例えば、直流電位の変化に対する追従性を良くすると、同符号の連続信号を誤り無しに受信できる耐力は低下する。
【００１３】
上記した特許文献１の回路構成では、受信休止状態など、”０”長連時には、オフセット補償動作によりコンパレータ素子の差動入力がゼロになるため、直流電位の変化に高速に追従する能力は向上するが、コンパレータ素子の論理出力が不定になる場合があるという問題があった。
【００１４】
また、上記した特許文献２の回路構成では、同符号の連続信号を誤り無しに受信できる能力は向上するが、前段で実施されていたコンパレータ素子の論理出力の”１”／”０”パターン幅を良好に保つためのオフセット補償動作の効果が減少してしまうという問題があった。
【００１５】
また、上記した特許文献３の回路構成では、同符号の連続信号を誤り無しに受信できる能力は向上するが、直流電位の変動を補償するために要する時間が検波出力を平滑化する時間とチヤンネル選択フィルタや検波回路の絶対遅延時間との総和となっているため、高次なフイル夕を適用した復調回路では、高速な直流電位補償が困難という問題があった。
【００１６】
また、上記した特許文献４では、同符号の連続信号を誤り無しに受信できる能力は向上するが、同時に高速な直流電位補償を実現しようとすると検波出力の最大レベルおよび最小レベルを検出するための積分回路の時定数を小さくしなければならず、そうすると相反して同符号連続耐量が劣化してしまうという問題があった。
【００１７】
本発明は、上述したような従来の問題を解決するためになされたものであって、直流オフセット変動の影響を抑制することで同符号の連続信号を誤り無しに受信できる能力を維持しつつ、直流電位の変化に高速に追従する能力も向上させたバースト信号の復調回路を、回路部品点数が少ないシンプルな構成で、かつ低消費電力となるように提供することを目的とする。
【００１８】
【課題を解決するための手段】
上述の目的を達成するため本発明の復調回路は、”１”あるいは”０”の同符号長連パターンを含むパルス信号を受信し、パルス信号を復調して論理レベルの電圧信号を復調出力する復調回路であって、パルス信号の立ち上がりあるいは立ち下がりの電圧変化量を検出し、その電圧変化量に対応する微分信号を出力する微分回路部と、入力する微分信号の電圧と比較するための第１の基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定され、微分信号が第１の基準電圧値側から上位側電圧しきい値以上に変化した場合と、微分信号が第１の基準電圧値側から下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、そのヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した復調信号を出力するヒステリシスコンパレータ部とを有する。
【００１９】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００２０】
（実施の形態１．）
図１は、本発明の実施の形態１の復調回路の構成を示すブロック図である。
図１の復調回路１００は、”１”あるいは”０”の同符号長連パターンを含むパルス信号Ｖｉを受信し、前記パルス信号Ｖｉを復調して論理レベルの電圧信号である正相復調信号Ｑｐ／Ｑｎを出力する復調回路である。復調回路１００は、入力するパルス信号Ｖｉの立ち上がりあるいは立ち下がりの電圧変化量を検出し、電圧変化量に対応する微分信号Ｖｏを出力する微分回路部１と、入力する微分信号Ｖｏの電圧と比較するための第１の基準電圧値Ｖｒ１、上位側電圧しきい値ＶｏｔｈＨおよび下位側電圧しきい値ＶｏｔｈＬが予め設定され、入力する微分信号Ｖｏが第１の基準電圧値Ｖｒ１側から上位側電圧しきい値ＶｏｔｈＨ以上に変化した場合と、入力する微分信号Ｖｏが第１の基準電圧値Ｖｒ１側から下位側電圧しきい値ＶｏｔｈＬ以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、そのヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した正相復調信号Ｑｐ／Ｑｎを出力するヒステリシスコンパレータ部２とから構成される。つまり、ヒステリシスコンパレータ部２は、入力端子より上位側電圧しきい値ＶｏｔｈＨとなる反転スレッショルドレベルを上回る微分信号Ｖｏが入力された場合には、正相復調信号Ｑｐを反転させると共にその反転状態を保持し、下位側電圧しきい値ＶｏｔｈＬである再反転スレッショルドレベルを下回る次の逆相の微分信号Ｖｏが入力された場合には、正相復調信号Ｑｐを再反転させると共にその再反転状態を保持する。
【００２１】
図２は、図１の復調回路を光受信回路に用いた場合の構成の一例を示すブロック図である。
図２において、受光素子（ＰＤ）７ａは、バイアス電圧が印加されるフォトダイオード等からなり受光レベルに応じた電流信号を出力する。前置増幅器７ｂは、前記受光レベルに応じた電流信号を、受光レベルに応じた電圧信号に変換する。多段増幅器７ｃは、受信したパルス信号を復調する前に増幅する多段の増幅器であり、キヤパシター結合を含んでもよい。多段増幅器７ｃがキャパシター結合を含む場合の出力は、前述したように（１）パルス信号の振幅が線形増幅領域であるか、あるいは、非線形増幅領域であるか、（２）”１”と”０”の比率の度合い、（３）”１”あるいは”０”の同符号が長連する度合いにより直流レベルが変動する。多段増幅器７ｃがキャパシター結合を含まない場合でも、電源電圧変動や音頭変動によって、出力直流レベルが変動する。
【００２２】
図３は、図１の復調回路のさらに詳細な構成の一例を示すブロック図である。
図３の復調回路１００ａにおいて、ヒステリシスコンパレータ部２ａは、微分信号Ｖｏが入力される正側入力端子（＋）と、第１の基準電圧値Ｖｒ１が入力される負側入力端子（−）と、正相の復調信号Ｑｐを出力する出力端子を有し、正負側入力間の差動入力電圧に対応する電圧を出力するコンパレータ素子１０と、そのコンパレータ素子１０の出力端子と正側入力端子（＋）とを接続して設けられる第１の抵抗素子Ｒ１と、第１の基準電圧値Ｖｒ１の入力とコンパレータ素子１０の正側入力端子（＋）とを接続して設けられる第２の抵抗素子Ｒ２とを備える。微分回路部１ａは、コンパレータ素子１０の正側入力端子（＋）側から見て第２の抵抗素子Ｒ２を含む合成入力抵抗と、パルス信号Ｖｉの入力と正側入力端子（＋）とを接続して設けられる微分キャパシタＣｔとを備える。
【００２３】
図３の復調回路１００ａでは、ヒステリシスコンパレータ部２ａのコンパレータ素子１０は、負側入力端子（−）に第１の基準電圧値Ｖｒ１が入力され、論理レベルの正相復調信号Ｑｐが出力される。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、コンパレータ素子１０の正側入力端子（＋）と正相復調信号Ｑｐとに対する正帰還回路を構成しており、コンパレータ素子１０の正側入力端子（＋）からみた場合に、コンパレータ素子１０からの論理レベルの正相復調信号Ｑｐと第１の基準電圧値Ｖｒ１との電位差を分圧してコンパレータ素子１０の正側入力端子（＋）に入力させる合成入力抵抗となっている。微分回路部１ａでは、微分キャパシタＣｔと第２の抵抗素子Ｒ２が、入力するパルス信号の電圧変位分を微分信号としてコンパレータ素子１０の正側入力端子（＋）に入力させる。
【００２４】
また、本実施の形態１のヒステリシスコンパレータ部２ａにおけるヒステリシス特性は以下のようにして得られる。
本実施例１のヒステリシスコンパレータ部２ａでは、コンパレータ素子１０の出力と第１の基準電圧値Ｖｒ１との間の電圧を、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２とにより分圧してコンパレータ素子１０の正側入力端子（＋）に供給している。これにより、コンパレータ素子１０の出力が正側入力端子（＋）に帰還入力されており、コンパレータ素子１０を正帰還動作させている。
【００２５】
本実施の形態１のヒステリシスコンパレータ部２ａでは、正側入力端子（＋）に正帰還入力される電圧のレベルが、コンパレータ素子１０の正負側入力間の差動入力電圧が出力電圧と正帰還量で決まるー定のスレッショルド電圧より小さい間（差動入力電圧の正負極性が変わらない、出力を保つ入力レベルが確保されている間）は、それ以前のＨ／Ｌの論理出力状態を維持し、微分入力が論理出力を反転させるスレッショルド電圧を超過する時（差動入力電圧の極性が反転する時）に、正帰還動作の効果により論理出力状態を急速に反転させている。
【００２６】
そのため、本実施の形態１のヒステリシスコンパレータ部２ａでは、入力する微分信号Ｖｏの電圧と比較するための第１の基準電圧値Ｖｒ１、上位側電圧しきい値ＶｏｔｈＨおよび下位側電圧しきい値ＶｏｔｈＬを予め設定した。そして、微分信号Ｖｏが第１の基準電圧値Ｖｒ１側から上位側電圧しきい値ＶｏｔｈＨ以上に変化した場合と、微分信号Ｖｏが第１の基準電圧値Ｖｒ１側から下位側電圧しきい値ＶｏｔｈＬ以下に変化した場合に出力Ｑｐの電圧レベル（論理状態）の状態を反転させ、次に再びその出力Ｑｐを再反転させる負または正の微分信号Ｖｏが入力されるまで、その反転された出力Ｑｐの状態を維持する。
【００２７】
上記したように入力電圧が上位側ありは下位側のしきい値を超えるまでは元の電圧レベル（論理出力状態）を維持する入出力特性はヒステリシス特性であることから、コンパレータ素子１０と抵抗Ｒ１、Ｒ２等から構成される回路はヒステリシスコンパレータとなる。
このようにして本実施の形態１のヒステリシスコンパレータ部２ａは、ヒステリシス特性に基づき、入力電圧を論理レベルの電圧信号に変換した正相復調信号Ｑｐを出力する。
【００２８】
また、実施の形態１で微分回路１ａを用いる理由としては、以下のようになる。
ヒステリシスコンパレータ部２ａが上記したようにヒステリシス特性を有することから、論理出力を反転させる動作を開始させるためのしきい値を超える電圧入力は、認識できる範囲内であれば短い時間だけ維持できればよく、その後は正帰還動作によって反転動作が継続されるのでしきい値を超える電圧の入力を維持する必要が無くなる。つまり、本実施の形態のように、入力するパルス信号Ｖｉのパルス立ち上がりおよび立ち下がりのエッジを検出して微分し、そのエッジに対応する短時間だけ電圧を出力する微分回路で良いことになる。
【００２９】
そのエッジに対応する短時間とは、ヒステリシスコンパレータ部２ａの出力が反転動作可能な時間より長く、かつ、パルス信号Ｖｉの１タイムスロット時間幅より短い時間であり、すなわち、本実施の形態１の微分回路１ａは、上記した短時間以上の時間だけ、第１の基準電圧値Ｖｒ１側から上位側電圧しきい値ＶｏｔｈＨあるいは下位側電圧しきい値ＶｏｔｈＬを超える正あるいは負の微分信号Ｖｏをヒステリシスコンパレータ部２ａの入力に供給するという反転条件を満足できれば良い。
【００３０】
また、図３の微分回路部１ａで微分信号の時定数を決める微分抵抗は、反転動作を行っている間のみは正帰還により等価的に大きな値になって非線形に変化するが、コンパレータ素子１０の出力Ｑｐが変動しないで固定値である場合には、概ね第２の抵抗素子Ｒ２の値で良い。
【００３１】
図４は、図３のヒステリシスコンパレータ部２ａのさらに具体的な回路構成の例を示す回路図である。
図４のヒステリシスコンパレータ部１５１（＝２ａ）では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ１，Ｔ２，Ｔ３と、抵抗Ｒｃ１，Ｒｃ２からなるコンパレータ素子１０が設けられる。バイポーラトランジスタＴ１と抵抗Ｒｃ１が直列に接続され、バイポーラトランジスタＴ２と抵抗Ｒｃ２が直列に接続されている。また、吸い込み電流Ｉ１は、抵抗Ｒｃ１，Ｒｃ２のどちらかー方に流れる。バイポーラトランジスタＴ１のベース部に微分信号が入力され、バイポーラトランジスタＴ２のベース部に第１の基準電圧値Ｖｒ１が入力される。バイポーラトランジスタＴ３のエミッタ部から正相復調信号Ｑｐが出力される。
【００３２】
図５は、図３の復調回路に第１の基準電圧値Ｖｒ１を供給する具体的な回路構成の例を示す回路図である。
図５の回路１５２では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ１と抵抗Ｒｃ１が設けられ、抵抗Ｒｃ１の一方の端部がバイポーラトランジスタＴ１のベースに接続されている。第１の基準電圧値Ｖｒ１は、バイポーラトランジスタＴ１のエミッタ部から出力される。
【００３３】
次に、本実施の形態１の動作について説明する。
図６（ａ）〜（ｄ）は、図１の復調回路の入出力信号の波形図である。
図６（ａ）が復調回路に入力するパルス信号Ｖｉ、図６（ｂ）がパルス信号Ｖｉの微分信号出力Ｖｏ、図６（ｃ）がヒステリシスコンパレータ部２の正相の正相復調信号Ｑｐ、図６（ｄ）がヒステリシスコンパレータ部２の逆相の逆相復調信号Ｑｎを示す図である。なお、図６（ｄ）は、図６（ｃ）のヒステリシスコンパレータ部２ａの出力が反転された逆相電圧であり（実施例２）で用いられる。また、図６（ｂ）の電圧ＶｏｔｈＨは、ヒステリシスコンパレータ部２の出力を、”Ｈ”状態に反転させる判断をするために必要な上位側電圧しきい値であり、電圧ＶｏｔｈＬは、ヒステリシスコンパレータ部２の出力を、”Ｌ”状態に反転させる判断をするために必要な下位側電圧しきい値であり、電圧Ｖｒ１は、第１の基準電圧値である。
【００３４】
本実施の形態１の復調回路では、図６（ａ）のＶｉ入力における立ち上がりあるいは立ち下がりパルスエッジが発生するタイミングで、図６（ｂ）に示すように第１の基準電圧値Ｖｒ１側から上位側電圧しきい値ＶｏｔｈＨ或いは下位側電圧しきい値ＶｏｔｈＬを正あるいは負に短時間超える微分出力が出力される。この場合の短時間は、この図６（ｂ）の微分出力の電圧は、図６（ａ）の各パルスのパルスエッジのタイミングでは各しきい値を超えるが、その後にはパルスエッジほど急峻ではないが急速に減少して各しきい値以下になる時間である。また、図６（ａ）の最初のパルスの場合には、図６（ｂ）の微分出力は最終的に基準値電圧Ｖｒ１のレベルまで減少して落ち着く。なお、図６（ｂ）の上位側電圧しきい値ＶｏｔｈＨ或いは下位側電圧しきい値ＶｏｔｈＬは、正帰還抵抗である第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２の比と、基準電圧Ｖｒ１とを適宜な値に設定することにより適切な値に設定することができる。
【００３５】
図６（ｃ）は、例えば、図３のヒステリシスコンパレータ部２ａから出力される正相の復調出力であり、図６（ｂ）の微分出力が上位側電圧しきい値ＶｏｔｈＨを上位側に超えた場合には、パルス電圧Ｑｐが基準電圧Ｖｒ１から立ち上がって出力され、ヒステリシス特性により一定値が維持される。しかし、この状態で、次に、図６（ｂ）の微分出力が下位側電圧しきい値ＶｏｔｈＬを下位側に超えた場合には、パルス電圧Ｑｐが立ち下がって基準電圧Ｖｒ１のレベルに戻っている、すなわち、図６（ｃ）のパルスは、図６（ａ）のパルスエッジと同じタイミングかつ同じ側にパルス電圧Ｑｐが立ち上がり／立ち下がって出力される。
【００３６】
ところで、図６（ａ）の２番目のパルスの場合には、パルス信号Ｖｉの信号電圧が最初は”Ｈ”状態の電圧であるが、緩やかにその”Ｈ”状態の電圧よりも変動電圧ｄＶｉだけ低いレベルの電圧に変動している。この電圧変動は、電源電圧が変動する場合に発生することがある。この変動するパルス信号Ｖｉに基づく微分出力の影響（誤動作）は、ヒステリシス特性を利用することにより防止することができる。
【００３７】
図６（ｂ）の微分出力でも２番目のパルスの場合には、パルス信号Ｖｉが緩やかな一定勾配で変動しているのに対応する負極性の微分電圧ｄＶｏが発生するが、この微分電圧ｄＶｏは、第１の基準電圧値Ｖｒ１側から上位側電圧しきい値ＶｏｔｈＨ或いは下位側電圧しきい値ＶｏｔｈＬまでの電圧よりも小さい値であるので、図６（ｃ）のヒステリシスコンパレータ部２ａから出力される電圧を変化させない。より具体的には、図６（ａ）の２番目のパルス信号Ｖｉの”Ｈ”状態では、パルス信号Ｖｉの信号電圧がＨ状態の電圧より変動電圧ｄＶｉのレベルだけ低い電圧に向けて緩やかに変動（減少）するが、図６（ｂ）では、その変動の微分出力への影響電圧が小さく、下位側電圧しきい値を超えない。従って、図６（ｃ）のヒステリシスコンパレータ部２ａの論理出力は反転しないで一定値が出力され、図６（ａ）の２番目のパルス信号Ｖｉにおける”Ｈ”状態の電圧変動の影響を防止してパルス信号の電圧を出力できることになる。
【００３８】
このように本実施の形態の復調回路は、コンパレータ素子１０に簡単な正帰還をかけるヒステリシスコンパレータ部２ａと、ヒステリシスコンパレータ部２ａの入力抵抗Ｒ１およびＲ２と微分キャパシタＣｔとから構成する微分回路部１ａという比較的単純な構成であり、ヒステリシスコンパレータ部２ａの状態を維持するヒステリシス特性により、正相復調信号Ｑｐにおけるどんな長連の”Ｈ”状態の維持、あるいは、”Ｌ”状態の維持でも可能となる。
【００３９】
さらに、本実施の形態の復調回路は、以下の効果を有している。
（Ａ１）従来回路に比べて、回路要素数の少ないシンプルな構成の復調回路を実現できる。
（Ａ２）回路要素数が少ないので、低消費電力な復調回路となる。
（Ａ３）増幅段のオフセットの影響を受けない復調回路となる。
（Ａ４）特別な積分（直流検出）回路やピークホールド回路を必要とせず、休止状態から受信が開始される際に、その冒頭のパルス信号から受信できる。
【００４０】
（実施の形態２．）
図７は、本発明の実施の形態２の復調回路の構成の一例を示すブロック図である。
図７の復調回路１００ｂでは、実施の形態１と異なりコンパレータ素子１０の負側入力端子（−）にパルス信号Ｖｉが入力される。そのため、ヒステリシスコンパレータ部２ｂの出力Ｑｎは、パルス信号Ｖｉに対する逆相信号となる。その他の構成については、実施の形態１と同様である。
【００４１】
図７の復調回路１００ｂにおいて、ヒステリシスコンパレータ部２ｂは、微分信号Ｖｏが入力される負側入力端子（−）と、第１の基準電圧値Ｖｒ１が入力される正側入力端子（＋）と、逆相の復調信号Ｑｎを出力する出力端子を有し、正負側入力間の差動入力電圧に対応する電圧を出力するコンパレータ素子１０と、そのコンパレータ素子１０の出力端子と正側入力端子（＋）とを接続して設けられる第１の抵抗素子Ｒ１と、第１の基準電圧値Ｖｒ１とコンパレータ素子１０の正側入力端子（＋）とを接続して設けられる第２の抵抗素子Ｒ２とを備える。微分回路部１ｂは、コンパレータ素子１０の負側入力端子（−）側から見て、第１の基準電圧値Ｖｒ１とコンパレータ素子１０の負側入力端子（−）とを接続して設けられる第３の抵抗素子Ｒ３を含む合成入力抵抗と、パルス信号Ｖｉの入力と負側入力端子（−）とを接続して設けられる微分キャパシタＣｔとを備える。
【００４２】
図７の復調回路１００ｂでは、ヒステリシスコンパレータ部２ｂのコンパレータ素子１０は、正側入力端子（＋）に第１の基準電圧値Ｖｒ１と逆相復調信号Ｑｎとの間の電圧を、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２とで分圧した電圧が入力され、負側入力端子（−）に微分信号Ｖｏが入力され、論理レベルの逆相復調信号Ｑｎが出力される。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、コンパレータ素子１０の正側入力端子（＋）と逆相復調信号Ｑｎとに対する正帰還回路を構成しており、コンパレータ素子１０の正側入力端子（＋）からみた場合に、コンパレータ素子１０からの論理レベルの逆相復調信号Ｑｎと第１の基準電圧値Ｖｒ１との電位差を分圧してコンパレータ素子１０の正側入力端子（＋）に入力させる合成入力抵抗となっている。微分回路部１ｂでは、微分キャパシタＣｔと第３の抵抗素子Ｒ３が、入力するパルス信号の電圧変位分を微分信号としてコンパレータ素子１０の負側入力端子（−）に入力させる。
【００４３】
図７の微分回路部１ｂでは、微分抵抗は概ね第３の抵抗素子Ｒ３の値となる。このため微分キャパシタＣｔの容量を大きな値としても小さな微分時定数を実現することができ、大きな逆相微分信号Ｖｏｎを得ることができる。
【００４４】
このように本実施の形態の復調回路も、実施の形態１と同様に、比較的単純な構成で低消費電力であり、休止状態から受信が開始される際の冒頭パルス信号から受信でき、増幅段のオフセットの影響を受けないようにすることができる。
【００４５】
（実施の形態３．）
図８は、本発明の実施の形態３の復調回路の構成の一例を示すブロック図である。
図８の復調回路１００ｃの微分回路部１ｃでは、入出力間に負帰還抵抗素子Ｒｆが接続され、コンパレータ素子１０の負側入力端子（−）に逆相微分信号Ｖｏｎを出力する逆相出力アンプ３０と、逆相出力アンプ３０の入力端子とパルス信号Ｖｉの入力端子との間に設けられる微分キャパシタＣｔとを備える。ヒステリシスコンパレータ部２ｃは、負側入力端子（−）に逆相出力アンプ３０の逆相微分信号出力Ｖｏｎが接続されて、論理レベルの正相復調信号Ｑｐを出力するコンパレータ素子１０と、論理レベルの正相復調信号Ｑｐとコンパレータ素子１０の正側入力端子（＋）とを接続して設けられる第１の抵抗素子Ｒ１と、コンパレータ素子１０の正側入力端子（＋）と第１の基準電圧値Ｖｒ１との間に設けられる第２の抵抗素子Ｒ２とから構成される。
【００４６】
図９は、図８の逆相出力アンプ３０の具体的な回路構成の例を示す回路図である。
図９の逆相出力アンプ回路１５３（＝３０）では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ１，Ｔ２が設けられ、抵抗Ｒｃの一方の端部が電源電位Ｖｃｃ，他方の端部がバイポーラトランジスタＴ１のコレクタに接続される。微分キャパシタＣｔと負帰還抵抗素子Ｒｆとが直列に接続され、パルス信号Ｖｉは微分キャパシタＣｔを介してバイポーラトランジスタＴ１のベースに入力され、さらに、負帰還抵抗素子Ｒｆを介して逆相微分信号Ｖｏｎが出力される。逆相微分信号Ｖｏｎは、バイポーラトランジスタＴ２のエミッタ部から出力される。
【００４７】
図８の微分回路部１ｃでは、微分抵抗は、負帰還抵抗素子Ｒｆを逆相出力アンプ３０のゲインで割った小さな値となる。このため微分キャパシタＣｔの容量を大きな値としても小さな微分時定数を実現することができ、大きな逆相微分信号Ｖｏｎを得ることができる。
【００４８】
このように本実施の形態の復調回路も、実施の形態１および２と同様に、比較的単純な構成で低消費電力であり、休止状態から受信が開始される際の冒頭パルス信号から受信でき、増幅段のオフセットの影響を受けないようにすることができる。
【００４９】
（実施の形態４．）
図１０は、本発明の実施の形態４の復調回路の構成の一例を示すブロック図である。
図１０に示した本実施の形態４の復調回路１００ｄは、実施の形態１のヒステリシスコンパレータ部２ａを平衡型のヒステリシスコンパレータ部２ｄに置き換えることに加え、コンパレータ素子２０の負側入力端子（−）に正帰還をかけるために、逆相復調信号Ｑｎと第１の基準電圧値Ｖｒ１との間の電圧を第３の抵抗素子Ｒ３と共に用いて分圧する第４の抵抗素子Ｒ４が加えられている。その他の構成については、実施の形態１と同様である。
【００５０】
図１０の復調回路１００ｄの平衡型のヒステリシスコンパレータ部２ｄは、正相復調信号Ｑｐと逆相復調信号Ｑｎとを出力できる平衡型のコンパレータ素子２０と、正相復調信号Ｑｐと第１の基準電圧値Ｖｒ１との間の電圧を分圧してコンパレータ素子２０の正側入力端子（＋）に正帰還をかける第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２と、逆相復調信号Ｑｎと第１の基準電圧値Ｖｒ１との間の電圧を分圧してコンパレータ素子２０の負側入力端子（−）に正帰還をかける第３の抵抗素子Ｒ３および第４の抵抗素子Ｒ４とを備える。復調回路１００ｄの微分回路部１ｄは、コンパレータ素子２０の正側入力端子（＋）とパルス信号Ｖｉの入力端子との間に設けられる微分キャパシタＣｔ１と、コンパレータ素子２０の正側入力端子（＋）側から見て第２の抵抗素子Ｒ２を含む合成入力抵抗とから構成される。
【００５１】
本実施の形態では、上記のようにコンパレータ素子２０の出力が正相復調信号Ｑｐと逆相復調信号Ｑｎの２系統に増加してはいるが、コンパレータ素子２０において、入出力間に正帰還をかけることと、出力にヒステリシス特性を持たせる点については、実施の形態１と同様である。
【００５２】
実施の形態１の図３の復調回路１００ａで、Ｈ／Ｌの各保持状態におけるコンパレータ素子１０に入力する各差動入力電圧をＶｉｃｈおよびＶｉｃｌとし、コンパレータ素子１０の正相および逆相の各出力電圧をＶｑｈおよびＶｑｌとすると、各差動入力電圧をＶｉｃｈおよびＶｉｃｌは、次の数式（１）、（２）のように示すことができる。（＊は乗算を表わす）
Ｖｉｃｈ＝（Ｖｑｈ−Ｖｒ１）＊Ｒ２／（Ｒ１＋Ｒ２） ・・・（１）
Ｖｉｃｌ＝（Ｖｑｌ−Ｖｒ１）＊Ｒ２／（Ｒ１＋Ｒ２） ・・・（２）
【００５３】
ここで、コンパレータ素子１０の出力のＨの保持状態とＬの保持状態とを揃えるためには、Ｖｉｃｈ＝−Ｖｉｃｌとする必要があり、以下の数式（３）に示すようにＶｒ１の値が制限される。

【００５４】
ここで仮に、Ｖｒ１を数式（３）を満たさない値にすると、Ｖｉｃｈ＝−Ｖｉｃｌにならないため、コンパレータ素子１０の出力の一方の保持状態が悪くなったり、或いは、コンパレータ素子１０における反転動作の遅延時間が、Ｈ→Ｌ、Ｌ→Ｈで差が生じるようになる。
【００５５】
また、コンパレータ素子１０が安定して状態保持できる（過入力状態にする）ようにするためには、コンパレータ素子１０の利得をＡｃとすると、次の数式（４）の条件を必ず満足させる必要がある。

【００５６】
この数式（４）の条件は、正帰還第１の抵抗素子Ｒ１，第２の抵抗素子Ｒ２およびＶｒ１で設定することができる。
【００５７】
実施の形態４の図１０の復調回路１００ｄでは、コンパレータ素子２０の正相復調信号Ｑｐおよび逆相復調信号ＱｎのＨ状態の出力電圧が（Ｖｑｈ）であり、Ｌ状態の出力電圧が（Ｖｑｌ）とした場合、コンパレータ素子２０の各状態に対応する差動入力電圧Ｖｉｃｈ及びＶｉｃｌは、

となる。
【００５８】
ここで、次の数式（７）が成り立つとすると、数式（５）及び（６）の条件は、次の数式（８）及び（９）のように変わる。

【００５９】
つまり、本実施の形態では、数式（７）を成り立たせることで、Ｖｒ１に無関係にＶｉｃｈ＝−Ｖｉｃｌを成立させることができる。
【００６０】
従って、本実施の形態の復調回路も、上記した各実施の形態と同様に、比較的単純な構成で低消費電力であり、休止状態から受信が開始される際の冒頭パルス信号から受信でき、増幅段のオフセットの影響を受けないようにすることができる。また、本実施の形態４では、第１の基準電圧値Ｖｒ１の変動に対する許容値量が増加し、この回路の設計の自由度を増加させることができる。さらに、回路の電源電圧や温度が変動すると一般的にＶｒ１が変動するが、このＶｒ１の値の変動を許容できる。また、実施の形態４では、実施の形態１〜３では困難であったＶｉｃｈ＝−Ｖｉｃｌを容易に実現できる。
【００６１】
（実施の形態５．）
図１１は、本発明の実施の形態５の復調回路の構成の一例を示すブロック図である。
図１１に示した本実施の形態５の復調回路１００ｅの微分回路部１ｅは、正側入力端子（＋）と逆相微分信号Ｖｏｎの出力端子との間に第１の負帰還抵抗素子Ｒｆ１を接続し負側入力端子（−）と正相微分信号Ｖｏｐの出力端子との間に第２の負帰還抵抗素子Ｒｆ２を接続する差動アンプ４０と、パルス信号Ｖｉの入力端子と差動アンプ４０の正側入力端子（＋）との間に接続される微分キャパシタＣｔ１と、グランド接続端子と差動アンプ４０の負側入力端子（−）との間に接続される微分キャパシタＣｔ２とを備える。また、平衡型のヒステリシスコンパレータ部２ｅは、実施の形態４と同様に正相復調信号Ｑｐと逆相復調信号Ｑｎとを出力できるコンパレータ素子２０と、正相復調信号Ｑｐと差動アンプ４０の正相出力端子との間の電圧を分圧してコンパレータ素子２０の正側入力端子（＋）に正帰還をかける第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２と、逆相復調信号Ｑｎと差動アンプ４０の逆相出力端子との間の電圧を分圧してコンパレータ素子２０の負側入力端子（−）に正帰還をかける第３の抵抗素子Ｒ３および第４の抵抗素子Ｒ４とから構成される。また、平衡型のヒステリシスコンパレータ部２ｅは、正相微分信号Ｖｏｐおよび逆相微分信号Ｖｏｎの何れか一方が上位側電圧しきい値以下から以上に変化した場合と、正相微分信号Ｖｏｐおよび逆相微分信号Ｖｏｎの何れか一方が下位側電圧しきい値以上から以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、そのヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した正相復調信号Ｑｐと逆相復調信号Ｑｎを出力する。
【００６２】
図１２は、図１１の復調回路の具体的な回路構成の一例を示す回路図である。
図１２の微分回路部１１１（＝１ｅ）では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４と、抵抗Ｒｃ１，Ｒｃ２からなる差動アンプ４０が設けられる。バイポーラトランジスタＴ１と抵抗Ｒｃ１が直列に接続され、バイポーラトランジスタＴ２と抵抗Ｒｃ２が直列に接続されている。また、吸い込み電流Ｉ１は、抵抗Ｒｃ１，Ｒｃ２のどちらかー方に流れる。バイポーラトランジスタＴ１のベース部にパルス信号Ｖｉｐが入力され、バイポーラトランジスタＴ２のベース部に逆相のパルス信号Ｖｉｎが入力される。バイポーラトランジスタＴ３のエミッタ部から正相の微分信号Ｖｏｐが出力され、バイポーラトランジスタＴ４のエミッタ部から逆相の微分信号Ｖｏｎが出力される。
【００６３】
また、ヒステリシスコンパレータ部２０１（＝２ｅ）では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８と、抵抗Ｒｃ３，Ｒｃ４からなるコンパレータ素子２０が設けられる。バイポーラトランジスタＴ５と抵抗Ｒｃ３が直列に接続され、バイポーラトランジスタＴ６と抵抗Ｒｃ４が直列に接続されている。また、吸い込み電流Ｉ３は、抵抗Ｒｃ３，Ｒｃ４のどちらかー方に流れる。バイポーラトランジスタＴ５のベース部に正相の微分信号Ｖｏｐが入力され、バイポーラトランジスタＴ６のベース部に逆送の微分信号Ｖｏｎが入力される。バイポーラトランジスタＴ７のエミッタ部から正相の正相復調信号Ｑｐが出力され、バイポーラトランジスタＴ８のエミッタ部から逆相の逆相復調信号Ｑｎが出力される。
【００６４】
ここで比較のために、例えば、図８に示した実施の形態３の復調回路１００ｃの場合には、Ｖｉｃｈ＝−Ｖｉｃｌとするためには、Ｖｒ１等の値に制限が生じることについて説明する。
【００６５】
実施の形態３の復調回路１００ｃの逆相出力アンプ３０の出力バイアス電圧（保持時の電圧）をＶａｂとし、Ｈ／Ｌの各保持状態におけるコンパレータ素子１０に入力する各差動入力電圧をＶｉｃｈおよびＶｉｃｌとし、コンパレータ素子１０のＨ状態の出力電圧をＶｑｈとし、Ｌ状態の出力電圧をＶｑｌとすると、各保持状態の差動入力電圧ＶｉｃｈおよびＶｉｃｌは、次の数式（１０）、（１１）のように示すことができる。

【００６６】
ここで、Ｋ＝Ｒ２／（Ｒ１＋Ｒ２）とおいて、Ｖｉｃｈ＝−Ｖｉｃｌとなる条件を求めると、次の数式（１２）のように示される。

【００６７】
すなわち、Ｖｉｃｈ＝−Ｖｉｃｌとなる条件を満足するためには、数式（１２）を満足する必要があるので、Ｋ，Ｖｒ１，Ｖａｂの間には数式（１２）に示した一定の制約を有していることがわかる。
【００６８】
しかし、図１１に示した実施の形態５の復調回路１００ｅでは、Ｈ／Ｌの各保持状態におけるコンパレータ素子２０に入力する各差動入力電圧をＶｉｃｈおよびＶｉｃｌとし、コンパレータ素子２０の正相復調信号Ｑｐおよび逆相復調信号ＱｎのそれぞれのＨ状態の出力電圧が同じ（Ｖｑｈ）であり、それぞれのＬ状態の出力電圧が同じ（Ｖｑｌ）であり、差動アンプ４０の出力バイアス電圧（保持時の電圧）をＶａｂとすると、各差動入力電圧をＶｉｃｈおよびＶｉｃｌは、次の数式（１３）、（１４）のように示すことができる。なお、実施の形態５においても、数式（４）の条件は満足させる必要がある。

【００６９】
ここで、Ｋ＝Ｒ２／（Ｒ１＋Ｒ２）＝Ｒ４／（Ｒ３＋Ｒ４） ・・・（１５）
とおくと、数式（１３）、（１４）は、次の数式（１６）、（１７）のように示される。

【００７０】
つまり、本実施の形態では、Ｖａｂに無関係にＶｉｃｈ＝−Ｖｉｃｌを成立させることができるので、実施の形態４と同様な効果を有する。
【００７１】
さらに、本実施の形態５の復調回路は、以下の効果を有している。
（Ｂ１）Ｈ／Ｌの各保持状態におけるコンパレータ素子２０の差動入力電圧ＶｉｃｈおよびＶｉｃｌは、例えば、上記した実施の形態３では第１の基準電圧値Ｖｒ１あるいは微分回路部１ｃのアンプ出力バイアスＶａｂの影響を受けるのに対して、本実施の形態５ではその影響を除去できる。
（Ｂ２）本実施の形態５では、第１の基準電圧値Ｖｒ１や微分回路部１ｅのアンプ出力バイアスＶａｂの変動に対する許容値量が増加し、これら回路の設計の自由度を増加させることができる。
（Ｂ３）回路の電源電圧や温度が変動すると、Ｖｑｈ，Ｖｑｌ，Ｖｒ１，Ｖａｂが、それぞれ温度係数が異なる形で変動するのがー般的であるが、これらの値の変動を許容できる。
（Ｂ４）実施の形態３では、Ｖｉｃｈ＝−Ｖｉｃｌの実現が困難であるが、実施の形態５では、Ｖｉｃｈ＝−Ｖｉｃｌ を容易に実現できる。
【００７２】
（実施の形態６．）
図１３は、本発明の実施の形態６の復調回路の構成の一例を示すブロック図である。
図１３に示した実施の形態６の復調回路１００ｆでは、例えば、実施の形態４の平衡型ヒステリシスコンパレータ部２ｄの正側入力端子（＋）に正相の微分信号Ｖｏｐ、および、負側入力端子（−）に逆相の微分信号Ｖｏｎを入力できるように、パルス信号Ｖｉを正相入力差動信号Ｖｉｐおよび逆相入力差動信号Ｖｉｎに変換する差動信号化回路５０を、微分回路部１ｆの入力に付加している。
【００７３】
図１４は、図１３の差動信号化回路部５０の回路構成の一例を示す回路図である。
図１４の差動信号化回路部１５４（＝５０）では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４と、抵抗Ｒｃ１，Ｒｃ２，Ｒｅ１，Ｒｅ２からなる差動信号化回路５０が設けられる。バイポーラトランジスタＴ１のコレクタ側に抵抗Ｒｃ１、エミッタ側に抵抗Ｒｅ１が直列に接続され、バイポーラトランジスタＴ２のコレクタ側に抵抗Ｒｃ２、エミッタ側に抵抗Ｒｅ２が直列に接続されている。また、吸い込み電流Ｉ１は、抵抗Ｒｃ１（Ｒｅ１），Ｒｃ２（Ｒｅ２）のどちらかー方に流れる。バイポーラトランジスタＴ１のベース部にパルス信号Ｖｉが入力され、バイポーラトランジスタＴ２のベース部に第２の基準電圧値Ｖｒ２が入力される。バイポーラトランジスタＴ３のエミッタ部から正相の入力差動信号Ｖｉｐが出力され、バイポーラトランジスタＴ４のエミッタ部から逆相の入力差動信号Ｖｉｎが出力される。
【００７４】
図１５は、本発明の実施の形態６の復調回路の構成の別の一例を示すブロック図である。
図１５に示した実施の形態６の復調回路１００ｇでは、微分信号が正相の微分信号Ｖｏｐ、および、負側入力端子（−）に逆相の微分信号Ｖｏｎからなる平衡微分信号となることから可能となるダイオード系の非線形微分回路１ｇを利用した例である。図１５の例では、例えば、図１３の復調回路１００ｆの微分回路部１ｆをダイオード系の非線形微分回路にするために、微分キャパシタＣｔ１とコンパレータ素子２０の正側入力端子（＋）との間にコンパレータ素子２０側がカソードとなるように直列にダイオードＤ２を接続し、ダイオードＤ２のアノードと電圧値Ｖｂとの間にダイオードＤ２側がカソードとなるようにダイオードＤ１を接続すると共に、微分キャパシタＣｔ２とコンパレータ素子２０の負側入力端子（−）との間にコンパレータ素子２０側がカソードとなるように直列にダイオードＤ４を接続し、ダイオードＤ４のアノードと電圧値Ｖｂとの間にダイオードＤ２側がカソードとなるようにダイオードＤ３を接続している。
【００７５】
図１６は、図１５の平衡型ヒステリシスコンパレータ部２ｇの回路構成の一例を示す回路図である。
図１６の平衡型ヒステリシスコンパレータ部２０２（＝２ｇ）では、図１２に示した平衡型ヒステリシスコンパレータ部２０２の抵抗Ｒ２および抵抗Ｒ４の入力側が共に第１の基準電圧値Ｖｒ１に接続される。
【００７６】
図１７は、本発明の実施の形態６の復調回路の構成のさらに別の一例を示すブロック図である。
図１７に示した実施の形態６の復調回路１００ｈでは、微分信号が正相の電流微分信号Ｉｏｐ、および、逆相の電流微分信号Ｉｏｎとなるダイオード系（この場合はトランジスタ）の非線形微分回路１ｈを利用した例である。図１７の例では、例えば、図１３の復調回路１００ｆの微分回路部１ｆをダイオード系のトランジスタを用いた非線形微分回路にするために、微分キャパシタＣｔ１とコンパレータ素子２０の負側入力端子（−）との間に微分キャパシタＣｔ１側がベースでコンパレータ素子２０側がコレクタとなるようにトランジスタＴ２を接続し、トランジスタＴ２のベースと電圧値Ｖｂ、Ｖｃとの間にトランジスタＴ２のベース側がエミッタ、電圧値Ｖｂがベース、電圧値ＶｃがコレクタとなるようにトランジスタＴ１を接続すると共に、微分キャパシタＣｔ２とコンパレータ素子２０の正側入力端子（＋）との間に微分キャパシタＣｔ２側がベースでコンパレータ素子２０側がコレクタとなるようにトランジスタＴ４を接続し、トランジスタＴ４のベースと電圧値Ｖｂ、Ｖｃとの間にトランジスタＴ４のベース側がエミッタ、電圧値Ｖｂがベース、電圧値ＶｃがコレクタとなるようにトランジスタＴ３を接続している。
【００７７】
図１８は、図１７の平衡型ヒステリシスコンパレータ部２ｈの回路構成の一例を示す回路図である。
図１８の平衡型ヒステリシスコンパレータ部２０３（＝２ｈ）では、電源電位Ｖｃｃと回路アース電位Ｖｅｅの間に、バイポーラトランジスタＴ５，Ｔ６と、抵抗Ｒｃ１，Ｒｃ２からなるコンパレータ素子２０が設けられる。バイポーラトランジスタＴ５のコレクタ側に抵抗Ｒｃ２が直列に接続され、バイポーラトランジスタＴ６のコレクタ側に抵抗Ｒｃ１が直列に接続されている。バイポーラトランジスタＴ６のベース部に正相の入力差動電流Ｉｏｐが入力され、バイポーラトランジスタＴ５のベース部に逆相の入力差動電流Ｉｏｎが入力される。平衡型のヒステリシスコンパレータ部２０３のコンパレータ素子２０の正相復調信号Ｑｐは、正相復調信号Ｑｐと逆相復調信号Ｑｎとの間の電圧を分圧してコンパレータ素子２０の正側入力端子（＋）および負側入力端子（−）の間に正帰還をかける第１〜第４の抵抗素子Ｒ１〜Ｒ４とを備えるが、本実施の形態では、第２の抵抗素子Ｒ２と第４の抵抗素子Ｒ４とが１個の抵抗素子Ｒ２＋Ｒ４として共通化されている。
【００７８】
図１３の実施の形態６の復調回路１００ｆでは、例えば、実施の形態４の微分回路部１ｄの入力側に、正側入力端子（＋）にパルス信号Ｖｉを入力し、負側入力端子（−）に第２の基準電圧値Ｖｒ２を入力すると共に、正相入力差動信号Ｖｉｐおよび逆相入力差動信号Ｖｉｎを出力する差動信号化回路５０を付加している。また、正相入力差動信号Ｖｉｐの出力とコンパレータ素子２０の正側入力端子（＋）との間に第１の微分キャパシタＣｔ１を接続し、逆相入力差動信号Ｖｉｎの出力とコンパレータ素子２０の負側入力端子（−）との間に第２の微分キャパシタＣｔ２を接続する。
【００７９】
次に本実施の形態６の動作を説明する。
本実施の形態６の復調回路１００ｆの平衡型ヒステリシスコンパレータ部２ｆの動作および効果は、実施の形態４の平衡型ヒステリシスコンパレータ部２ｄの動作および効果と同様であるので重複する説明を省略する。
【００８０】
本実施の形態６の復調回路１００ｆでは、平衡型ヒステリシスコンパレータ部２ｆへの入力が正相および逆相の平衡微分信号ＶｏｐおよびＶｏｎとなるので、Ｈ→ＬトランジェントとＬ→Ｈトランジェントとの応答速度および応答波形に差が生じないが、上記した実施の形態４では、平衡型ヒステリシスコンパレータ部２ｄへの入力が平衡微分信号ＶｏｐおよびＶｏｎでは無いため、Ｈ→ＬトランジェントとＬ→Ｈトランジェントとでは、回路の非線形性に基き、応答速度および応答波形に差が生じる。
【００８１】
このように本実施の形態６の復調回路は、実施の形態４と同様な効果に加えて、平衡微分信号ＶｏｐおよびＶｏｎとしたので、前述の平衡型ヒステリシスコンパレータ部２ｆを、正相入力端子をセット入力とし逆相入力端子をリセット入力とするセット／リセット入力型フリップフロップと考えて、Ｖｏｐを該フリップフロップのセット信号としＶｏｎをリセット信号とする動作となる。図１５に示すようなダイオードを利用した非線形の微分回路部１ｇ、あるいは、図１７に示すような（ダイオード系）トランジスタを利用した非線形の微分回路部１ｈを用いることが可能になり、適用回路の自由度を増加させることができ、さらに、以下の効果を有している。
（Ｃ１）平衡型ヒステリシスコンパレータ部２ｆと平衡型の微分信号ＶｏｐおよびＶｏｎにより、Ｈ→ＬトランジェントとＬ→Ｈトランジェントとの応答速度および応答波形に差が生じることを防止できる。
（Ｃ２）ダイオード系、トランジスタ系等の非線形の微分回路部１ｇ、１ｈの使用が可能になり、適用回路の自由度を増加させることができる。
【００８２】
（実施の形態７．）
図１９は、本発明の実施の形態７の復調回路の構成の一例を示すブロック図である。
図１９に示した実施の形態７の復調回路回路１００ｉでは、例えば、実施の形態５の微分回路部１ｅの差動アンプ４０の入力側に、差動信号化回路５０を付加している。差動信号化回路５０は、正側入力端子（＋）にパルス信号Ｖｉが入力され、負側入力端子（−）に第２の基準電圧値Ｖｒ２が入力され、正相入力差動信号Ｖｉｐおよび逆相入力差動信号Ｖｉｎが出力される。差動信号化回路５０の正相入力差動信号Ｖｉｐ出力と差動アンプ４０の正側入力端子（＋）との間に第１の微分キャパシタＣｔ１が接続され、差動信号化回路５０の逆相入力差動信号Ｖｉｎ出力と差動アンプ４０の負側入力端子（−）との間に第２の微分キャパシタＣｔ２が接続される。
【００８３】
本実施の形態でも、微分回路部１ｅの入力側に差動信号化回路５０が付加されているため、実施の形態６と同様に、Ｈ→ＬトランジェントとＬ→Ｈトランジェントとの応答速度および応答波形に差が生じることを防止でき、適用回路の自由度を増加させることができる。
【００８４】
（実施の形態８．）
図２０は、本発明の実施の形態８の復調回路の構成の一例を示すブロック図である。
図２０に示した実施の形態８の復調回路１００ｊでは、例えば、実施の形態３に示した抵抗Ｒｆにより逆相の微分信号Ｖｏｎが負帰還される逆相出力アンプ３０を有する微分回路部１ｃが、その入力側（微分キャパシタＣｔの入力側）に微分特性を調整するための抵抗Ｒｔを直列に接続した微分回路４ａとなっている。
【００８５】
実施の形態３の抵抗Ｒｆにより逆相の微分信号Ｖｏｎが負帰還される逆相出力アンプ３０の利得をＡとした場合、逆相出力アンプ３０の入力抵抗Ｒｉ、および、入力ΔＶｉに対する出力振幅ΔＶｏ、および、微分時定数τは、次の数式（１８）、（１９）、（２０）のように示すことができる。なお、微分時定数τは、微分出力パルスの時間幅を決める主要な要素である。
Ｒｉ＝Ｒｆ／（Ａ＋１） ・・・（１８）
ΔＶｏ＝−ΔＶｉ＊Ａ ・・・（１９）
τ＝Ｃｔ＊Ｒｉ＝Ｃｔ＊Ｒｆ／（Ａ＋１） ・・・（２０）
【００８６】
上記各数式から、例えば、実施の形態３で逆相出力アンプ３０の利得Ａの値が十分に大きい場合には、出力振幅ΔＶｏの値は利得Ａの値をそのまま用いて乗算されるので非常に大きい値になり、微分時定数τの値は利得Ａの値を用いて除算されるので非常に小さい値になる。それに対して本実施の形態８の場合には、微分キャパシタＣｔに直列に微分特性調整用抵抗Ｒｔが接続されるので、数式（１９）、（２０）は、次の数式（２１）、（２２）のように示すことができる。

【００８７】
上記した数式（２１）、（２２）では、利得Ａの値が演算に影響しなくなるため、出力振幅ΔＶｏの値および微分時定数τの値を適切な範囲の値にすることができる。
【００８８】
このように本実施の形態８では、抵抗Ｒｆにより逆相の微分信号Ｖｏｎが負帰還される逆相出力アンプ３０を有する微分回路部１ｃの出力振幅ΔＶｏ、および、微分時定数τ（すなわち、微分出力パルスの時間幅）を適切な範囲の値に調整することができる。
【００８９】
（実施の形態９．）
図２１は、本発明の実施の形態９の復調回路の構成の一例を示すブロック図である。
図２１に示した実施の形態９の復調回路１００ｋでは、例えば、実施の形態７に示した抵抗Ｒｆ１およびＲｆ２により正相の微分信号Ｖｏｐと逆相の微分信号Ｖｏｎが負帰還される差動アンプ４０を有し、その差動アンプ４０の入力側に差動信号化回路５０が付加された微分回路部１ｉにおいて、入力側（微分キャパシタＣｔ１の入力側）に微分特性を調整するための抵抗Ｒｔ１を直列に接続し、同様に微分キャパシタＣｔ２の入力側に微分特性を調整するための抵抗Ｒｔ２を直列に接続した微分回路４ｂとなっている。
【００９０】
本実施の形態９の復調回路では、実施の形態８に示した各式中のＲｆを本実施の形態のＲｆ１あるいはＲｆ２に置き換えることで、本実施の形態でも出力振幅ΔＶｏの値および微分時定数τの値を適切な範囲の値に調整することができる。
【００９１】
（実施の形態１０．）
図２２は、本発明の実施の形態１０の復調回路の構成の一例を示すブロック図である。
図２２の復調回路１００ｌは、例えば、実施の形態１の復調回路１００ａにおける微分回路部１ａに出力振幅を一定値以下に制限する回路（あるいは素子）を付加した回路であり、復調回路１００ｌの微分回路部１ｌでは、出力先のコンパレータ素子１０の入力端子間の入力振幅（微分出力振幅）を一定値以下に制限するためのダイオードＤ５およびＤ６を各々逆方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【００９２】
図２３は、本発明の実施の形態１０の復調回路の構成の別の一例を示すブロック図である。
図２３の復調回路１００ｍは、例えば、実施の形態３の復調回路１００ｃにおける微分回路部１ｃの逆相出力アンプ３０の出力に抵抗と出力振幅を一定値以下に制限する回路を付加した回路であり、復調回路１００ｍの微分回路部１ｍには、逆相出力アンプ３０の出力に直列に抵抗Ｒｏが接続されると共に出力先のコンパレータ素子１０の入力端子間の入力振幅（微分出力振幅）を一定値以下に制限するためのダイオードＤ５およびＤ６を各々逆方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【００９３】
図２４は、本発明の実施の形態１０の復調回路の構成のさらに別の一例を示すブロック図である。
図２４の復調回路１００ｎは、例えば、実施の形態８の復調回路１００ｊにおける微分回路部１ｃの逆相出力アンプ３０の負帰還抵抗素子Ｒｆに並列に出力振幅を一定値以下に制限する回路（あるいは素子）を付加した回路であり、復調回路１００ｎの微分回路部１ｎでは、逆相出力アンプ３０の負帰還抵抗素子Ｒｆに並列に微分出力振幅を一定値以下に制限するためのダイオードＤ５およびＤ６を各々逆方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【００９４】
図２５は、本発明の実施の形態１０の復調回路の構成のまた別の一例を示すブロック図である。
図２５の復調回路１００ｏの微分回路部３では、例えば、図１５に示した実施の形態６の復調回路１００ｇにおける微分回路部１ｇのダイオードＤ２、Ｄ４の各カソード側と第１の基準電圧値Ｖｒ１との間に出力振幅を一定値以下に制限するためのダイオードＤ５およびＤ６を各々同方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【００９５】
図２６は、本発明の実施の形態１０の復調回路の構成のさらにまた別の一例を示すブロック図である。
図２６の復調回路１００ｐの微分回路部３では、例えば、図１７に示した実施の形態６の復調回路１００ｈにおける微分回路部１ｈのトランジスタＴ４のコレクタ側でコンパレータ素子２０の正側入力端子（＋）との間と、基準電圧Ｖｒとの間に出力振幅を一定値以下に制限するためのダイオードＤ５を接続し、トランジスタＴ２のコレクタ側とコンパレータ素子２０の負側入力端子（−）との間と、基準電圧Ｖｒとの間に出力振幅を一定値以下に制限するためのダイオードＤ６を接続することにより、微分出力の振幅を制限する回路が付加されている。
【００９６】
復調回路に入力するパルス信号Ｖｉの振幅値ΔＶｉは、常にー定であるとは限らず、大きい値である場合もあり、小さい値である場合もある。例えば、図２３の復調回路１００ｍの微分回路部１ｍを、パルス信号Ｖｉの振幅値ΔＶｉが小さい値でもヒステリシスコンパレータ部の復調出力が反転するためのしきい値を超える微分出力ΔＶｏが得られるように設定した場合、逆に入力するパルス信号Ｖｉの振幅値ΔＶｉが大きくなると、逆相出力アンプ３０が飽和したり、微分回路部１ｍの微分出力がコンパレータ素子１０の適性入力レベルを外れて、動作が不安定になる場合がある。
【００９７】
このように本実施の形態では、微分回路部１に、微分出力の振幅をー定値以下に制限する制限回路（或いは素子）を追加しているので、入力するパルス信号Ｖｉの振幅ΔＶｉが大きい場合の微分回路部１の出力振幅をー定値以下に制限でき、微分回路部の微分出力がコンパレータ素子１０の適性入力レベルを外れた場合の、不安定な動作が発生すること軽減（あるいは防止）することができる。
【００９８】
（実施の形態１１．）
図２７は、本発明の実施の形態１１の復調回路の構成の一例を示すブロック図である。
本実施の形態１１の復調回路１００ｑは、例えば、実施の形態３の復調回路１００ｃのヒステリシスコンパレータ部２ｃにおいて、そのコンパレータ素子１０の正帰還抵抗Ｒ１に対し、出力保持時の正帰還振幅をー定値以下に制限する回路（或いは素子）を接続したものである。
【００９９】
図２７の復調回路１００ｑでは、図８に示した実施の形態３の復調回路１００ｃのヒステリシスコンパレータ部２ｃの出力を正帰還させる第１の抵抗素子Ｒ１を、抵抗素子Ｒ１ａと抵抗素子Ｒｉｂに分割したものに変更して両者を直列接続し、さらに、その両抵抗素子の接続点と第１の基準電圧値Ｖｒ１との間に、出力保持時の正帰還振幅をー定値以下に制限するために相互に逆方向に接続されるダイオードＤ９およびＤ１０を接続してヒステリシスコンパレータ部２ｑとしている。
【０１００】
図２８は、本発明の実施の形態１１の復調回路の構成の別の一例を示すブロック図である。
図２８の復調回路１００ｒでは、図１１に示された実施の形態５の復調回路１００ｅのヒステリシスコンパレータ部２ｅにおいて、正相の出力を正帰還させる第１の抵抗素子Ｒ１を、抵抗素子Ｒ１ａと抵抗素子Ｒ１ｂに分割したものに変更して両者を直列接続し、逆相の出力を正帰還させる第３の抵抗素子Ｒ３を、抵抗素子Ｒ３ａと抵抗素子Ｒ３ｂに分割したものに変更して両者を直列接続し、抵抗素子Ｒ１ａと抵抗素子Ｒ１ｂとの接続点と、抵抗素子Ｒ３ａと抵抗素子Ｒ３ｂとの接続点間に、出力保持時の正帰還振幅をー定値以下に制限するために相互に逆方向に接続されるダイオードＤ９およびＤ１０を接続してヒステリシスコンパレータ部２ｒとしている。
【０１０１】
図２７に示したコンパレータ素子１０あるいは図２８に示したコンパレータ素子２０から出力される復調出力は、例えば、電源電圧あるいは温度が上昇すると、一般的に振幅が増加し、電源電圧あるいは温度が低下すると一般的に振幅も減少する等、電源や温度等の影響を受け変動する。上記した各実施の形態において、ヒステリシスコンパレータ部２の出力振幅が変動すると、数式（１６）および数式（１７）に示したように、出力保持時のヒステリシスコンパレータ部２の保持入力電圧が変動する。このことは、微分回路部１の出力によって、コンパレータ素子１０、２０の出力を反転させるか否かのスレッショルドレベルが変動してしまうことになる。
【０１０２】
本実施の形態１１では、出力保持時の正帰還振幅をー定値以下に制限する素子（図２３、２４では、ダイオードＤ９およびＤ１０）を設けたことにより、ヒステリシスコンパレータ部２の出力振幅が変動する場合でも、出力が保持される時のヒステリシスコンパレータ部２の保持入力電圧が変動しない。
【０１０３】
このように本実施の形態の復調回路は、ヒステリシスコンパレータ部２の出力の出力振幅が変動しても反転／非反転のスレッショルドレベルがー定値に保たれるので、本実施の形態の復調回路は電源電圧の変動等に対して安定して動作することができ、電源電圧変動等によるヒステリシスコンパレータ部２の出力の反転／非反転のスレッショルドレベルの変動を軽減（或いは防止）することができる。
【０１０４】
（実施の形態１２．）
図２９は、本発明の実施の形態１２の復調回路の構成の一例を示すブロック図である。
図２９に示した実施の形態１２の復調回路１００ｓは、例えば、実施の形態１の復調回路１００ａの微分回路部１ａにおけるパルス入力Ｖｉの入力部に、低域通過フィルター（ＬＰＦ）６０を挿入して微分回路部５ａとした構成である。
【０１０５】
図３０は、本発明の実施の形態１２の復調回路の構成の別の一例を示すブロック図である。
図３０に示した実施の形態１２の復調回路１００ｔは、例えば、実施の形態８の復調回路１００ｊの微分回路部４ａにおけるパルス入力Ｖｉの入力部に、低域通過フィルター（ＬＰＦ）６０を挿入して微分回路部５ｂとした構成である。
【０１０６】
図３１は、本発明の実施の形態１２の復調回路の構成のさらに別の一例を示すブロック図である。
図３１に示した実施の形態１２の復調回路１００ｕは、例えば、実施の形態９の復調回路１００ｋの微分回路部４ｂにおける、差動信号化回路５０の出力と、抵抗Ｒｔ１および抵抗Ｒｔ２との間に、直列に低域通過フィルター（ＬＰＦ）６０を挿入して微分回路部５ｃとした構成である。
【０１０７】
微分回路部は、一般的に基本的に高域通過フィルター（ＨＰＦ）特性を有するので、高城周波数領域の雑音成分を通過させて、後段に配置されたヒステリシスコンパレータ部２を誤動作させる場合があるが、本実施の形態では、上記したように各微分回路部にＬＰＦ６０を挿入することにより、不要な高周波帯城の雑音を除去することができ、誤動作を軽減あるいは防止することができる。
【０１０８】
（実施の形態１３．）
図３２は、本発明の実施の形態１３の復調回路の構成の一例を示すブロック図である。
図３２に示した実施の形態１３の復調回路１００ｖでは、例えば、図８に示した実施の形態３の復調回路１００ｃにおけるヒステリシスコンパレータ部２ｃを、論理状態保持部６ａと論理レベル変換部８０とに分離したヒステリシスコンパレータ部２ｖとしている。
【０１０９】
図３２の復調回路１００ｖでは、ヒステリシスコンパレータ部２ｖの論理状態保持部６ａが、負側入力端子（−）を微分回路部１ｃの逆相微分信号Ｖｏｎの出力に接続する論理状態保持用差動アンプ７０と、その論理状態保持用差動アンプ７０における正相出力Ｖｈｐと正側入力端子（＋）とを接続して設けられる第１の抵抗素子Ｒ１と、その正側入力端子（＋）と第１の基準電圧値Ｖｒ１とを接続して設けられる第２の抵抗素子Ｒ２とからを構成される。一方、論理レベル変換部８０は、論理状態保持用差動アンプ７０の正相出力Ｖｈｐおよび逆相出力Ｖｈｎが正側入力端子（＋）および負側入力端子（−）に接続され、論理正相復調信号Ｑｐを出力するコンパレータ素子である。
【０１１０】
図３３は、本発明の実施の形態１３の復調回路の構成の別の一例を示すブロック図である。
図３３に示した実施の形態１３の復調回路１００ｗでは、例えば、図１１に示した実施の形態５の復調回路１００ｅにおけるヒステリシスコンパレータ部２ｅを、論理状態保持部６ｂと論理レベル変換部９０とに分離したヒステリシスコンパレータ部２ｗとしている。
【０１１１】
図３３の復調回路１００ｗでは、ヒステリシスコンパレータ部２ｗの論理状態保持部６ｂが、負側入力端子（−）を微分回路部１ｃの逆相微分信号Ｖｏｎの出力に接続する論理状態保持用差動アンプ７０と、その論理状態保持用差動アンプ７０における正相出力Ｖｈｐと正側入力端子（＋）とを接続して設けられる第１の抵抗素子Ｒ１と、その正側入力端子（＋）と微分回路部１ｅの正相微分信号Ｖｏｐの出力とを接続して設けられる第２の抵抗素子Ｒ２と、論理状態保持用差動アンプ７０において逆相出力Ｖｈｎと負側入力端子（−）とを接続して設けられる第３の抵抗素子Ｒ３と、その負側入力端子（−）と微分回路部１ｅの逆相微分信号Ｖｏｎの出力とを接続して設けられる第４の抵抗素子Ｒ４とから構成される。一方、論理レベル変換部９０は、論理状態保持用差動アンプ７０の正相出力Ｖｈｐおよび逆相出力Ｖｈｎを正側入力端子（＋）および負側入力端子（−）に接続し論理正相復調信号Ｑｐおよび論理逆相復調信号Ｑｎを出力するコンパレータ素子である。
【０１１２】
論理状態保持部６ａあるいは６ｂにおいて、パルス信号Ｖｉを微分した微分信号が反転するレベルと再反転レベルとの間で出力状態（論理状態）を維持する動作は、例えば、実施の形態３〜５等におけるヒステリシスコンパレータ部２ｃ〜２ｅの説明と同様となるため重複する説明を省略する。また、論理レベル変換部８０あるいは９０におけるコンパレータ素子としての動作も、一般的な動作となるので説明を省略する。
【０１１３】
ここで、本実施の形態のようにヒステリシスコンパレータ部２を、論理状態保持部６ａ，６ｂと論理レベル変換部８０、９０とに分離するメリットについて説明する。
一般的にＴＴＬ論理回路等により構成されるコンパレータ素子は、不平衡な論理信号（シングル出力）を出力するのに適しているため、そのために用いられる場合が多く、実施の形態４以降で説明してきた２出力の平衡型ヒステリシスコンパレータ部として用いるには適切でない場合がある。しかし、本実施の形態のように平衡型の論理状態保持部６ａあるいは６ｂと、不平衡出力の論理レベル変換部８０あるいは９０と分離して個々にコンパレータ素子を用いて構成させることで、平衡型ヒステリシスコンパレータ部としての機能と、一定のバッファ機能が必要とされる不平衡論理出力機能とを両立させることができる。
【０１１４】
また、ヒステリシスコンパレータ部２は、例えば、適用される論理回路がＴＴＬかＥＣＬか等によって、論理出力回路の論理レベルがＴＴＬレベルあるいはＥＣＬレベル等に限定される。そのため、従来のヒステリシスコンパレータ部２に適正レベルの入力信号を正帰還させる範囲の元信号を微分回路部１から出力させるには、微分回路部１に対しては、振幅の大きさ、あるいは、直流バイアス電圧等についての制限が生じていた。しかし、本実施の形態では、ヒステリシスコンパレータ部２を、論理状態保持部６ａあるいは６ｂと、論理レベル変換部８０あるいは９０とに分離することから、例えば、論理状態保持部部６ａあるいは６ｂを最適な正帰還量を得る機能の回路に特化させ、微分回路部１と論理レベル変換部８０あるいは９０を各々最適に結合するレベル変換機能の回路に特化させることができるので、微分回路部１、論理状態保持部６ａあるいは６ｂ、論理レベル変換部８０あるいは９０の各々を最適化することができる。
【０１１５】
ここで更に、例えば、論理状態保持部６ａあるいは６ｂを、更に入力部（マスター）と正帰還保持部（スレーブ）とに分離すると、上記に加えて更に設計の自由度を大きくすることができる
【０１１６】
図３４は、本発明の実施の形態１３の復調回路で論理状態保持部を入力部と正帰還保持部とに分離した構成の一例を示すブロック図である。
図３４に示した実施の形態１３の復調回路１００ｘでは、例えば、図３３に示したヒステリシスコンパレータ部２ｗの論理状態保持部６ｂにおいて、論理状態保持用差動アンプ７０の入力を、微分信号が入力される入力部（マスター）と、正帰還信号が入力される正帰還保持部（スレーブ）に分離した論理状態保持部６ｃとしたものである。
【０１１７】
図３５は、図３４の論理状態保持部６ｃの回路構成の一例を示す回路図である。
図３５の論理状態保持部６ｃでは、トランジスタＴ９とＴ１０、抵抗Ｒｅ１とＲｅ２、および、吸い込み電流Ｉ４が記載された回路ブロックが入力部８であり、トランジスタＴ１〜Ｔ４、抵抗Ｒｃ１とＲｃ２、吸い込み電流Ｉ１〜Ｉ３が記載された回路ブロックが正帰還保持部９である。
【０１１８】
図３５の回路では、吸い込み電流Ｉ４とＩ１との関係を、Ｉ４＞Ｉ１である。論理状態を保持する場合には、通常の吸い込み電流Ｉ１は、抵抗Ｒｃ１，Ｒｃ２のどちらかー方に流れるが、入力部８（差動回路）のトランジスタＴ９，ＴＩ０によって、流れていない側の抵抗Ｒｃ１，Ｒｃ２にも差動電流を流すことで、また、Ｉ４＞Ｉ１なので、該抵抗にベースが接続されているトランジスタＴ３及びＴ４のベース電位のＨ／Ｌの関係を反転させる。この反転したベース電位が正帰還されるので、トランジスタＴ１およびＴ２を含む正帰還保持部９の保持状態は急速に反転する。正帰還保持部９の出力を反転させるか否かを決める入力電圧のスレッショルド値は、抵抗Ｒｅ１とＲｅ２と吸い込み電流Ｉ４により調整することができる。
【０１１９】
論理状態保持部６ｃの入力部８と正帰還保持部９に分離する効果としては、例えば、図３３の復調回路１００ｗの論理状態保持用差動アンプ７０の入力バイアスは、微分回路部１ｅの差動アンプ４０の出力バイアスの影響を受けるので、両者の回路形式は互いに動作可能なバイアスが得られる形式に限定されるが、図３５の入力部８と正帰還保持部９を分離した論理状態保持部６ｃでは、入力部８の入力バイアスは正帰還保持部９のバイアスに何ら影響も与えない。従って、図３５の入力に出力を接続する微分回路部１と、正帰還保持部９とで、互いのバイアスを同様にする必要が無くなり、互いのバイアスを制約しない自由度のある設計が可能になる。
【０１２０】
このように本実施の形態１３の復調回路は、以下の効果を有している。
（Ｄ１）論理状態保持部を入力部と正帰還保持部とに分離することから、微分回路部１の出力バイアスと、正帰還保持部のバイアスとが異なる設計も可能になる。
なお、本実施の形態では、図３３のヒステリシスコンパレータ部２ｗを入力部８と正帰還保持部９に分離した場合を示したが、他の実施の形態のヒステリシスコンパレータ部を入力部８と正帰還保持部９に分離しても、同様の効果を得ることができる。
【０１２１】
（実施の形態１４．）
図３６は、本発明の実施の形態１４の復調回路の構成の一例を示すブロック図である。
図３６に示した実施の形態１４の復調回路１００ｙでは、例えば、図８に示した実施の形態３の復調回路１００ｃにおけるヒステリシスコンパレータ部２ｃの帰還抵抗Ｒ１を含む帰還回路の接続を、小さい抵抗を組み合わせて大きな抵抗比を得るラダー形の接続にしている。
【０１２２】
図３７は、本発明の実施の形態１４の復調回路の構成の別の一例を示すブロック図である。
図３７に示した実施の形態１４の復調回路１００ｚでは、例えば、図１１に示した実施の形態５の復調回路１００ｅにおけるヒステリシスコンパレータ部２ｅの帰還抵抗Ｒ１を含む帰還回路と帰還抵抗Ｒ３を含む帰還回路の接続を、小さい抵抗を組み合わせて大きな抵抗比を得るラダー形の接続にしている。
【０１２３】
例えば、図８の復調回路１００ｃで、正帰還量１／１００を得るべく、帰還抵抗Ｒ１＝１００ｋΩ、第２の抵抗素子Ｒ２＝１ｋΩとした場合なら、図３６の復調回路１００ｙでは、Ｒ１ａ＝９ｋΩ、Ｒ１ｂ＝９ｋΩ，第２の抵抗素子Ｒ２＝１ｋΩ，Ｒ５＝１．１ｋΩなどとすることで同一正帰還量１／１００を得ることができる。つまり、１００ｋΩの帰還抵抗に相当する抵抗比を９ｋΩの２個の抵抗と１．１ｋΩの抵抗をラダー型に接続して得ている。同様に図３７の復調回路１００ｚでも、小さな値の抵抗Ｒ１ａおよびＲ３ａ、Ｒ１ｂおよびＲ３ｂ，および，Ｒ５をラダー型に接続することで大きな抵抗比を得ることができる。
【０１２４】
本実施の形態では、この抵抗値を下げることで、ＩＣ化する場合に必要となる面積を減少させることができる。例えば、実施の形態３の復調回路１００ｃではヒステリシスコンパレータ部２ｃの帰還抵抗Ｒ１＝９９ｋΩ（約１００ｋΩ）分の面積が必要になるのに比べて、本実施の形態１４の復調回路１００ｙではヒステリシスコンパレータ部（２ｙ）の帰還抵抗Ｒ１ａ＝９ｋΩ（約１００ｋΩ）、Ｒ１ｂ＝９ｋΩ、Ｒ５＝１．１ｋΩ分の合計１９．１ｋΩ（約２０Ω）分の面積が必要なだけである。また、本実施の形態では、抵抗を小さくできることから、抵抗自身が有する浮遊容量と時定数を小さくすることができ、抵抗の浮遊容量による悪影響を軽減することができる。
【０１２５】
（実施の形態１５．）
図３８および図３９は、本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成の一例を示す回路図であり、図４に示した実施の形態１のシングル入力（不平衡型）のヒステリシスコンパレータ部２ａにおけるバイポーラトランジスタを、Ｃ−ＭＯＳのＦＥＴ（トランジスタ）に置き換えた場合のヒステリシスコンパレータ部の回路例２５１、２５２を示している。
【０１２６】
図４０および図４１は、本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成の別の一例を示す回路図であり、図１２に示した実施の形態５の平衡型のヒステリシスコンパレータ部２ｅにおけるバイポーラトランジスタを、Ｃ−ＭＯＳのＦＥＴに置き換えた場合のヒステリシスコンパレータ部の回路例２５３、２５４を示している。
【０１２７】
図４２〜図４４は、本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図であり、図４０および図４１のヒステリシスコンパレータ部ではＣ−ＭＯＳのＦＥＴを用いたことから、さらにＣ−ＭＯＳのラッチ回路を流用して構成した場合のヒステリシスコンパレータ部の回路例２５３、２５４を示している。この回路は、実施の形態６の図１４〜図１８のヒステリシスコンパレータ部の類型回路であり、基準電圧Ｖｔｈで出力が反転する入力電圧振幅のスレッショルドを調整できる。
【０１２８】
このように、本実施の形態１５の復調回路は、ヒステリシスコンパレータ部の回路にバイポーラトランジスタに換えてＣ−ＭＯＳのＦＥＴを用いた場合でも、上記した各実施の形態と同様な効果を得ることができる。
【０１２９】
なお、本発明の復調回路は上記した回路に限るものではなく、各実施の形態に記載された微分回路部やヒステリシスコンパレータ部の特徴を有するように構成された復調回路であれば本発明の適用が可能であり、また、各実施の形態の構成を適宜に組み合わせて実施してもよい。
【０１３０】
例えば、ヒステリシスコンパレータ部については、微分信号Ｖｏ入力が所定の上位側電圧しきい値ＶｏｔｈＨ或いは下位側電圧しきい値ＶｏｔｈＬを超えない第１の基準電圧値Ｖｒ１側である間はそれ以前のＨ／Ｌの論理状態を維持して出力し、論理状態を反転させる入力が上位側電圧しきい値ＶｏｔｈＨ或いは下位側電圧しきい値ＶｏｔｈＬを超えた時に正帰還動作の効果により急速に論理状態を反転させる機能と、その論理状態を保持する機能を有している回路であればよい。また、ヒステリシスコンパレータ部の正帰還させる経路は、コンパレータ素子の入出力間でなくても良い。
【０１３１】
また、微分回路部の時定数の設定は上記した各実施の形態の時定数に限られるものではなく、例えば、パルス信号Ｖｉを微分し、ヒステリシスコンパレータ部の出力が反転動作可能な時間より長く、パルス信号Ｖｉの単位パルス幅時間より短い時間だけ、上位側電圧しきい値ＶｏｔｈＨ或いは下位側電圧しきい値ＶｏｔｈＬを正あるいは負に超える微分入力をヒステリシスコンパレータ部の入力に供給できればよく、微分特性としては線形／非線形のいずれのタイプでもよい。
【０１３２】
また、上記した各実施の形態の復調回路を光受信回路に用いる場合には、従来はピークホールド回路あるいは加算回路等を含む複雑で大規模な回路が必要で消費電力も大きかったものが、比較的簡単な構成のキャパシタ結合増幅器等を用いることができ、部品点数を減少させることができ、消費電力も減少させることができる。
【０１３３】
【発明の効果】
上記のように本発明の復調回路は、コンパレータ素子に簡単な正帰還をかけるヒステリシスコンパレータ部と微分回路部という比較的単純な構成であり、ヒステリシス特性により復調信号におけるどんな長連の”Ｈ”状態の維持、あるいは、”Ｌ”状態の維持でも可能となる。さらに、本実施の形態の復調回路は、従来回路に比べて、回路要素数の少ないシンプルな構成で、回路要素数が少ないので、低消費電力であり、増幅段のオフセットの影響を受けず、特別な積分（直流検出）回路やピークホールド回路を必要としないで、休止状態から受信が開始される際の冒頭のパルス信号から受信することができる。
【０１３４】
また、本発明の復調回路を光受信回路に用いた場合には、復調回路で電圧変化量を検出して微分信号を出力し、その微分信号に対してヒステリシスコンパレータで保持あるいは反転された信号を出力するので、比較的簡単な構成のキャパシタ結合増幅器等を用いることができ、部品点数を減少させることができ、消費電力も減少させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の復調回路の構成を示すブロック図である。
【図２】図１の復調回路を光受信回路に用いた場合の構成の一例を示すブロック図である。
【図３】図１の復調回路のさらに詳細な構成の一例を示すブロック図である。
【図４】図３のヒステリシスコンパレータ部のさらに具体的な回路構成の例を示す回路図である。
【図５】図３の復調回路に第１の基準電圧値を供給する具体的な回路構成の例を示す回路図である。
【図６】（ａ）〜（ｄ）は図１の復調回路の入出力信号の波形図である。
【図７】本発明の実施の形態２の復調回路の構成の一例を示すブロック図である。
【図８】本発明の実施の形態３の復調回路の構成の一例を示すブロック図である。
【図９】図８の逆相出力アンプの具体的な回路構成の例を示す回路図である。
【図１０】本発明の実施の形態４の復調回路の構成の一例を示すブロック図である。
【図１１】本発明の実施の形態５の復調回路の構成の一例を示すブロック図である。
【図１２】図１１の復調回路の具体的な回路構成の一例を示す回路図である。
【図１３】本発明の実施の形態６の復調回路の構成の一例を示すブロック図である。
【図１４】図１３の差動信号化回路部の回路構成の一例を示す回路図である。
【図１５】本発明の実施の形態６の復調回路の構成の別の一例を示すブロック図である。
【図１６】図１５の平衡型ヒステリシスコンパレータ部の回路構成の一例を示す回路図である。
【図１７】本発明の実施の形態６の復調回路の構成のさらに別の一例を示すブロック図である。
【図１８】図１７の平衡型ヒステリシスコンパレータ部の回路構成の一例を示す回路図である。
【図１９】本発明の実施の形態７の復調回路の構成の一例を示すブロック図である。
【図２０】本発明の実施の形態８の復調回路の構成の一例を示すブロック図である。
【図２１】本発明の実施の形態９の復調回路の構成の一例を示すブロック図である。
【図２２】本発明の実施の形態１０の復調回路の構成の一例を示すブロック図である。
【図２３】本発明の実施の形態１０の復調回路の構成の別の一例を示すブロック図である。
【図２４】本発明の実施の形態１０の復調回路の構成のさらに別の一例を示すブロック図である。
【図２５】本発明の実施の形態１０の復調回路の構成のまた別の一例を示すブロック図である。
【図２６】本発明の実施の形態１０の復調回路の構成のさらにまた別の一例を示すブロック図である。
【図２７】本発明の実施の形態１１の復調回路の構成の一例を示すブロック図である。
【図２８】本発明の実施の形態１１の復調回路の構成の別の一例を示すブロック図である。
【図２９】本発明の実施の形態１２の復調回路の構成の一例を示すブロック図である。
【図３０】本発明の実施の形態１２の復調回路の構成の別の一例を示すブロック図である。
【図３１】本発明の実施の形態１２の復調回路の構成のさらに別の一例を示すブロック図である。
【図３２】本発明の実施の形態１３の復調回路の構成の一例を示すブロック図である。
【図３３】本発明の実施の形態１３の復調回路の構成の別の一例を示すブロック図である。
【図３４】本発明の実施の形態１３の復調回路で論理状態保持部を入力部と正帰還保持部とに分離した構成の一例を示すブロック図である。
【図３５】図３４の論理状態保持部の回路構成の一例を示す回路図である。
【図３６】本発明の実施の形態１４の復調回路の構成の一例を示すブロック図である。
【図３７】本発明の実施の形態１４の復調回路の構成の別の一例を示すブロック図である。
【図３８】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成の一例を示す回路図である。
【図３９】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成の一例を示す回路図である。
【図４０】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成の別の一例を示す回路図である。
【図４１】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成の別の一例を示す回路図である。
【図４２】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図である。
【図４３】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図である。
【図４４】本発明の実施の形態１５の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図である。
【符号の説明】
１、１ａ〜１ｐ、３、４ａ〜４ｃ、５ａ〜５ｃ 微分回路部、 ２、２ａ〜２ｚ ヒステリシスコンパレータ部、 ６ａ〜６ｃ 論理状態保持部、 ７ａ 受光素子（ＰＤ）、 ７ｂ 前置増幅器、 ７ｃ 多段増幅器、 １０、２０ コンパレータ素子、 ３０ 逆相出力アンプ、 ４０ 差動アンプ、 ５０ 差動信号化回路部、 ６０ 低域通過フィルター（ＬＰＦ）、 ７０ 論理状態保持用差動、 １００、１００ａ〜１００ｚ 復調回路。

Claims (17)

1. ”１”あるいは”０”の同符号長連パターンを含むパルス信号を受信し、前記パルス信号を復調して論理レベルの電圧信号を復調出力する復調回路であって、
   前記パルス信号の立ち上がりあるいは立ち下がりの電圧変化量を検出し、該電圧変化量に対応する微分信号を出力する微分回路部と、
   入力する前記微分信号の電圧と比較するための第１の基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定され、
   前記微分信号が第１の基準電圧値側から上位側電圧しきい値以上に変化した場合と、前記微分信号が第１の基準電圧値側から下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した復調信号を出力するヒステリシスコンパレータ部と
   を有することを特徴とする復調回路。
2. 前記ヒステリシスコンパレータ部は、
   前記微分信号が入力される正側入力端子と、第１の基準電圧値が入力される負側入力端子と、復調信号を出力する出力端子を有するコンパレータ素子と、
   前記コンパレータ素子の出力端子と正側入力端子とを接続して設けられる第１の抵抗素子と、
   前記第１の基準電圧値の入力と前記コンパレータ素子の正側入力端子とを接続して設けられる第２の抵抗素子と
   を備え、
   前記微分回路部は、
   前記第１の抵抗素子および第２の抵抗素子を含み、前記コンパレータ素子の正側入力端子側から見た合成入力抵抗と、
   前記パルス信号の入力と前記正側入力端子とを接続して設けられる微分キャパシタと
   を備えることを特徴とする請求項１に記載の復調回路。
3. 前記ヒステリシスコンパレータ部は、
   前記微分信号が入力される負側入力端子と、電圧比較用の第１の基準電圧値が入力される正側入力端子と、逆相復調信号を出力する出力端子を有するコンパレータ素子と、
   前記コンパレータ素子の出力端子と正側入力端子とを接続して設けられる第１の抵抗素子と、
   前記第１の基準電圧値の入力と前記コンパレータ素子の正側入力端子とを接続して設けられる第２の抵抗素子と、
   を備え、
   前記微分回路部は、
   前記第１の基準電圧値の入力と前記コンパレータ素子の負側入力端子とを接続して設けられる第３の抵抗素子を含み、前記コンパレータ素子の負側入力端子側から見た合成入力抵抗と、
   前記パルス信号の入力と前記負側入力端子とを接続して設けられる微分キャパシタと
   を備えることを特徴とする請求項１に記載の復調回路。
4. 前記微分回路部は、
   前記パルス信号の微分出力を反転させた逆相微分信号を前記コンパレータ素子の負側入力端子に出力する逆相出力アンプと、
   前記逆相出力アンプの出力端子と入力端子とを接続して設けられる負帰還抵抗素子と、
   前記パルス信号の入力と前記逆相出力アンプの入力端子とを接続して設けられる微分キャパシタと
   を備え、
   前記ヒステリシスコンパレータ部は、
   前記逆相出力アンプからの逆相微分信号が入力される負側入力端子と、前記第１の基準電圧値が入力される正側入力端子と、正相復調信号を出力する出力端子を有するコンパレータ素子と、
   前記コンパレータ素子の出力端子と正側入力端子とを接続して設けられる第１の抵抗素子と、
   前記第１の基準電圧値の入力と前記コンパレータ素子の正側入力端子とを接続して設けられる第２の抵抗素子と
   を備えることを特徴とする請求項１に記載の復調回路。
5. 前記ヒステリシスコンパレータ部は、
   前記コンパレータ素子が、前記微分信号が入力される正側入力端子と、第１の基準電圧値が入力される負側入力端子と、正相復調信号を出力する出力端子と、正相復調信号が反転された逆相復調信号を出力する出力端子を有する平衡型コンパレータ素子であり、
   ことを特徴とする請求項１〜４の何れかに記載の復調回路。
6. 前記ヒステリシスコンパレータ部は、
   前記平衡型コンパレータ素子から出力される正相復調信号と前記第１の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の正側入力端子に正帰還させる第１の抵抗素子および第２の抵抗素子と、
   前記平衡型コンパレータ素子から出力される逆相復調信号と前記第１の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の負側入力端子に正帰還させる第３の抵抗素子および第４の抵抗素子と、
   を備え、
   前記微分回路部は、
   前記パルス信号の入力と前記平衡型コンパレータ素子の正側入力端子とを接続して設けられる微分キャパシタと、
   前記第１の抵抗素子および第２の抵抗素子を含み、前記平衡型コンパレータ素子の正側入力端子側から見た合成入力抵抗と
   を備えることを特徴とする請求項５に記載の復調回路。
7. 前記微分回路部は、
   正側入力端子に前記パルス信号が入力され、負側入力端子に接地電圧が入力され、前記両入力の差動により正相微分信号および該正相微分信号を反転させた逆相微分信号を出力する差動アンプと、
   前記差動アンプの逆相微分信号の出力と正側入力端子とを接続して設けられる第１の負帰還抵抗素子と、
   前記差動アンプの正相微分信号の出力と負側入力端子とを接続して設けられる第２の負帰還抵抗素子と、
   前記パルス信号の入力と前記差動アンプの正側入力端子とを接続して設けられる第１の微分キャパシタと、
   接地電圧の入力と前記差動アンプの負側入力端子とを接続して設けられる第２の微分キャパシタと
   を備え、
   前記ヒステリシスコンパレータ部は、
   前記平衡型コンパレータ素子から出力される正相復調信号と前記差動アンプの正相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の正側入力端子に正帰還させる第１の抵抗素子および第２の抵抗素子と、
   前記平衡型コンパレータ素子から出力される逆相復調信号と前記差動アンプの逆相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の負側入力端子に正帰還させる第３の抵抗素子および第４の抵抗素子と、
   を備え、
   前記正相微分信号および前記逆相微分信号の何れか一方が上位側電圧しきい値以下から以上に変化した場合と、前記正相微分信号および前記逆相微分信号の何れか一方が下位側電圧しきい値以上から以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した正相復調信号と逆相復調信号を出力する
   ことを特徴とする請求項５に記載の復調回路。
8. 前記微分回路部は、
   前記パルス信号の入力段に、正側入力端子に入力される前記パルス信号と負側入力端子に入力される第２の基準電圧値との差動により正相入力差動信号および該正相入力差動信号を反転させた逆相入力差動信号を出力する差動信号化回路を有し、
   前記平衡型コンパレータ素子の正側入力端子には前記正相入力差動信号を微分した正相微分信号を出力し、負側入力端子には前記逆相入力差動信号を微分した逆相微分信号を出力する
   ことを特徴とする請求項７に記載の復調回路。
9. 前記ヒステリシスコンパレータ部は、
   前記平衡型コンパレータ素子から出力される正相復調信号と前記第１の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の正側入力端子に正帰還させる第１の抵抗素子および第２の抵抗素子と、
   前記平衡型コンパレータ素子から出力される逆相復調信号と前記第１の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の負側入力端子に正帰還させる第３の抵抗素子および第４の抵抗素子と、
   を備え、
   前記微分回路部は、
   前記差動信号化回路の正相入力差動信号の出力と前記平衡型コンパレータ素子の正側入力端子とを接続して設けられる第１の微分キャパシタと、
   前記差動信号化回路の逆相入力差動信号の出力と前記平衡型コンパレータ素子の負側入力端子とを接続して設けられる第２の微分キャパシタと
   を備えることを特徴とする請求項８に記載の復調回路。
10. 前記微分回路部は、
    前記差動アンプの逆相微分信号の出力と正側入力端子とを接続して設けられる第１の負帰還抵抗素子と、
    前記差動アンプの正相微分信号の出力と負側入力端子とを接続して設けられる第２の負帰還抵抗素子と、
    前記正相入力差動信号の入力と前記差動アンプの正側入力端子とを接続して設けられる第１の微分キャパシタと、
    前記逆相入力差動信号の入力と前記差動アンプの負側入力端子とを接続して設けられる第２の微分キャパシタと
    を備え、
    前記平衡型ヒステリシスコンパレータ部は、
    前記平衡型コンパレータ素子から出力される正相復調信号と前記差動アンプの正相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の正側入力端子に正帰還させる第１の抵抗素子および第２の抵抗素子と、
    前記平衡型コンパレータ素子から出力される逆相復調信号と前記差動アンプの逆相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の負側入力端子に正帰還させる第３の抵抗素子および第４の抵抗素子と、
    を備えることを特徴とする請求項８に記載の復調回路。
11. 前記微分回路部は、
    出力を入力に負帰還させる負帰還抵抗素子が接続されたアンプと、
    前記アンプの入力端子に接続して設けられる微分キャパシタと、
    前記微分キャパシタによる微分特性を調整するために、該微分キャパシタに直列に接続される微分調整抵抗と
    を備える
    ことを特徴とする請求項４〜１０の何れかに記載の復調回路。
12. 前記微分回路部は、
    前記ヒステリシスコンパレータ部に出力する微分信号の電圧振幅を所定値以下に制限する微分出力振幅制限回路を有する
    ことを特徴とする請求項１〜１１の何れかに記載の復調回路。
13. 前記ヒステリシスコンパレータ部は、
    前記コンパレータ素子の出力を保持する時に正帰還される復調信号の電圧振幅を所定値以下に制限する正帰還振幅制限回路を有する
    ことを特徴とする請求項１〜１２の何れかに記載の復調回路。
14. 前記微分回路部は、
    前記パルス信号の入力段に、高周波数帯域の雑音を除去する低域通過フィルターを有する
    ことを特徴とする請求項１〜１３の何れかに記載の復調回路。
15. 前記ヒステリシスコンパレータ部は、
    前記コンパレータ素子を、論理状態を保持あるいは反転させるために用い、該論理状態を論理レベルの電圧信号に変換して出力するための別の変換用コンパレータ素子を有する
    ことを特徴とする請求項１〜１４の何れかに記載の復調回路。
16. 前記ヒステリシスコンパレータ部は、
    論理状態を保持するための正帰還保持回路の他に、前記微分回路部出力を入力して該保持論理状態を反転させる入力部を有する
    ことを特徴とする請求項１〜１５の何れかに記載の復調回路。
17. 請求項１〜１６に記載された復調回路を、光通信に使用されるバースト信号を受信する回路の復調回路として用いる
    ことを特徴とする光受信回路。

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