KR20140019246A - 고 대역폭 등화기 및 제한 증폭기 - Google Patents

고 대역폭 등화기 및 제한 증폭기 Download PDF

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KR20140019246A
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capacitance
amplifier
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equalizer
amplifier stage
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알리 나제미
나믹 코카만
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Abstract

본 발명의 실시예들은 인덕터들의 사용 없이 수신기 프론트-엔드 회로들의 대역폭 확장을 가능하게 한다. 결과적으로, 상당히 더 작고 그리고 더 저렴한 수신기 구현예들이 가능하게 된다. 일 실시예에서, 대역폭 확장은 수신기 프론트-엔드 회로의 증폭기 스테이지들 주변에 결합된 매우 작은 플로팅 커패시터(floating capacitor)들 덕분에 달성된다. 각각의 커패시터들은 선행하는 스테이지 (예를 들어, 등화기 또는 증폭기)에 대하여 음의 정전 용량을 생성하도록 구성되어서 선행하는 스테이지의 대역폭을 확대한다. 용량성으로-축퇴되어(capacitively-degenerated) 교차-결합되는 트랜지스터 쌍이 최종 (예를 들어, 증폭기) 스테이지에 대한 대역폭 확장을 허용한다. 실시예들은 추가로 디지털 피드백 루프의 사용으로 DC 오프셋 보상을 가능하게 한다. 피드백 루프는 이어서 필요할 때 턴 온/오프 될 수 있어서 전력 소모를 줄일 수 있다.

Description

고 대역폭 등화기 및 제한 증폭기{HIGH BANDWIDTH EQUALIZER AND LIMITING AMPLIFIER}
본 발명은 일반적으로 등화(equalization), 증폭(amplification), 및 오프셋 보상(offset compensation)에 관한 것이다.
수신기 프론트-엔드 회로의 통상의 대역폭 확장은 그것들의 개별적인 대역폭들을 확대하기 위한 프론트-엔드 회로의 여러 스테이지들 뒤에 배치된 큰 인덕터(inductor)들에 의존한다. 이것은 비용 및 회로 면적 문제에 대하여 바람직하지 않다. 추가하여, 통상의 수신기 프론트-엔드 회로들은 디바이스 오프셋들을 감소하기 위해서 아날로그 피드백 기법들을 사용한다. 아날로그 기법들은 구현을 위해서 전력을 소비하고 넓은 면적을 필요로 한다.
본 발명은 일반적으로 등화(equalization), 증폭(amplification), 및 오프셋 보상(offset compensation)에 관한 것이다.
일 측면에 따라, 수신기 프론트-엔드 회로(receiver front-end circuit)는
등화기;
상기 등화기의 출력에 결합되고 및 상기 등화기의 상기 출력에서 제 1 정전 용량(capacitance)을 생성하도록 구성된 제 1 증폭기 스테이지를 포함하되; 상기 제 1 정전 용량은 상기 등화기의 출력 부하 정전 용량을 보상하도록 구성된다.
바람직하게는, 상기 제 1 증폭기 스테이지는
제 1 증폭기; 및
상기 제 1 증폭기에 걸쳐서 양의 피드백(positive feedback)으로 결합된 제 1 커패시터;를 포함한다.
바람직하게는, 상기 제 1 증폭기의 게인(gain) 및 상기 제 1 커패시터의 정전 용량은 상기 생성된 제 1 정전 용량이 상기 등화기의 상기 출력 부하 정전 용량에 절대값에서 같거나 또는 실질적으로 같도록 구성된다
바람직하게는, 상기 제 1 증폭기의 게인(gain) 및 상기 제 1 커패시터의 정전 용량은 상기 생성된 제 1 정전 용량이 음(negative)이 되도록 구성된다.
바람직하게는,
상기 제 1 증폭기 스테이지의 출력에 결합되고 및 상기 제 1 증폭기 스테이지의 상기 출력에서 제 2 정전 용량(capacitance)을 생성하도록 구성된 제 2 증폭기 스테이지를 더 포함하되; 상기 생성된 제 2 정전 용량은 상기 제 1 증폭기 스테이지의 출력 부하 정전 용량을 보상하도록 구성된다.
바람직하게는, 상기 제 1 증폭기 스테이지는 상기 제 1 증폭기의 상기 출력에서 제 3 정전 용량을 생성하도록 더 구성된다.
바람직하게는, 상기 생성된 제 2 정전 용량은 상기 제 1 증폭기 스테이지의 상기 출력 부하 정전 용량 및 상기 생성된 제 3 정전 용량의 합산된(combined) 정전 용량을 보상하도록 더 구성된다.
바람직하게는, 상기 제 2 증폭기 스테이지는
제 2 증폭기; 및
상기 제 2 증폭기에 걸쳐서 양의 피드백(positive feedback)으로 결합된 제 2 커패시터;를 포함한다.
바람직하게는, 상기 제 2 증폭기의 게인(gain) 및 상기 제 커패시터의 정전 용량은 상기 생성된 제 2 정전 용량이 상기 제 1 증폭기 스테이지의 상기 출력 부하 정전 용량 및 상기 생성된 제 3 정전 용량의 합산된 정전 용량에 절대값에서 같거나 또는 실질적으로 같도록 구성된다.
바람직하게는, 상기 제 2 증폭기의 게인(gain) 및 상기 제 2 커패시터의 정전 용량은 상기 생성된 제 2 정전 용량이 음(negative)이 되도록 구성된다.
바람직하게는,
상기 제 1 증폭기 스테이지의 출력에 결합되고 및 상기 제 1 증폭기 스테이지의 상기 출력에서 제 2 정전 용량(capacitance)을 생성하도록 구성된 용량성으로-축퇴되어 교차-결합되는 트랜지스터 쌍(capacitively-degenerated cross-coupled transistor pair)을 더 포함하되; 상기 생성된 제 2 정전 용량은 상기 제 1 증폭기 스테이지의 출력 부하 정전 용량을 보상하도록 구성된다.
바람직하게는, 상기 제 1 증폭기 스테이지는 상기 등화기의 주파수 대역폭을 확대하도록 구성된다.
일 측면에 따라, 수신기는
수신기 프론트-엔드 회로(receiver front-end circuit); 및
비트 슬라이서 모듈(bit slicer module)를 포함하되,
상기 수신기 프론트-엔드 회로는
등화기; 및
상기 등화기의 출력에 결합되고 및 상기 등화기의 상기 출력에서 제 1 정전 용량(capacitance)을 생성하도록 구성된 제 1 증폭기 스테이지를 포함하되; 상기 제 1 정전 용량은 상기 등화기의 출력 부하 정전 용량을 보상하도록 구성되며, 및
상기 비트 슬라이서 모듈은 상기 수신기 프론트-엔드 회로의 출력을 수신하고 및 병렬 비트 스트림을 생성하도록 구성된다.
바람직하게는, 상기 제 1 증폭기 스테이지는
제 1 증폭기; 및
상기 제 1 증폭기에 걸쳐서 양의 피드백(positive feedback)으로 결합된 제 1 커패시터;를 포함하되, 상기 제 1 증폭기의 게인(gain) 및 상기 제 1 커패시터의 정전 용량은 상기 생성된 제 1 정전 용량이 상기 등화기의 상기 출력 부하 정전 용량에 절대값에서 같거나 또는 실질적으로 같도록 구성된다.
바람직하게는, 상기 비트 슬라이서 모듈은 오프셋이 상기 수신기 프론트-엔드 회로의 상기 출력에 존재할 때 DC 불균형을 상기 병렬 비트 스트림에서 생성하기 위해서 상기 수신기 프론트-엔드 회로의 상기 출력을 데이터 전환 에지들에서 샘플링 하도록 구성된다.
바람직하게는, 상기 수신기는
상기 비트 슬라이서 모듈로부터 상기 병렬 비트 스트림을 수신하고 그리고 상기 병렬 비트 스트림에서의 DC 오프셋 레벨을 결정하도록 구성되는, 디지털 오프셋 정정 모듈(digital offset correction module)을 더 포함한다.
바람직하게는, 상기 디지털 오프셋 정정 모듈은 미리 결정된 시간 간격 동안에 상기 병렬 비트 스트림이 DC-균형된지 아닌지를 결정하도록 구성된다.
바람직하게는, 상기 디지털 오프셋 정정 모듈은 상기 병렬 비트 스트림이 상기 미리 결정된 시간 간격동안에 DC-균형되지 않는다는 결정에 응답하여 디지털 오프셋 코드를 생성하도록 구성된다.
바람직하게는, 상기 수신기는
상기 디지털 오프셋 코드에 기반하여 전류를 생성하고 그리고 상기 생성된 전류를 상기 제 1 증폭기 스테이지의 입력에 인가하도록 구성된, 전류 디지털-아날로그 컨버터 (DAC)를 더 포함한다.
일 측면에 따라, 수신기 프론트-엔드 회로(receiver front-end circuit)는
제 1 증폭기 스테이지; 및
상기 제 1 증폭기 스테이지의 출력에 결합되고 및 상기 제 1 증폭기 스테이지의 상기 출력에서 음의 정전 용량(capacitance)을 생성하도록 구성된 제 2 증폭기 스테이지를 포함하되,
상기 생성된 음의 정전 용량은 상기 제 1 증폭기 스테이지의 출력 부하 정전 용량을 보상하도록 구성된다.
본 발명에 따른 고 대역폭 등화기 및 제한 증폭기에 의하면 인덕터들의 사용 없이 수신기 프론트-엔드 회로들의 대역폭 확장을 가능하는 효과가 있다.
본 발명에 따른 고 대역폭 등화기 및 제한 증폭기에 의하면 더 작고 그리고 더 저렴한 수신기를 구현할 수 있는 효과가 있다.
본 출원에 통합되고 명세서의 일부를 형성하는 첨부 도면들은 설명과 함께 본 발명을 예시하고 추가로 본 발명의 원리들을 설명하고 그리고 관련 기술분야에 통상의 기술자가 본 발명을 만들고 사용하는 것이 가능하도록 하는데 기여한다.
도 1 은 통상의 수신기 프론트-엔드 회로의 일부를 예시한다.
도 2 는 본 발명의 예시적인 실시예를 도시하는 예제 회로이다.
도 3 은 본 발명의 실시예에 따른 예시적인 수신기 프론트-엔드 회로의 일부를 예시한다.
도 4 는 본 발명의 실시예에 따른 예시적인 증폭기에 대하여 밀러 효과(Miller effect)를 예시하는 예제이다.
도 5 는 통상의 수신기 프론트-엔드 회로의 일부를 예시한다.
도 6 은 본 발명의 실시예에 따른 수신기 프론트-엔드 회로의 일부를 예시한다.
본 발명은 첨부 도면들을 참고로 하여 설명될 것이다. 일반적으로, 도면에서 처음 나타나는 엘리먼트(엘리먼트)는 상응하는 참조 번호에서 가장 왼쪽의 숫자(들)에 의해 통상적으로 표시된다.
도 1 은 통상의 수신기 프론트-엔드 회로(100)의 일부를 예시한다. 도 1 에 도시된 바와 같이, 수신기 프론트-엔드 회로 (100) 는 피킹 등화기(peaking equalizer) (102), 뒤이어 복수개의 증폭기들 (110) 및 (114)를 포함한다. 피킹 등화기(peaking equalizer) (102)는 차동 입력(differential input) 데이터 신호들 (104a) 및 (104b)를 수신하고, 및 차동 출력 데이터 신호들 (106a) 및 (106b)을 생성하도록 구성된다. 차동 출력 데이터 신호들 (106a) 및 (106b)은 예를 들어, 데이터 슬라이서(data slicer)들과 같은 다른 회로부에 제공되기 전에 증폭기들 (110) 및 (114)에 결합된다. 증폭기들 (110) 및 (114)은 후속 스테이지(stage)들의 포화(saturation)을 방지하기 위해서 어떤 레벨 이상인 신호들 (106a) 및 (106b)의 부분들을 제한하거나 또는 저감시키도록 구성된 제한 증폭기(limiting amplifier)들일 수 있다.
고 데이터 레이트(high data rate) 애플리케이션들을 위한, 차동 입력 데이터 신호들 (104a) 및 (104b)은 등화기 (102) 및 증폭기들 (110) 및 (114)의 각각의 대역폭들보다 고대역폭(high bandwidth)을 가질 수 있다. 전통적으로, 따라서, 큰 인덕터들, 예컨대 도 1에 도시된 인덕터들 (108), (112), 및 (116)이 등화기 (102), 증폭기 (110), 및 증폭기 (114) 뒷단의 칩상(on-chip)에 배치된다. 인덕터들 (108), (112), 및 (116)은 등화기 (102), 증폭기 (110), 및 증폭기 (114)의 각각의 대역폭들을 확대하는데 기여하여, 수신기 프론트-엔드 회로 (100)는 고 대역폭(high bandwidth) 차동 입력 데이터 신호들 (104a) 및 (104b)을 다룰 수 있다.
전형적으로, 그러나, 인덕터들은 사이즈 면에서 크고, 그것은 통상의 수신기 프론트-엔드 구현예들의 실리콘 면적을 상당히 증가시킨다. 예를 들어, 전형적인 구현예들에서, 인덕터들 (108), (112), 및 (116)과 같은 하나 또는 두개 인덕터들을 위해 필요로 되는 면적은 전체 관련된 수신기 회로를 위해 필요로 되는 면적만큼 클 수 있다. 따라서, 수신기 프론트-엔드 회로들에서 인덕터들을 배제할 필요가 있다. 동시에, 대역폭 확장이 고 데이터 레이트(high data rate) 애플리케이션들을 위해 바람직하다.
본 발명의 실시예들은, 이하에서 더 설명될 것처럼, 인덕터들의 사용 없이 수신기 프론트-엔드 회로들의 대역폭 확장을 가능하게 한다. 대안적으로, 실시예들은 대역폭 확장을 가능하게 하기 위해서 인덕터들과 함께 사용될 수 있다. 결과적으로, 상당히 더 작고 그리고 더 저렴한 수신기 구현예들이 가능하게 된다. 실시예들에서, 스테이지 (예를 들어, 등화기, 증폭기, 등.)의 대역폭 확장은 일반적으로 그것의 대역폭 제한하는 그것의 고유 정전 용량(capacitance)을 무효화함으로써 달성된다. 본 발명의 이 개념은 도 2 의 예시적인 회로(200)에 대하여 이하에서 더 설명된다.
도 2 에 도시된 바와 같이, 예시적인 회로 (200)는 등화기 (102), 커패시터 (202), 저항기 (204), 및 음(negative) 커패시터 (206)를 포함한다. 커패시터 (202) 및 저항기 (204)는 등화기 (102)의 기생(parasitic) 정전 용량 및 저항을 나타낸다. 다른 실시예들에서, 계속되는 스테이지의 부하 정전 용량은 등화기 (102)의 기생 정전 용량보다 더 커서 커패시터 (202)는 등화기 (102)의 기생 정전 용량 및 계속되는 스테이지의 부하 정전 용량의 합산된 정전 용량을 나타낸다. 도 2 에 도시된 바와 같이, 기생 정전 용량 및 저항은 각각, 등화기 (102)의 출력에 결합된 출력 부하 정전 용량 및 저항으로 나타난다. 출력 부하 정전 용량은 등화기 (102)의 대역폭을 감소시킨다.
본 발명의 실시예들은, 이하에서 더 설명되는 바와 같이, 대역폭이 확대되는 스테이지의 출력에서 음의 정전 용량(negative capacitance)의 출현에 필적(emulate)한다. 예를 들어, 도 2 에 도시된 바와 같이, 실시예들은 등화기 (102)의 출력에서 음 커패시터 (206)의 출현에 필적한다. 커패시터 (206)가 커패시터 (202)의 정전용량을 무효화함으로써 커패시터 (202)의 대역폭 제한 영향을 줄인다.
일 실시예에서, 대역폭 확장은 수신기 프론트-엔드 회로의 증폭기 스테이지들 주변에 결합된 매우 작은 플로팅 커패시터(floating capacitor)들 덕분에 달성된다. 각각의 커패시터 및 관련된 증폭기 스테이지는 선행하는 스테이지 (예를 들어, 등화기 또는 증폭기)에 대하여 음의 정전 용량을 생성하도록 구성되어서 선행하는 스테이지의 대역폭을 확대한다. 용량성으로-축퇴되어(capacitively-degenerated) 교차-결합되는 차동 쌍이 최종 (예를 들어, 증폭기) 스테이지에 대한 대역폭 확장을 허용한다.
도 3 은 본 발명의 실시예에 따른 예시적인 수신기 프론트-엔드 회로(300)의 일부를 예시한다. 예시적인 회로 (300)은 본 발명의 실시예들을 제한하는 것이 아니라 단지 예시의 목적을 위해서 제공된다. 도 3 에 도시된 바 에서 같이, 수신기 프론트-엔드 회로 (300)는 피킹 등화기 (102), 증폭기들 (302) 및 (304), 커패시터들 (306a-b) 및 (308a-b), 및 용량성으로-축퇴되어 교차-결합되는 차동 쌍 회로 (310)를 포함한다.
피킹 등화기 (102)는 차동 입력 데이터 신호들 (104a) 및 (104b)를 수신하고, 및 차동 출력 데이터 신호들 (106a) 및 (106b)을 생성하도록 구성된다. 차동 출력 데이터 신호들 (106a) 및 (106b)은 예를 들어, 데이터 슬라이서(data slicer)들과 같은 다른 회로부에 제공되기 전에 증폭기들 (302) 및 (304)에 결합된다.
커패시터들 (306a-b)은 양의 피드백 방식(feedback manner)으로 증폭기 (302)의 입력 단자들 및 출력 단자들을 결합한다. 이와 같이, 각각 개별적으로 결합된 입력 단자 및 출력 단자에 대하여, 출력 신호의 일부가 입력 신호와 동위상(in-phase)에서 가산되고, 입력 신호 (예를 들어, 루프 게인(loop gain)은 양의 값이다)를 증강한다. 커패시터들 (308a-b)은 양의 피드백 방식(feedback manner)으로 증폭기 (304)의 입력 단자들 및 출력 단자들을 결합한다. 회로 (310)가 증폭기 (304)의 출력 단자들에 결합된다. 실시예들에서, 커패시터들 (306a-b) 및 (308a-b)은 플로팅 금속 커패시터들이다.
도 3에 도시된 바와 같이, 예시적인 회로 (300)는 등화기 (102), 증폭기 (302), 및 증폭기 (304)의 대역폭 확장을 위해 인덕터들을 사용하지 않는다. 대신에, 이하에서 더 설명될, 예시적인 회로 (300)는 등화기 (102)의 대역폭을 확대하기 위해서 증폭기 (302) 및 커패시터들 (306a-b)에 의존하고, 증폭기 (302)의 대역폭을 확대하기 위해서 증폭기 (304) 및 커패시터들 (308a-b)에 의존하고, 및 증폭기 (304)의 대역폭을 확대하기 위해서 회로 (310)에 의존한다.
도 2 에 대하여 상기에서 논의된 바와 같이, 실시예들은 대역폭이 확대되는 스테이지의 출력에서 음의 정전 용량을 필적하게 함으로써 동작한다. 예시적인 회로 (300)에서, 증폭기 (302) 및 커패시터들 (306a-b)은 등화기 (102)의 출력들에서 음의 정전 용량의 출현에 필적하도록 구성된다. 유사하게, 증폭기 (304) 및 커패시터들 (308a-b)은 증폭기 (302)의 출력들에서 음의 정전 용량의 출현에 필적하도록 구성된다. 이 음의 정전 용량은 증폭기 (302) (증폭기 (304)) 주변에서 양의 피드백으로 커패시터들 (306a-b) (커패시터들 (308a-b))을 결합함으로써 생성된 밀러 효과(Miller effect) 때문이다. 이 커플링의 밀러 효과는 도 4에 도시된 예(400)에 대하여 이하에서 추가로 설명된다.
도 4 는 본 발명의 실시예에 따른 예시적인 증폭기에 대하여 밀러 효과(Miller effect)를 예시하는 예제(400)이다. 특별히, 예제 (400)는 증폭기 (302) 주변에서 양의 피드백 방식으로 결합된 증폭기 (302) 및 커패시터 (306a)로 구성된 회로 구조의 등가 회로를 예시한다.
도 4 에 도시된 바 에서 같이, 등가 회로는 증폭기 (302), 증폭기 (302)의 입력 단자에서 입력 정전 용량으로 결합된 제 1 밀러 정전 용량 (402), 및 증폭기 (302)의 출력 단자에 출력 정전 용량으로 결합된 제 2 밀러 정전 용량 (404)을 포함한다. 제 1 정전 용량 (402)의 값은 C(l-Av)에 의해 주어지며, 여기서 C 는 커패시터 (306a)의 정전 용량이고, Av는 증폭기 (302)의 게인이다. 제 2 정전 용량 (404)의 값은 C(l-1/Av)에 의해 주어진다.
1보다 더 큰 Av의 값들에 대하여, 제 1 정전 용량 (402)의 값은 음(negative)이고 그리고 제 2 정전 용량(404)의 값은 양(positive)이다. 예를 들어, Av = 2 대하여, 제 1 정전 용량 (402)의 값은 "-C"이고 그리고 제 2 정전 용량(404)의 값은 "+C/2"이다. 따라서, 등가 회로는 음의 밀러 정전 용량 및 양의 밀러 정전 용량을 포함한다.
도 3으로 되돌아 가서, 증폭기 (302) 및 커패시터들 (306a-b)은 등화기 (102)의 각각의 출력에서 음의 정전 용량을 생성하도록 구성된다. 일 실시예에서, 구성은 증폭기 (302)의 적절한 게인 Av 및 커패시터들(306a-b)에 대한 적절한 값을 선택하는 단계를 포함하여 결과적인 밀러 음의 정전 용량 (예를 들어, 도 4에서 제 1 정전 용량 (402)에 등가인)이 등화기 (102)의 출력 부하 정전 용량 (예를 들어, 도 2에서 커패시터 (202)에 등가인)에 같거나 또는 실질적으로 같다 (절대값에서).
다른 실시예에서, 증폭기 (302) 및 커패시터들 (306a-b)는 등화기 (102)의 출력 부하 정전 용량 보다 약간 더 낮은 (절대값에서) 음의 정전 용량을 생성하도록 구성된다. 이것이 음의 정전 용량이 보상되는 출력 부하 정전 용량을 초과(예를 들어, 온도, 프로세스, 및 부분별(part-to-part) 변화들 때문에) 하는 것을 방지하고 그리고 등화기 (102)가 피킹 행동(peaking behavior)들 (높은 주파수들이 더 낮은 주파수들보다 상당히 더 크게 증폭되는 경우) 을 나타내는 것을 방지한다.
유사하게, 증폭기 (304) 및 커패시터들 (308a-b)은 등화기 (302)의 각각의 출력에서 음의 정전 용량을 생성하도록 구성된다. 일 실시예에서, 구성은 증폭기 (304)의 적절한 게인 Av 및 커패시터들(308a-b)에 대한 적절한 값을 선택하는 단계를 포함하여 결과적인 밀러 음의 정전 용량 (예를 들어, 도 4에서 제 1 정전 용량 (402)에 등가인)이 증폭기 (302)의 출력 부하 정전 용량(예를 들어, 도 2에서 커패시터 (202)에 등가인) 그리고 증폭기(302) 및 커패시터들(306a-b)에 의해 생성된 양의 정전 용량(예를 들어, 제 2 정전 용량(404)에 등가인)의 합산된 정전 용량에 같거나 또는 실질적으로 같다 (절대값에서).
다른 실시예에서, 증폭기 (304) 및 커패시터들 (308a-b)은 음의 정전 용량이 합산된 정전 용량을 초과(예를 들어, 온도, 프로세스, 및 부분별 변화들 때문에)하는 것을 방지하고 그리고 증폭기 (304)가 피킹 거동 (높은 주파수들이 더 낮은 주파수들보다 상당히 더 크게 증폭되는 경우)을 나타내는 것을 방지하기 위해서 합산된 정전 용량보다 약간 더 낮은 (절대값에서) 음의 정전 용량을 생성하도록 구성된다.
본원에서의 교리에 기반한 기술분야에서의 통상의 기술자들에 이해될 것처럼, 상기에서 설명된 대역폭 확장 접근법은 등화기 및 증폭기 스테이지들의 수와 관계없이 연속적으로 적용될 수 있다. 예를 들어, 예시적인 회로 (300)은 그것의 출력 부하 정전 용량을 줄이거나 또는 무효화함으로써 그것을 선행하는 스테이지(또는 스테이지들)의 대역폭을 확대하기 사용된 각각의 스테이지 (예를 들어, 증폭기 (302) 또는 (304))를 갖는 임의 개수의 등화기들, 예컨대 등화기 (102), 및 증폭기들, 예컨대 증폭기들 (302) 및 (304)를 포함할 수 있다. 이 접근법은 따라서 전형적으로 예를 들어 비트 슬라이서(bit slicer)가 뒤따르는 최종 스테이지 (예를 들어, 증폭기 (304))를 제외하고는 수신기 프론트-엔드 회로의 모든 스테이지의 대역폭을 확대하기 위해 사용된다.
일 실시예에서, 도 3 에 도시된 바와 같이, 최종 증폭기 스테이지 (304)의 대역폭은 증폭기 (304)의 출력 단자들에 결합된 회로 (310)를 이용하여 확대된다. 회로 (310)는 증폭기 (304)의 각 출력 단자에서의 음의 정전 용량의 출현에 필적한다. 일 실시예에서, 음의 정전 용량은 증폭기 (304)의 출력 부하 정전 용량 (예를 들어, 도 2의 커패시터 (202)) 및 증폭기 (304) 및 커패시터들 (308a-b)에 의해 생성된 양의 정전 용량 (예를 들어, 제 2 정전 용량 (404))의 합산된 정전 용량에 같거나 또는 실질적으로 같다. 일 실시예에서, 회로 (310)는 교차-결합되는 NMOS 차동 쌍 (312a-b), 전류 소스들 (316a-b), 및 축퇴 커패시터(degenerating capacitor) (314)를 포함한다. 차동 쌍 트랜지스터들 (312a-b)은 커패시터 (314)에 의해 용량성으로-축퇴된다.
대역폭 확장에 추가하여, 수신기 프론트-엔드 회로들은 디바이스 오프셋(device offset)들의 보상을 필요로 할 수 있다. 디바이스 오프셋들은 전형적으로 전압, 온도, 및 시간에 대하여 변할 수 있기 때문에, 오프셋 보상은 연속적인 방식으로 그것의 정정(correction)을 조정하여야 한다. 통상적으로, 오프셋 보상은 아날로그 피드백 루프에 의해 제공된다. 따라서, 피드백 루프는 연속적으로 계속 유지되어야 하고, 상당한 전력 소모로 귀결된다. 더구나, 피드백 루프의 대역폭을 감소시키기 위해서 (오로지 DC 만 통과시키기 위해서), 큰 커패시터들이 루프에서 전형적으로 사용되고, 따라서 또한 루프 회로 구현을 위해서 넓은 면적을 필요로 한다.
도 5 는 통상의 수신기 프론트-엔드 회로(500)의 일부를 예시한다.도 5 에 도시된 바와 같이, 수신기 프론트-엔드 회로 (500) 는 피킹 등화기 (102), 뒤이어 복수개의 증폭기들 (110) 및 (114)를 포함한다.
피킹 등화기 (102)는 차동 입력 데이터 신호들 (104a) 및 (104b)를 수신하고, 및 차동 출력 데이터 신호들 (106a) 및 (106b)을 생성하도록 구성된다. 차동 출력 데이터 신호들 (106a) 및 (106b)은 예를 들어, 데이터 슬라이서(data slicer)들과 같은 다른 회로부에 제공되기 전에 증폭기들 (110) 및 (114)에 결합된다. 증폭기들 (110) 및 (114)은 후속 스테이지들의 포화를 방지하기 위해서 어떤 레벨 이상인 신호들 (106a) 및 (106b)의 부분들을 저감시키도록 구성된 제한 증폭기들일 수 있다.
회로 (500)는 오프셋 보상을 제공하기 위한 아날로그 피드백 루프를 더 포함한다. 아날로그 피드백 루프는 저항기들 (504a-b), 증폭기 (506), 커패시터들 (508a-b), 및 트랜스컨덕턴스 스테이지 (510)를 포함한다. 저항기들 (504a-b)은 증폭기 (114)의 출력들 (502a-b)을 증폭기 (506)의 입력 단자들로 각각 결합한다. 커패시터들 (508a-b)는 증폭기 (506)의 각각의 입력 단자들을 증폭기 (506)의 각각의 출력 단자들에 결합한다. 트랜스컨덕턴스 스테이지 (510)는 증폭기 (506)의 출력 단자들 및 증폭기 (110)의 입력 단자들 사이에 결합된다.
상기에서 언급된 바와 같이, 회로 (500)의 아날로그 피드백 루프는 계속 연속적으로 유지되어야 하고, 이것은 증가된 전력 소모로 귀결된다. 추가하여, 커패시터들 (508a-b)은 아날로그 피드백 루프의 대역폭을 감소시키기 위해서 비교적 큰 것으로 선택되고, 그렇게 함으로써 증폭기 (114)의 출력들 (502a-b) 중 DC 컴포넌트들만 통과시킨다. 결과적으로, 아날로그 피드백 루프는 전력 소모 및 큰 면적 둘 모두이다.
본 발명의 실시예들은, 이하에서 더 설명될 것처럼, 디지털 피드백 루프의 사용으로 DC 오프셋 보상을 가능하게 한다. 이와 같이, 피드백 루프는 필요할 때 턴 온/오프 될 수 있어서 그것의 전력 소모를 줄일 수 있다. 추가하여, 큰 면적 커패시터들이 배제될 수 있어서, 감소된 회로 구현 사이즈로 이어진다.
도 6 은 본 발명의 실시예에 따른 수신기 회로 (600)의 일부를 예시한다. 예시적인 회로 (600)은 본 발명의 실시예들을 제한하는 것이 아니라 단지 예시의 목적을 위해서 제공된다. 도 6 에 도시된 바와 같이, 회로 (600)는 등화기 (102), 증폭기들 (110) 및 (114), 슬라이서 모듈 (602), 디지털 오프셋 정정 모듈 (604), 및 전류 디지털-아날로그 컨버터 (DAC) (610)를 포함한다.
본원에서의 교리들에 기반하여 당해 기술 분야의 통상의 기술자에 의해 이해되는 바와 같이, 다른 실시예들에서, 증폭기들 (110) 및 (114)는 수신기 회로 (600)의 수신기 프론트-엔드 부분의 대역폭을 확대하기 위해서 상기의 도 3에서 설명된 증폭기들 (302) 및 (304), 커패시터들 (306a-b) 및 (308a-b), 및 회로 (310)에 의해 제공되는 회로 구조로 대체될 수 있다.
도 6 에 도시된 바와 같이, 수신기 회로 (600)에서의 오프셋 보상은 디지털 도메인에서 수행된다. 따라서, 증폭기 (114)의 출력들은 첫번째로 슬라이서 모듈 (602)에 제공된다. 슬라이서 모듈 (602)은 비트 슬라이서(bit slicer) (612) 및 역다중화기 (614)를 포함할 수 있다. 비트 슬라이서 (612)는 증폭기 (114)의 출력들에 기반하여 연/경 비트 판정들(soft/hard bit decision)을 생성하고 그리고 비트 판정들을 역다중화기 (614)로 제공한다. 역다중화기 (614)는 비트 판정들을 병렬 비트 스트림 (606)으로 역다중화하고, 이것은 이어서 디지털 오프셋 정정 모듈(digital offset correction module)(604)에 제공된다.
디지털 오프셋 정정 모듈 (604)은 전류 DAC (610)와 함께 디지털 피드백 루프를 형성한다. 일 실시예에서, 디지털 오프셋 정정 모듈 (604)은 병렬 비트 스트림 (606)에 기반하여 DC 오프셋의 존재를 결정하도록 구성된다. 일 실시예에서, 모듈 (604)은 비트 스트림 (606)의 장기(long-term) DC-균형(DC-balance)을 모니터링 함으로써 DC 오프셋의 존재를 결정한다. 전형적으로, 회로 (600)에 의해 수신된 데이터는 적용된 라인 코딩(line coding) 때문에 DC 균형 된다 (예를 들어, 데이터는 긴 시간 간격 동안에 0 및 1 의 같거나 또는 거의 같은 숫자들을 포함한다). DC-불균형(DC-unbalance)은 수신된 데이터에서 DC 오프셋의 존재에 원인이 있다고 본다. 따라서, 일 실시예에서, 모듈 (604)은 미리 결정된 시간 간격 동안에 비트 스트림 (606)을 모니터 하도록 및 미리 결정된 시간 간격 동안에 비트 스트림 (606)이 DC-균형되는지 아닌지를 결정하도록 구성된다. 미리 결정된 시간 간격은 수신된 데이터에 적용된 라인 코딩에 기반하여 선택된다.
일 실시예에서, 비트 슬라이서 (612)는 클럭 및 데이터 복원 (CDR: clock and data recovery) 타이밍 루프의 일부이다. CDR 타이밍 루프가 입력 신호 위상에 락킹(lock) 되면, 비트 슬라이서 (612)는 클럭 데이터 전환 에지(data transition edge)들와 정렬된 클럭을 갖는 증폭기(114)의 출력을 샘플링한다. 만약 오프셋이 증폭기 (114)의 출력에서 존재하면, 그것은 비트 슬라이서 (612)의 출력에서 0들 및 1 들의 불균형된 숫자로 귀결된다. 모듈 (604)은 요구되는 정정의 방향 및 양을 결정하기 위해서 이 정보를 사용한다.
일 실시예에서, 만약 디지털 모듈 (604)이 비트 스트림 (606)에서 DC- 불균형 (예를 들어, 미리 결정된 임계값이상의)을 결정하면, 디지털 모듈 (604)은 전류 DAC (610)로 디지털 오프셋 코드 (608)를 생성하여 제공한다. 디지털 오프셋 코드 (608)는 전류 (616)를 생성하기 위해서 DAC (610)를 제어한다. 전류 (616)는 증폭기 (110)의 입력에 인가되고 그리고 증폭기 (110)의 입력에서 DC 오프셋의 존재를 감소시키도록 구성된다. 다른 실시예들에서, 전류 (616)는 등화기 (102) 또는 증폭기 (114)의 입력으로 인가될 수 있다.
다른 실시예에서, 디지털 모듈 (604)은 DC 오프셋이 미리 결정된 범위 내에 있을 때는 디지털 피드백 루프가 턴 오프 되고 그리고 DC 오프셋이 미리 결정된 범위 바깥쪽에 있을 때는 턴 온 되도록 히스테리시스(hysteresis)를 구현한다. 예를 들어, 일 실시예에서, 디지털 피드백 루프는 오프셋이 ± 1/2 LSB (least significant bit)내에 있을 때는 사용 금지된다. 이 히스테리시스 구현예가 (106a-b)에서의 신호 파형을 저하시키고 지터(jitter)를 추가하는 지나친 정정들을 방지한다.
실시예들은 그것의 명시된 기능들 및 관계들의 구현예들을 예시하는 기능적인 빌딩 블럭(기능al 빌딩 블럭)들의 도움으로 상기에서 설명되었다. 이 기능적인 빌딩 블럭들의 경계들은 본 설명의 편의를 위해 본 출원에서 임의로 정의되었다. 지정된 기능들 및 그것의 관계들이 적절히 수행되는 한 대안적인 경계들이 정의될 수 있다.
특정 실시예들의 앞에서의 설명은 다른 사람들이 해당 분야의 기술범위내의 지식을 적용함으로써 본 발명의 전반적 개념(concept)에서 벗어나지 않고, 과도한 실험 없이, 이런 특정 실시예들을 다양한 적용들을 위해 용이하게 개조 및/또는 개작할 수 있는 본 발명의 전반적인 특징을 매우 충실하게 보여줄 것이다. 그러므로, 그러한 개조예들 및 수정예들이 본 명세서에 제시된 가르침 및 지침을 기초로 해서, 개시된 실시예들의 등가물들의 의도 및 범위 내에 있도록 의도된다. 본 명세서의 용어 또는 어구가 가르침들 및 지침 관점에서 당업자에 의해 해석되도록, 본 명세서 내의 어구 또는 용어는 설명 목적이며 제한 목적이 아니라는 것이 이해되어야 한다.
본 발명의 전체 효과(breadth) 및 범위는 상기 설명된 대표적인 실시예들 중 임의의 것에 한정되지 않아야 하고 단지 다음의 청구항들 및 그것들의 등가물들에 의해서만 정의되어야 한다.

Claims (15)

  1. 수신기 프론트-엔드 회로(receiver front-end circuit)에 있어서,
    등화기;
    상기 등화기의 출력에 결합되고 및 상기 등화기의 상기 출력에서 제 1 정전 용량(capacitance)을 생성하도록 구성된 제 1 증폭기 스테이지를 포함하되; 상기 제 1 정전 용량은 상기 등화기의 출력 부하 정전 용량을 보상하도록 구성되는, 수신기 프론트-엔드 회로.
  2. 청구항 1 에 있어서, 상기 제 1 증폭기 스테이지는
    제 1 증폭기; 및
    상기 제 1 증폭기에 걸쳐서 양의 피드백(positive feedback)으로 결합된 제 1 커패시터;를 포함하는, 수신기 프론트-엔드 회로.
  3. 청구항 2 에 있어서, 상기 제 1 증폭기의 게인(gain) 및 상기 제 1 커패시터의 정전 용량은 상기 생성된 제 1 정전 용량이 상기 등화기의 상기 출력 부하 정전 용량에 절대값에서 같거나 또는 실질적으로 같도록 구성되는, 수신기 프론트-엔드 회로.
  4. 청구항 2 또는 청구항 3 에 있어서, 상기 제 1 증폭기의 게인(gain) 및 상기 제 1 커패시터의 정전 용량은 상기 생성된 제 1 정전 용량이 음(negative)이 되도록 구성되는, 수신기 프론트-엔드 회로.
  5. 청구항 2 내지 청구항 4 중 어느 하나의 청구항에 있어서,
    상기 제 1 증폭기 스테이지의 출력에 결합되고 및 상기 제 1 증폭기 스테이지의 상기 출력에서 제 2 정전 용량(capacitance)을 생성하도록 구성된 제 2 증폭기 스테이지를 더 포함하되; 상기 생성된 제 2 정전 용량은 상기 제 1 증폭기 스테이지의 출력 부하 정전 용량을 보상하도록 구성되는, 수신기 프론트-엔드 회로.
  6. 청구항 5 에 있어서, 상기 제 1 증폭기 스테이지는 상기 제 1 증폭기의 상기 출력에서 제 3 정전 용량을 생성하도록 더 구성되는, 수신기 프론트-엔드 회로.
  7. 청구항 6 에 있어서, 상기 생성된 제 2 정전 용량은 상기 제 1 증폭기 스테이지의 상기 출력 부하 정전 용량 및 상기 생성된 제 3 정전 용량의 합산된(combined) 정전 용량을 보상하도록 더 구성되는, 수신기 프론트-엔드 회로.
  8. 청구항 5 내지 청구항 7 중 어느 하나의 청구항에 있어서, 상기 제 2 증폭기 스테이지는
    제 2 증폭기; 및
    상기 제 2 증폭기에 걸쳐서 양의 피드백(positive feedback)으로 결합된 제 2 커패시터;를 포함하는, 수신기 프론트-엔드 회로.
  9. 청구항 8 에 있어서, 상기 제 2 증폭기의 게인(gain) 및 상기 제 커패시터의 정전 용량은 상기 생성된 제 2 정전 용량이 상기 제 1 증폭기 스테이지의 상기 출력 부하 정전 용량 및 상기 생성된 제 3 정전 용량의 합산된 정전 용량에 절대값에서 같거나 또는 실질적으로 같도록 구성되는, 수신기 프론트-엔드 회로.
  10. 청구항 8 또는 청구항 9 에 있어서, 상기 제 2 증폭기의 게인(gain) 및 상기 제 2 커패시터의 정전 용량은 상기 생성된 제 2 정전 용량이 음(negative)이 되도록 구성되는, 수신기 프론트-엔드 회로.
  11. 청구항 1 내지 청구항 10 중 어느 하나의 청구항에 있어서,
    상기 제 1 증폭기 스테이지의 출력에 결합되고 및 상기 제 1 증폭기 스테이지의 상기 출력에서 제 2 정전 용량(capacitance)을 생성하도록 구성된 용량성으로-축퇴되어 교차-결합되는 트랜지스터 쌍(capacitively-degenerated cross-coupled transistor pair)을 더 포함하되; 상기 생성된 제 2 정전 용량은 상기 제 1 증폭기 스테이지의 출력 부하 정전 용량을 보상하도록 구성되는, 수신기 프론트-엔드 회로.
  12. 청구항 1 내지 청구항 11 중 어느 하나의 청구항에 있어서, 상기 제 1 증폭기 스테이지는 상기 등화기의 주파수 대역폭을 확대하도록 구성되는, 수신기 프론트-엔드 회로.
  13. 수신기에 있어서,
    수신기 프론트-엔드 회로(receiver front-end circuit); 및
    비트 슬라이서 모듈(bit slicer module)를 포함하되,
    상기 수신기 프론트-엔드 회로는
    등화기; 및
    상기 등화기의 출력에 결합되고 및 상기 등화기의 상기 출력에서 제 1 정전 용량(capacitance)을 생성하도록 구성된 제 1 증폭기 스테이지를 포함하되, 상기 제 1 정전 용량은 상기 등화기의 출력 부하 정전 용량을 보상하도록 구성되며, 및
    상기 비트 슬라이서 모듈은 상기 수신기 프론트-엔드 회로의 출력을 수신하고 및 병렬 비트 스트림을 생성하도록 구성되는, 수신기.
  14. 청구항 13 에 있어서, 상기 제 1 증폭기 스테이지는
    제 1 증폭기; 및
    상기 제 1 증폭기에 걸쳐서 양의 피드백(positive feedback)으로 결합된 제 1 커패시터;를 포함하되,
    상기 제 1 증폭기의 게인(gain) 및 상기 제 1 커패시터의 정전 용량은 상기 생성된 제 1 정전 용량이 상기 등화기의 상기 출력 부하 정전 용량에 절대값에서 같거나 또는 실질적으로 같도록 구성되는, 수신기.
  15. 수신기 프론트-엔드 회로(receiver front-end circuit)에 있어서,
    제 1 증폭기 스테이지; 및
    상기 제 1 증폭기 스테이지의 출력에 결합되고 및 상기 제 1 증폭기 스테이지의 상기 출력에서 음의 정전 용량(capacitance)을 생성하도록 구성된 제 2 증폭기 스테이지;를 포함하되,
    상기 생성된 음의 정전 용량은 상기 제 1 증폭기 스테이지의 출력 부하 정전 용량을 보상하도록 구성되는, 수신기 프론트-엔드 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180062356A (ko) * 2017-11-16 2018-06-08 서울과학기술대학교 산학협력단 적응형 이퀄라이징 회로

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184957B2 (en) 2012-12-27 2015-11-10 Intel Corporation High speed receivers circuits and methods
KR102219849B1 (ko) * 2014-01-03 2021-02-24 삼성전자주식회사 직접 변환 수신기의 직류 전류 오프셋 교정 방법 및 장치
US11162591B2 (en) * 2016-03-10 2021-11-02 General Electric Company Seal ring assembly for a dynamoelectric machine
CN108880543B (zh) * 2017-05-10 2022-04-01 深圳清华大学研究院 流水线模数转换器及其运放自适应配置电路及方法
WO2019169567A1 (zh) * 2018-03-07 2019-09-12 厦门优迅高速芯片有限公司 一种低压高速可编程均衡电路
US11165456B2 (en) 2018-04-03 2021-11-02 Semiconductor Components Industries, Llc Methods and apparatus for a continuous time linear equalizer
CN109450471A (zh) * 2018-10-15 2019-03-08 上海兆芯集成电路有限公司 接收器电路和增大带宽的方法
TWI673960B (zh) * 2018-11-29 2019-10-01 Yuan Ze University 提升寬頻射頻訊號品質之調校方法
US11101781B2 (en) * 2019-09-19 2021-08-24 Global Unichip Corporation Amplifier device and offset cancellation method
US20230038083A1 (en) * 2020-01-16 2023-02-09 Sony Semiconductor Solutions Corporation Reception circuit
TWI779503B (zh) * 2021-02-25 2022-10-01 瑞昱半導體股份有限公司 影像訊號傳送裝置及其具有頻寬提升機制的訊號輸出電路
US11689201B2 (en) * 2021-07-26 2023-06-27 Qualcomm Incorporated Universal serial bus (USB) host data switch with integrated equalizer
US20240162874A1 (en) * 2022-11-16 2024-05-16 Qualcomm Incorporated Second-Order Equalizer for High-Speed Data Lines

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW440767B (en) * 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
US6542540B1 (en) * 1998-12-21 2003-04-01 Analog Devices, Inc. Integrated analog adaptive equalizer
DE10031522B9 (de) * 2000-06-28 2007-07-12 Infineon Technologies Ag Frequenzkompensierte Verstärkeranordnung und Verfahren zum Betrieb einer frequenzkompensierten Verstärkeranordnung
GB0100202D0 (en) * 2001-01-04 2001-02-14 Koninkl Philips Electronics Nv Receiver having a variable threshold slicer stage and a method of updating the threshold levels of the slicer stage
US6731163B2 (en) * 2002-03-08 2004-05-04 Texas Instruments Incorporated Miller de-compensation for differential input, differential output amplifier
EP1447950A1 (en) 2003-02-14 2004-08-18 Vrije Universiteit Brussel Low voltage adaptive equalizer
EP1622285A3 (en) 2004-07-09 2010-01-20 Vrije Universiteit Brussel Multistage equalizer
CN101479942A (zh) * 2006-06-28 2009-07-08 Nxp股份有限公司 Muller-c元件
ATE523011T1 (de) * 2007-07-20 2011-09-15 Eqcologic Nv Entzerrerfilter mit einem fehlanpassungstoleranten detektionsmechanismus für verstärkungsschleifen niedrigerer und höherer frequenz
DE102010012433B4 (de) 2010-03-23 2013-01-24 Northrop Grumman Litef Gmbh Verstärkerschaltung und Verfahren zur Konditionierung eines Ausgangsstromsignals eines Detektorelements
US20110234312A1 (en) * 2010-03-24 2011-09-29 Texas Instruments Incorporated Amplifier with improved stability
CN101826844B (zh) * 2010-05-06 2012-08-08 华为技术有限公司 一种功率放大器和基于功率放大器的信号放大方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180062356A (ko) * 2017-11-16 2018-06-08 서울과학기술대학교 산학협력단 적응형 이퀄라이징 회로

Also Published As

Publication number Publication date
TWI535225B (zh) 2016-05-21
US9136904B2 (en) 2015-09-15
EP2696511B1 (en) 2018-09-19
US20140036982A1 (en) 2014-02-06
CN103580620B (zh) 2016-12-28
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