KR20090076356A - 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 적어도 둘 이상의 반도체 칩이 스택된 스택 패키지에 있어서, 상기 반도체 칩은, 내부에 상호 이격되도록 구비된 다수의 비아홀; 상기 비아홀의 측벽을 포함한 상기 반도체 칩 상면의 비아홀 주위에 형성된 금속막; 상기 반도체 칩 상면의 상기 금속막들의 사이 부분을 포함한 상기 금속막 주위 부분에 부착된 절연막; 및 상기 비아홀의 내부를 포함한 상기 금속막의 상부에 형성되어 상기 반도체 칩들 간에 전기적인 연결을 이루는 솔더를 포함한다.

Description

스택 패키지 및 그의 제조 방법{Stack package and method for fabricating of the same}
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 공정 비용 및 공정 시간을 단축시킬 수 있는 스택 패키지 및 그의 제조 방법에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형 성하는 방법으로 분류할 수 있다. 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속 와이어, 범프 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
상기 스택 패키지 중 관통 실리콘 비아를 이용한 스택 패키지는 기판 상에 내부에 관통 실리콘 비아가 형성된 반도체 칩들이 상기 각 반도체 칩에 구비된 대응하는 관통 실리콘 비아들이 전기적 및 물리적으로 연결되도록 스택되어 이루어진다.
상기 관통 실리콘 비아를 이용한 스택 패키지는 전기적인 연결이 관통 실리콘 비아를 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
상기 관통 실리콘 비아를 이용한 스택 패키지의 제조 방법을 간략히 살펴보면, 우선, 반도체 칩에 다수의 비아를 형성한 후, 상기 비아의 측면 및 상기 반도체 칩의 상면에 상기 비아의 주위로 금속막을 형성한다.
그런 다음, 상기 비아의 내부가 매립되도록 상기 금속막 상에 도금 공정으로 관통 실리콘 비아를 형성한 후, 상기 반도체 칩의 하면으로 상기 관통 실리콘 비아가 상기 반도체 칩의 하면으로 돌출되도록 백그라인딩 공정을 수행하여 형성한다.
그러나, 종래 관통 실리콘 비아를 형성하기 위해서는 도금 공정과 같은 별도의 공정이 필요하며, 상기 도금 공정은 긴 공정 시간을 필요하여 스택 패키지를 형성하는데 있어 많은 공정 비용 및 공정 시간이 필요하다.
아울러, 상기 관통 실리콘 비아를 이용한 스택 패키지는 반도체 칩에 비아홀 및 금속막을 형성한 후, 모세관 현상을 이용하여 상기 비아홀의 내부에 솔더를 충진하여 관통 실리콘 비아를 형성하는 방법으로도 형성할 수 있다.
그러나, 상기 모세관 현상을 이용한 관통 실리콘 비아의 형성 방법은 충진하는 솔더의 양 및 배열 문제 등에 의해 반도체 칩에 틸트(Tilt)가 발생하게 되어 전기적인 연결에 페일(Fail)이 발생할 수 있다.
본 발명은 공정 비용 및 공정 시간을 단축시킬 수 있는 스택 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 스택 패키지는, 적어도 둘 이상의 반도체 칩이 스택된 스택 패키지에 있어서, 상기 반도체 칩은, 내부에 상호 이격되도록 구비된 다수의 비아홀; 상기 비아홀의 측벽을 포함한 상기 반도체 칩 상면의 비아홀 주위에 형성된 금속막; 상기 반도체 칩 상면의 상기 금속막들의 사이 부분을 포함한 상기 금속막 주위 부분에 부착된 절연막; 및 상기 비아홀의 내부를 포함한 상기 금속막의 상부에 형성되어 상기 반도체 칩들 간에 전기적인 연결을 이루는 솔더를 포함한다.
상기 금속막은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상의 합금으로 이루어진다.
상기 금속막의 표면에 형성된 도금막을 더 포함한다.
상기 도금막은 구리(Cu)막 또는 니켈(Ni)막으로 이루어진다.
상기 절연막은 에폭시로 이루어진다.
상기 절연막의 상하면에 개재된 접착제를 더 포함한다.
또한, 본 발명에 따른 스택 패키지의 제조 방법은, 적어도 둘 이상의 반도체 칩 각각에 일부 깊이를 가지며, 상호 이격된 다수의 홈을 형성하는 단계; 상기 각 반도체 칩의 각 홈의 측벽을 포함한 상기 각 반도체 칩 상면의 상기 각 홈 주위로 금속막을 형성하는 단계; 상기 각 반도체 칩의 상기 금속막 사이 부분 및 상기 금속막의 주위 부분으로 상면에 보호필름이 구비된 절연막을 부착하는 단계; 상기 각 반도체 칩에 형성된 비아가 매립되도록 상기 금속막 상에 솔더를 형성하는 단계; 상기 각 반도체 칩에 부착된 절연막 상면의 보호필름을 제거하는 단계; 상기 각 반도체 칩의 하면에 백그라인딩 공정을 수행하여 상기 각 반도체 칩의 하면으로 금속막 및 솔더를 노출시키는 단계; 및 상기 금속막 및 솔더가 노출된 반도체 칩들을 상기 솔더를 통하여 전기적으로 연결되도록 스택하는 단계를 포함한다.
상기 금속막을 형성하는 단계는, 상기 각 반도체 칩 상에 각 홈을 포함한 상기 각 홈 주위 부분을 노출시키는 마스크패턴을 형성하는 단계; 및 상기 노출된 각 반도체 칩의 홈 및 상면에 도금 공정을 수행하여 금속막을 형성하는 단계로 수행한다.
상기 금속막은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성한다.
상기 금속막을 형성하는 단계 후, 그리고, 상기 절연막을 부착하는 단계 전, 상기 금속막의 표면에 도금막을 형성하는 단계를 더 포함한다.
상기 도금막은 구리(Cu)막 또는 니켈(Ni)막으로 형성한다.
상기 절연막은 에폭시로 형성한다.
상기 절연막의 상하면에 상기 절연막을 상기 반도체 칩의 상면에 부착하고 상기 절연막의 상면에 보호필름을 부착하기 위하여 개재하는 접착제를 더 포함한다.
상기 솔더를 형성하는 단계는, 상기 비아이 형성된 각 반도체 칩 상에 스텐실 프린팅 방법으로 솔더를 도포하는 단계; 및 상기 각 반도체 칩에 리플로우 공정을 수행하여 상기 도포된 솔더를 상기 비아의 내부에 매립함과 아울러 상기 각 반도체 칩의 금속막 상에 상기 솔더를 잔류시키는 단계로 수행한다.
상기 반도체 칩들을 스택하는 단계는 리플로우 공정으로 수행한다.
상기 다수의 비아을 형성하는 단계로부터 상기 각 반도체 칩의 하면에 백그라인딩 공정을 수행하여 단계는 웨이퍼 레벨로 수행한다.
본 발명은 비아홀 내부 및 상부에 솔더가 형성된 반도체 칩들을 이용하여 스택 패키지를 형성함으로써 종래 관통 실리콘 비아의 형성을 위해 수행하였던 도금 공정을 진행하지 않음으로써 스택 패키지를 형성하기 위한 공정 비용 및 공정 시간을 줄일 수 있다.
또한, 반도체 칩들의 스택시 발생하였던 반도체 칩 간의 틸트 문제를 해결할 수 있다.
본 발명은 비아홀 내부 및 상부에 솔더가 형성된 반도체 칩들을 스택하여 스택 패키지를 형성한다.
자세하게, 본 발명은 스택되는 반도체 칩들에 비아홀을 형성하고 상기 비아홀의 내부가 매립되도록 함과 아울러 상기 비아홀의 상부에 솔더를 형성한다. 그리고, 상기 비아홀들의 사이 부분에 절연막을 형성하여 상기 솔더의 상부에 형성된 솔더가 스택 패키지를 형성하기 위한 솔더의 리플로우 공정시 위치를 유지시킨다.
따라서, 스택되는 각 반도체 칩의 비아홀 내부를 솔더를 이용하여 매립함으로써 종래 관통 실리콘 비아의 형성을 위해 수행하였던 도금 공정을 진행하지 않음으로써 스택 패키지를 형성하기 위한 공정 비용 및 공정 시간을 줄일 수 있다.
또한, 비아홀 간에 절연막을 형성하고, 스택시 비아홀의 상부에 배치되는 솔더가 상기 절연막에 의해 상기 비아홀의 상부에 잔류하기 때문에 종래 모세관 현상을 이용한 관통 실리콘 비아의 형성 방법을 이용한 반도체 칩의 스택시 발생하였던 반도체 칩 간의 틸트 문제를 해결할 수 있다.
이하에서는 본 발명의 실시예에 따른 스택 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지(100)는 비아홀(V)이 구비되고 상기 비아홀(V)의 내부에 솔더(140)가 매립된 동일한 구조를 갖는 적어도 둘 이상의 반도체 칩(110)들이 스택되어 이루어진다.
자세하게, 상기 스택된 반도체 칩(110)은 내부에 상호 이격되도록 다수의 비 아홀(V)이 구비되며, 상기 비아홀(V)의 측벽을 포함한 상기 반도체 칩 상면의 각 비아홀 주위에 일체형으로 금속막(120)이 형성된다. 상기 금속막(120)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상의 합금으로 이루어진다.
상기 금속막(120)의 표면에는 상기 비아홀(V) 내에 매립되는 상기 솔더(140)와의 부착성을 위하여 도금막(122)이 형성되며, 상기 도금막(122)은 구리(Cu)막 또는 니켈(Ni)막으로 이루어진다. 상기 도금막(122)은 상기 금속막(120)의 종류 및 물성에 따라 선택적으로 형성된다.
상기 각 비아홀(V)의 주위로 상기 반도체 칩(110) 상면에 형성된 상기 금속막(120)의 주위로는 상하면에 접착제(132)가 개재되고 에폭시로 이루어진 절연막(130)이 부착된다.
상기 각 비아홀(V)의 내부를 포함한 상기 금속막(120)의 상부에는 솔더(140)가 형성된다.
상기 반도체 칩(110)들은 상부에 배치되는 반도체 칩(110)의 상기 비아홀(V) 내에 형성된 솔더(140)와 하부에 배치되는 반도체 칩(110) 상부의 솔더(140)가 상호 부착되어 상호 전기적 및 물리적으로 연결되어 스택 패키지가 이루어진다.
도시하지는 않았지만, 상기 스택된 반도체 칩들은 기판 상에 부착되고, 상기 기판의 상면에는 상기 스택된 반도체 칩들을 감싸도록 봉지부가 형성되며, 상기 기판의 하면에는 솔더볼과 같은 외부접속단자가 부착된다.
한편, 본 발명에 따른 스택 패키지의 제조 방법은 도 2a 내지 도 2e에 도시 된 바와 같이 수행한다.
본 발명에 따른 스택 패키지는 비아홀이 구비되고 상기 비아홀의 내부에 솔더가 매립된 동일한 구조를 갖는 적어도 둘 이상의 반도체 칩들을 스택하여 형성한다.
도 2a를 참조하면, 다수의 반도체 칩(110)들로 이루어진 웨이퍼(110a)의 각 반도체 칩(100)에 일부 깊이를 갖는 다수의 홈(H)을 상호 이격되도록 형성한다.
이어서, 상기 웨이퍼(110a) 상에 상기 각 반도체 칩(110)의 홈(H)을 포함한 상기 홈(H)의 주위 부분을 노출시키는 마스크패턴(150)을 형성한다.
그런 다음, 상기 홈(H)의 측벽을 포함한 상기 홈(H) 주위의 상기 노출된 각 반도체 칩(110) 상면에 도금 공정을 수행하여 금속막(120)을 형성한다. 상기 금속막(120)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성한다.
이후, 상기 금속막(120) 상에 후속 공정에서 상기 홈(H)의 내부에 매립될 솔더와의 접착성을 고려하여 구리(Cu)막 또는 니켈(Ni)막으로 이루어진 도금막(122)을 형성한다. 상기 도금막(122)은 상기 금속막(120)의 종류 및 물성에 따라 선택적으로 형성한다.
도 2b를 참조하면, 상기 각 반도체 칩(110) 상면의 마스크패턴을 제거한 후, 상기 각 반도체 칩(110)의 상면에 상기 금속막(120) 사이 부분 및 상기 금속막(120)의 주위 부분으로 상부에 보호필름(134)이 구비되고 에폭시로 이루어진 절연막(130)을 부착한다. 상기 절연막(130)의 상하면에는 상기 보호필름(134)과의 접 착 및 상기 반도체 칩(110)과의 접착을 위하여 접착제(132)가 개재된다.
도 2c를 참조하면, 상기 보호필름(134)을 포함하는 절연막(130)을 부착된 웨이퍼(110a)의 상면에 스퀴지를 이용한 스크린 프린팅 방법으로 솔더(140)를 도포한다.
도 2d를 참조하면, 상기 각 반도체 칩(110)의 상면에 솔더(140)가 도포된 웨이퍼(110a)에 리플로우(Reflow) 공정을 수행하여 상기 도포된 솔더(140)를 상기 홈의 내부에 매립시킴과 아울러 상기 각 반도체 칩(110)의 금속막(120) 상에 범프의 형태로 상기 솔더(140)를 잔류시킨다.
그런 다음, 상기 반도체 칩(110)의 금속막(120)을 제외한 상기 웨이퍼(110a) 상에 잔류하는 솔더(140)를 제거하기 위하여 상기 절연막(130) 상의 보호필름을 제거한다.
이어서, 상기 웨이퍼(110a)의 하면에 백그라인딩 공정을 수행하여 상기 반도체 칩(110)을 관통하는 비아홀(V)을 형성한다. 이때, 상기 백그라인딩 공정으로 상기 각 반도체 칩(110)의 하면으로 도금막(122), 금속막(120) 및 솔더(140)가 노출된다.
도 2e를 참조하면, 상기 백그라인딩 공정이 수행된 웨이퍼에 쏘잉 공정을 수행하여 상기 웨이퍼를 칩 레벨로 분리한다.
그런 다음, 상기 분리된 반도체 칩(110)들을 상부에 배치되는 반도체 칩(110)의 비아홀(V) 내에 매립된 솔더(140)와 하부에 배치되는 반도체 칩(110)의 금속막(120) 상에 형성된 솔더(140)가 상호 부착되도록 리플로우 공정을 수행하여 스택 패키지의 제조를 완료한다.
아울러, 상기 스택 패키지는 상기 웨이퍼들을 스택한 후, 칩 레벨로 절단하여 형성할 수 있다.
이상에서와 같이, 본 발명은 스택되는 각 반도체 칩의 비아홀 내부를 솔더를 이용하여 매립함으로써 종래 관통 실리콘 비아의 형성을 위해 수행하였던 도금 공정을 진행하지 않음으로써 스택 패키지를 형성하기 위한 공정 비용 및 공정 시간을 줄일 수 있다.
또한, 비아홀 간에 절연막을 형성하고, 스택시 비아홀의 상부에 배치되는 솔더가 상기 절연막에 의해 상기 비아홀의 상부에 잔류하기 때문에 종래 모세관 현상을 이용한 관통 실리콘 비아의 형성 방법을 이용한 반도체 칩의 스택시 발생하였던 반도체 칩 간의 틸트 문제를 해결할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위해 도시한 도면.

Claims (16)

  1. 적어도 둘 이상의 반도체 칩이 스택된 스택 패키지에 있어서,
    상기 반도체 칩은,
    내부에 상호 이격되도록 구비된 다수의 비아홀;
    상기 비아홀의 측벽을 포함한 상기 반도체 칩 상면의 비아홀 주위에 형성된 금속막;
    상기 반도체 칩 상면의 상기 금속막들의 사이 부분을 포함한 상기 금속막 주위 부분에 부착된 절연막; 및
    상기 비아홀의 내부를 포함한 상기 금속막의 상부에 형성되어 상기 반도체 칩들 간에 전기적인 연결을 이루는 솔더;를
    포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 금속막은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상의 합금으로 이루어진 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 금속막의 표면에 형성된 도금막을 더 포함하는 것을 특징으로 하는 스 택 패키지.
  4. 제 3 항에 있어서,
    상기 도금막은 구리(Cu)막 또는 니켈(Ni)막으로 이루어진 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 절연막은 에폭시로 이루어진 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 절연막의 상하면에 개재된 접착제를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 적어도 둘 이상의 반도체 칩 각각에 일부 깊이를 가지며, 상호 이격된 다수의 홈을 형성하는 단계;
    상기 각 반도체 칩의 각 홈의 측벽을 포함한 상기 각 반도체 칩 상면의 상기 각 홈 주위로 금속막을 형성하는 단계;
    상기 각 반도체 칩의 상기 금속막 사이 부분 및 상기 금속막의 주위 부분으로 상면에 보호필름이 구비된 절연막을 부착하는 단계;
    상기 각 반도체 칩에 형성된 비아가 매립되도록 상기 금속막 상에 솔더를 형 성하는 단계;
    상기 각 반도체 칩에 부착된 절연막 상면의 보호필름을 제거하는 단계;
    상기 각 반도체 칩의 하면에 백그라인딩 공정을 수행하여 상기 각 반도체 칩의 하면으로 금속막 및 솔더를 노출시키는 단계; 및
    상기 금속막 및 솔더가 노출된 반도체 칩들을 상기 솔더를 통하여 전기적으로 연결되도록 스택하는 단계;를
    포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속막을 형성하는 단계는,
    상기 각 반도체 칩 상에 각 홈을 포함한 상기 각 홈 주위 부분을 노출시키는 마스크패턴을 형성하는 단계; 및
    상기 노출된 각 반도체 칩의 홈 및 상면에 도금 공정을 수행하여 금속막을 형성하는 단계로 수행하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  9. 제 7 항에 있어서,
    상기 금속막은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  10. 제 7 항에 있어서,
    상기 금속막을 형성하는 단계 후, 그리고, 상기 절연막을 부착하는 단계 전, 상기 금속막의 표면에 도금막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 도금막은 구리(Cu)막 또는 니켈(Ni)막으로 형성하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  12. 제 7 항에 있어서,
    상기 절연막은 에폭시로 형성하는 것을 특징으로 하는 스택 패키지.
  13. 제 7 항에 있어서,
    상기 절연막의 상하면에 상기 절연막을 상기 반도체 칩의 상면에 부착하고 상기 절연막의 상면에 보호필름을 부착하기 위하여 개재하는 접착제를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  14. 제 7 항에 있어서,
    상기 솔더를 형성하는 단계는,
    상기 비아이 형성된 각 반도체 칩 상에 스텐실 프린팅 방법으로 솔더를 도포 하는 단계; 및
    상기 각 반도체 칩에 리플로우 공정을 수행하여 상기 도포된 솔더를 상기 비아의 내부에 매립함과 아울러 상기 각 반도체 칩의 금속막 상에 상기 솔더를 잔류시키는 단계로 수행하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  15. 제 7 항에 있어서,
    상기 반도체 칩들을 스택하는 단계는 리플로우 공정으로 수행하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  16. 제 7 항에 있어서,
    상기 다수의 비아을 형성하는 단계로부터 상기 각 반도체 칩의 하면에 백그라인딩 공정을 수행하여 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 스택 패키지의 제조 방법.
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