KR20090074504A - 수직형 트랜지스터 및 그의 형성방법 - Google Patents

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Abstract

본 발명은 엔모스(NMOS)의 이동도를 향상시켜 동작 속도를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 수직형 트랜지스터는, 표면 상에 필라(Pillar)형 액티브 패턴을 갖는 반도체 기판; 상기 필라형 액티브 패턴의 수직 방향으로 인장 응력이 인가되도록, 상기 필라형 액티브 패턴 하단부 주위의 반도체 기판 상에 형성된 제1인장막과 상기 필라형 액티브 패턴 상단부에 형성된 제2인장막; 상기 제1인장막 및 상기 필라형 액티브 패턴 아래의 반도체 기판 표면 내에 형성된 제1접합 영역; 상기 필라형 액티브 패턴의 측벽에 형성된 게이트; 및 상기 제2인장막 및 상기 필라형 액티브 패턴의 상부 표면 내에 형성된 제2접합 영역;을 포함한다.

Description

수직형 트랜지스터 및 그의 형성방법{VERTICAL TRANSISTOR AND METHOD OF FORMING THE SAME}
본 발명은 수직형 트랜지스터 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 엔모스(NMOS)의 이동도를 향상시켜 동작 속도를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법에 관한 것이다.
일반적으로, 반도체 소자 내에 트랜지스터를 형성하는 방법에는 다양한 기술이 사용되고 있는데, 최근에는 실리콘 기판 상에 산화막을 입혀 전계 효과를 내도록 하는 모스형 전계 효과 트랜지스터(MOS FET : Metal Oxide Semiconductor Field Effect Transistor)를 많이 사용하고 있다. 상기 모스형 트랜지스터는 셀 영역과 주변회로 영역으로 구분된 반도체 기판의 각 영역 상에 형성되며, 게이트 절연막과 게이트 도전막의 적층 구조를 포함한다. 상기 게이트 도전막은 통상 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 이루어진다.
한편, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라, 근래의 반도체 산업은 반도체 소자의 집적도를 향상시키며, 동작 속도 및 수율을 증가시키는 방향으로 나아가게 되었다.
이에, 기존의 트랜지스터가 갖는 반도체 소자의 집적도 및 커런트(Current) 측면에서의 한계를 극복하기 위해 수직형 트랜지스터(Vertical Transister)가 제안된 바 있다.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 기판 내에 형성된 소오스/드레인 영역으로 구성되어 수평 방향의 채널(Channel Length)이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스/드레인 영역으로 구성되어 수직 방향의 채널이 형성된다.
자세하게, 반도체 기판의 주면(main surface)에 대하여 수직으로 연장되는 활성 필라(Pillar)를 형성하고, 상기 활성 필라의 주위에 상기 활성 필라를 감싸도록 환형 게이트를 형성하며, 상기 환형 게이트를 중심으로 하여 상기 활성 필라의 상하에 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 수직형 트랜지스터가 형성된다.
이러한 수직형 트랜지스터는 반도체 소자의 커런트가 증가될 뿐 아니라 셀 사이즈가 감소되어 고집적 소자에 적용하기 유리하다는 장점이 있다.
그러나, 전술한 종래의 수직형 트랜지스터의 경우에는 상기 게이트가 상기 수직형 채널을 감싸도록 형성되기 때문에, 캐패시턴스(Capacitance)가 증가되는 문제를 피할 수 없으며, 상기 캐패시턴스가 증가되면 인버터(Inverter) 속도를 개선하는 데에 한계가 있다. 특히, 폴리실리콘막의 공핍률이 상대적으로 큰 엔모스의 경우에는 이러한 캐패시턴스 및 인버터 속도에 더욱 취약하므로, 동작 속도가 저하된다.
본 발명은 엔모스(NMOS)의 이동도를 향상시킬 수 있는 수직형 트랜지스터 및 그의 형성방법을 제공한다.
또한, 본 발명은 동작 속도를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법을 제공한다.
본 발명의 실시예에 따른 수직형 트랜지스터는, 표면 상에 필라(Pillar)형 액티브 패턴을 갖는 반도체 기판; 상기 필라형 액티브 패턴의 수직 방향으로 인장 응력이 인가되도록, 상기 필라형 액티브 패턴 하단부 주위의 반도체 기판 상에 형성된 제1인장막과 상기 필라형 액티브 패턴 상단부에 형성된 제2인장막; 상기 제1인장막 및 상기 필라형 액티브 패턴 아래의 반도체 기판 표면 내에 형성된 제1접합 영역; 상기 필라형 액티브 패턴의 측벽에 형성된 게이트; 및 상기 제2인장막 및 상기 필라형 액티브 패턴의 상부 표면 내에 형성된 제2접합 영역;을 포함한다.
상기 제1 및 제2인장막은 Si1 - xCx막(0.01≤x≤0.05)을 포함한다.
상기 필라형 액티브 패턴은 에피 Si층으로 이루어진다.
본 발명의 실시예에 따른 수직형 트랜지스터의 형성방법은, 반도체 기판의 표면 내에 제1접합 영역을 형성하는 단계; 상기 제1접합 영역 상에 제1인장막을 형성하는 단계; 상기 제1인장막 상에 도전막을 형성하는 단계; 상기 도전막과 제1인 장막을 식각하여 상기 제1접합 영역을 노출시키는 홀을 형성하는 단계; 상기 홀 내에 필라형 액티브 패턴을 형성하는 단계; 상기 필라형 액티브 패턴 상단부에 제2인장막을 형성하는 단계; 상기 도전막을 식각하여 상기 필라형 액티브 패턴의 측벽에 게이트를 형성하는 단계; 및 상기 제2인장막 및 그 아래의 필라형 액티브 패턴의 상부 표면 내에 제2접합 영역을 형성하는 단계;를 포함한다.
상기 제1 및 제2인장막은 Si1 - xCx막(0.01≤x≤0.05)을 포함한다.
상기 제1 및 제2인장막은 MBE(Molecular Beam Epitaxy), 또는, 클러스터(Cluster) 이온주입 공정을 통해 형성한다.
상기 MBE 공정은 Si2H6 가스와 C2H2 가스를 사용하여 수행한다.
상기 MBE 공정은 200∼1000℃의 온도 분위기에서 수행한다.
상기 필리형 액티브 패턴은 에피 Si층으로 형성한다.
상기 필라형 액티브 패턴을 형성하는 단계는, 상기 홀의 표면을 포함한 도전막 상에 Si막을 형성하는 단계; 상기 홀의 저면 및 도전막 상부에 형성된 Si막 부분을 식각하는 단계; 및 상기 홀 내에 에피 Si층을 형성하는 단계;를 포함한다.
상기 에피 Si층은 SEG(Selective Epitaxial Growth) 공정으로 형성한다.
상기 필라형 액티브 패턴은 상기 홀 상부로 돌출되도록 형성한다.
상기 제2접합 영역을 형성하는 단계는, 상기 게이트가 형성된 반도체 기판 상에 상기 제2인장막을 덮도록 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 필라형 액티브 패턴 상면에 형성된 제2인장막 부분을 노출시키는 단계; 및 상 기 노출된 제2인장막 부분 및 그 아래의 필라형 액티브 패턴의 상부 표면 내에 N형 불순물을 이온주입하는 단계;를 포함한다.
상기 제1접합 영역은 N형 이온주입층으로 형성한다.
본 발명은 수직형 트랜지스터의 형성시 수직형 채널의 상하부에 각각 배치되는 소오스/드레인 영역을 SiC막으로 형성함으로써, 상기 채널 영역의 반도체 기판 부분에 수직 방향, 즉, 채널 길이 방향으로 인장 응력을 가할 수 있다.
따라서, 본 발명은 엔모스(NMOS)의 이동도를 개선하여 캐패시턴스(Capacitance)가 증가되는 문제를 해결할 수 있으며, 이를 통해, 반도체 소자의 인버터(Inverter) 속도 및 동작 속도를 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(100)의 표면 상에 필라(Pillar)형 액티브 패턴(116)이 구비되어 있다. 상기 필라형 액티브 패턴(116)은 에피 Si층으로 이루어져 있다. 상기 필라형 액티브 패턴(116) 하단부 주위의 반도체 기판(100) 상에 제1인장막(104)이 형성되어 있으며, 상기 필라형 액티브 패턴(116) 상단부에는 제2인장막(118)이 형성되어 있다. 바람직하게는, 상기 제1인장막(104)은 상기 필라 형 액티브 패턴(116)의 하단부를 감싸도록 형성되어 있으며, 상기 제2인장막(118)은 상기 필라형 액티브 패턴(116)의 상단부 및 상단부의 측벽을 감싸도록 형성되어 있다. 또한, 상기 제1 및 제2인장막(104, 118)은 SiC막, 예컨대, 0.01≤x≤0.05인 Si1-xCx막을 포함하여 이루어져 있으며, 바람직하게, Si0 .99C0 .01막으로 이루어져 있다.
상기 제1인장막(104) 및 상기 필라형 액티브 패턴(116) 아래의 반도체 기판 (100)표면 내에 제1접합 영역(102)이 형성되어 있고, 상기 필라형 액티브 패턴(116)의 측벽에 게이트(108a)가 형성되어 있으며, 상기 제2인장막(118) 및 상기 필라형 액티브 패턴(116)의 상부 표면 내에 제2접합 영역(126)이 형성되어 있다. 상기 제1 및 제2접합 영역(102, 126)은 N형 이온주입층으로 형성되어 있으며, 상기 제1접합 영역(102)은 상기 필라형 액티브 패턴(116) 하부를 포함한 필라형 액티브 패턴(116) 사이의 반도체 기판(100) 표면 내에 라인 타입으로 형성되어 있다.
상기 게이트(108a)와 상기 제1 및 제2인장막(104, 118) 사이에 각각 제1 및 제2절연막(106, 110)이 형성되어 있고, 상기 게이트(108a)와 필라형 액티브 패턴(116) 사이에 제3절연막(112)과 Si막(114)이 형성되어 있다. 상기 제1절연막은, 예컨대, 산화막으로 이루어져 있으며, 상기 제2 및 제3절연막은, 예컨대, 질화막으로 이루어져 있다. 또한, 상기 제2절연막(110) 상에 상기 제2인장막(118)을 덮도록 제4절연막(120)이 형성되어 있고, 상기 제1절연막(106) 상에 제4절연막(120)을 덮도록 표면 평탄화가 이루어진 제6절연막(124)이 형성되어 있으며, 상기 제4절연막(120)과 제6절연막(124) 사이에 제5절연막(122)이 형성되어 있다. 상기 제4절연 막(120)과 제6절연막(124)을 산화막으로 이루어져 있고, 상기 제5절연막(122)은 질화막으로 이루어져 있다.
전술한 본 발명의 수직형 트랜지스터는 상기 필라형 액티브 패턴(116)의 상하부에 각각 형성되는 제1 및 제2접합 영역(102, 126)이 제1 및 제2인장막(104, 118), 예컨대, Si에 비해 격자 상수가 작은 Si0 .99C0 .01막을 포함하여 형성되어 있으며, 이를 통해, 채널 영역에 수직 방향, 즉, 채널 길이 방향으로 인장 응력이 인가된다. 그 결과, 본 발명은 상기 인장 응력이 인가된 상기 채널 영역 부분에서 전자들이 육면체 격자 구조를 가진 Si 원자의 6 면 중 유효 질량이 작은 면으로 이동한다. 따라서, 본 발명은 엔모스의 전자 이동도가 개선되며, 이에 따라, 본 발명의 트랜지스터는 향상된 인버터 속도 및 동작 속도를 갖는다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 수직형 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100)의 표면 내에 제1접합 영역(102)을 형성한다. 상기 제1접합 영역(102)은, 예컨대, 반도체 기판(100)의 표면 내에 N형 불순물을 이온주입하여 형성한다.
도 2b를 참조하면, 상기 제1접합 영역(102) 상에 제1인장막(104)을 형성한다. 상기 제1인장막(104)은 MBE(Molecular Beam Epitaxy), 또는, 클러스터(Cluster) 이온주입 공정을 통해 SiC막, 예컨대, 0.01≤x≤0.05인 Si1 - xCx막, 바람직하게, Si0 .99C0 .01막으로 형성한다. 상기 MBE 공정은 Si2H6 가스와 C2H2 가스를 사용 하여 200∼1000℃의 온도 분위기에서 수행함이 바람직하다. 상기 제1인장막(104) 상에, 예컨대, 산화막으로 제1절연막(106)을 형성한다.
도 2c를 참조하면, 상기 제1절연막(106) 상에 게이트 도전막(108)을 형성한다. 상기 게이트 도전막(108)은, 예컨대, 금속막으로 형성한다. 상기 게이트 도전막 상에 상기 게이트 도전막의 캡핑용으로 제2절연막(110)을 형성한다. 상기 제2절연막(110)은, 예컨대, 질화막으로 형성한다.
도 2d를 참조하면, 상기 제2절연막(110), 게이트 도전막(108), 제1절연막(106) 및 제1인장막(104)을 식각하여 반도체 기판(100) 상에 상기 제1접합 영역(102)을 노출시키는 홀(H)을 형성한다.
도 2e를 참조하면, 상기 홀(H)의 표면을 포함한 제2절연막(110) 상에 제3절연막(112)을 형성한다. 상기 제3절연막(112)은 상기 게이트 도전막(108)의 캡핑용으로 형성하는 것이며, 예컨대, 플라즈마 질화 처리를 통해 질화막으로 형성한다. 상기 제3절연막(112) 상에 ALD(Atomic Layer Deposition) 공정을 통해 Si막(114)을 형성한다. 상기 Si막(114) 상에 추가로 산화막(도시안됨)과 질화막(도시안됨)을 차례로 형성할 수도 있다.
도 2f를 참조하면, 상기 홀(H) 저면의 제1접합 영역(102)과 상기 제2절연막(110) 상에 형성된 Si막(114)과 제3절연막(112) 부분을 식각하여 상기 홀(H)의 측벽에만 상기 Si막(114)과 제3절연막(112)을 잔류시킨다. 이때, 상기 식각은 자기-정렬(Self-Alinged) 방식으로 진행한다. 상기 식각 후에는, 상기 Si막(114) 상에 추가로 형성된 산화막과 질화막을 케미컬(Chemical)로 제거하여, 상기 홀(H)의 측 벽 외측에 Si막(114)을 노출시킨다.
상기 노출된 Si막(114) 및 상기 홀(H)의 저면으로부터 SEG(Selective Epitaxial Growth) 공정을 통해 에피 Si층을 성장시켜 상기 홀(H) 내에 필라형 액티브 패턴(116)을 형성한다. 상기 필라형 액티브 패턴(116)은 상기 홀(H) 상부로 돌출되도록 형성한다.
도 2g를 참조하면, 상기 필라형 액티브 패턴(116)의 돌출된 부분에 제2인장막(118)을 형성한다. 상기 제2인장막(118)은 상기 필라형 액티브 패턴(116)의 상단부 및 필라형 액티브 패턴(116)의 상단부 측벽을 감싸도록 형성한다. 상기 제2인장막(118)은 MBE, 또는, 클러스터 이온주입 공정을 통해 SiC막, 예컨대, 0.01≤x≤0.05인 Si1 - xCx막, 바람직하게, Si0 .99C0 .01막으로 형성한다. 상기 MBE 공정은 Si2H6 가스와 C2H2 가스를 사용하여 200∼1000℃의 온도 분위기에서 수행함이 바람직하다.
도 2h를 참조하면, 상기 제2인장막(118)을 포함한 제2절연막(110)을 덮도록 반도체 기판(100)의 결과물 상에 제4절연막(120)을 형성한다. 상기 제4절연막(120)은, 예컨대, 산화막으로 형성한다. 그런 다음, 상기 제4절연막(120)의 표면을 평탄화, 예컨대, CMP(Chemical Mechanical Polishing)한다.
도 2i를 참조하면, 상기 제4절연막(120)과 제2절연막(110) 및 게이트 도전막(108)을 식각하여 상기 필라형 액티브 패턴(116)의 측벽에 게이트(108a)를 형성한다. 상기 게이트(108a)는 상기 필라형 액티브 패턴(116)의 측벽을 감싸는 환형으로 형성함이 바람직하다.
도 2j를 참조하면, 상기 게이트(108a)가 형성된 반도체 기판(100)의 전면 상에 상기 게이트(108a)의 캡핑용으로 제5절연막(122)을 형성한다. 상기 제5절연막(155)은, 예컨대, 질화막으로 형성한다. 상기 제5절연막(155) 상에, 바람직하게, 상기 필라형 액티브 패턴(116) 사이의 공간을 매립하도록 제6절연막(124)을 형성한다. 상기 제6절연막(124)은, 예컨대, 산화막으로 형성한다.
도 2k를 참조하면, 상기 제6절연막(124)과 제5절연막(122) 및 제4절연막(120)을 식각하여 상기 필라형 액티브 패턴(116) 상면에 형성된 제2인장막(118) 부분을 노출시킨다. 이때, 상기 필라형 액티브 패턴(116) 상면에 형성된 제2인장막(118) 부분의 일부 두께가 함께 식각될 수도 있다. 상기 노출된 제2인장막(118) 부분 및 그 아래의 필라형 액티브 패턴(116)의 상부 표면 내에 N형 불순물을 이온주입하여 제2접합 영역(126)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 수직형 트랜지스터의 형성을 완성한다.
전술한 본 발명의 실시예에 따른 수직형 트랜지스터는 접합 영역을 Si에 비해 격자 상수가 작은 Si0 .99C0 .01막을 포함한 반도체 기판 부분에 형성하며, 이를 통해, 채널 영역에 수직 방향, 즉, 채널 길이 방향으로 인장 응력을 인가할 수 있다. 그 결과, 본 발명은 상기 인장 응력이 인가된 상기 채널 영역 부분에서 전자들이 육면체 격자 구조를 가진 Si 원자의 6 면 중 유효 질량이 작은 면으로 이동하므로, 엔모스의 전자 이동도를 개선할 수 있다. 따라서, 본 발명은 인버터 속도 및 동작 속도를 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 단면도.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 수직형 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 제1접합 영역
104 : 제1인장막 106 : 제1절연막
108 : 게이트 도전막 108a : 게이트
110 : 제2절연막 112 : 제3절연막
114 : Si막 116 : 필라형 액티브 패턴
118 : 제2인장막 120 : 제4절연막
122 : 제5절연막 124 : 제6절연막

Claims (14)

  1. 표면 상에 필라(Pillar)형 액티브 패턴을 갖는 반도체 기판;
    상기 필라형 액티브 패턴의 수직 방향으로 인장 응력이 인가되도록, 상기 필라형 액티브 패턴 하단부 주위의 반도체 기판 상에 형성된 제1인장막과 상기 필라형 액티브 패턴 상단부에 형성된 제2인장막;
    상기 제1인장막 및 상기 필라형 액티브 패턴 아래의 반도체 기판 표면 내에 형성된 제1접합 영역;
    상기 필라형 액티브 패턴의 측벽에 형성된 게이트; 및
    상기 제2인장막 및 상기 필라형 액티브 패턴의 상부 표면 내에 형성된 제2접합 영역;
    을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 및 제2인장막은 Si1 - xCx막(0.01≤x≤0.05)을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
  3. 제 1 항에 있어서,
    상기 필라형 액티브 패턴은 에피 Si층으로 이루어진 것을 특징으로 하는 수 직형 트랜지스터.
  4. 반도체 기판의 표면 내에 제1접합 영역을 형성하는 단계;
    상기 제1접합 영역 상에 제1인장막을 형성하는 단계;
    상기 제1인장막 상에 도전막을 형성하는 단계;
    상기 도전막과 제1인장막을 식각하여 상기 제1접합 영역을 노출시키는 홀을 형성하는 단계;
    상기 홀 내에 필라형 액티브 패턴을 형성하는 단계;
    상기 필라형 액티브 패턴 상단부에 제2인장막을 형성하는 단계;
    상기 도전막을 식각하여 상기 필라형 액티브 패턴의 측벽에 게이트를 형성하는 단계; 및
    상기 제2인장막 및 그 아래의 필라형 액티브 패턴의 상부 표면 내에 제2접합 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2인장막은 Si1 - xCx막(0.01≤x≤0.05)을 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  6. 제 4 항에 있어서,
    상기 제1 및 제2인장막은 MBE(Molecular Beam Epitaxy), 또는, 클러스터(Cluster) 이온주입 공정을 통해 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  7. 제 6 항에 있어서,
    상기 MBE 공정은 Si2H6 가스와 C2H2 가스를 사용하여 수행하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  8. 제 6 항에 있어서,
    상기 MBE 공정은 200∼1000℃의 온도 분위기에서 수행하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  9. 제 4 항에 있어서,
    상기 필리형 액티브 패턴은 에피 Si층으로 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  10. 제 4 항에 있어서,
    상기 필라형 액티브 패턴을 형성하는 단계는,
    상기 홀의 표면을 포함한 도전막 상에 Si막을 형성하는 단계;
    상기 홀의 저면 및 도전막 상부에 형성된 Si막 부분을 식각하는 단계; 및
    상기 홀 내에 에피 Si층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  11. 제 10 항에 있어서,
    상기 에피 Si층은 SEG(Selective Epitaxial Growth) 공정으로 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  12. 제 4 항에 있어서,
    상기 필라형 액티브 패턴은 상기 홀 상부로 돌출되도록 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  13. 제 4 항에 있어서,
    상기 제2접합 영역을 형성하는 단계는,
    상기 게이트가 형성된 반도체 기판 상에 상기 제2인장막을 덮도록 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 필라형 액티브 패턴 상면에 형성된 제2인장막 부분을 노출시키는 단계; 및
    상기 노출된 제2인장막 부분 및 그 아래의 필라형 액티브 패턴의 상부 표면 내에 N형 불순물을 이온주입하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
  14. 제 4 항에 있어서,
    상기 제1접합 영역은 N형 이온주입층으로 형성하는 것을 특징으로 하는 수직형 트랜지스터의 형성방법.
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