KR20090073003A - Ｌｇａ 기판 및 그 제조 방법 - Google Patents

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Abstract

랜드 그리드 어레이(land grid array : LGA) 기판은 구축 유전체 재료(150), 적어도 하나의 금속층(125) 및 그 위에 형성된 땜납 레지스트(155)를 갖는 코어(110)와, 상기 금속층에 전기적으로 접속된 전기적으로 도전성 LGA 패드(120)와, 상기 전기적으로 도전성 LGA 패드 상의 니켈층(121)과, 상기 니켈층 상의 팔라듐층(122)과, 상기 팔라듐층 상의 금층(123)을 포함한다.

Description

ＬＧＡ 기판 및 그 제조 방법{LGA SUBSTRATE AND METHOD OF MAKING SAME}
본 발명은 전반적으로 마이크로일렉트로닉 디바이스에 대한 랜드 그리드 어레이(land grid array : LGA) 기판에 관한 것으로서, 보다 구체적으로, LGA 기판과 사용하기 위한 서피스 피니쉬(surface finish) 재료에 관한 것이다.
다수의 마이크로일렉트로닉 시스템은 마이크로일렉트로닉 시스템의 인쇄 회로 기판 또는 다른 구성요소와 전기적으로 통합되어야 하는 마이크로프로세서 또는 다른 집적 회로를 포함한다. 이러한 시스템은 집적 회로 디바이스를 수신하고 이와 전기적 접속을 형성하는 소켓 인터페이스를 이용할 수 있다. BGA(ball grid array), PGA(pin-grid array), LGA(land grid array)와 같은 아키텍처에 근거하는 것을 포함하여 각종 소켓 유형이 존재한다.
BGA 및 PGA 패키징은 인쇄 회로 기판과 접속을 형성하도록 땜납 볼 및 핀을 각각 사용한다. 이와 대조적으로, LGA 패키징은 기판 상에서 이러한 피쳐(features)를 가지며, 핀 또는 땜납 볼 대신에, 인쇄 회로 기판 상에 탑재된 소켓에 전기적으로 도전성 피쳐(즉, LGA 소켓 핀)를 접촉하는 구리를 포함하는 금속 스택업(stack-up) 상에서 통상 금 도금 재료로 이루어지는 패드이다. LGA 유닛 및 소켓 사이의 접촉 저항을 감소시키기 위해, LGA 기판은 니켈 및 두꺼운 금으로 이루어진 층을 포함하는 서피스 피니쉬로 처리된다. 현재, 몇몇 LGA 기판은 소켓 및 패키지 사이의 적절하게 낮은 접촉 저항에 대해 충분한 금속층을 제공하는 무전해 니켈 침지 금 무전해 금(electroless nickel-immersion gild-electroless gold : ENIG+EG) 서피스 피니쉬를 사용한다. 그러나, ENIG+EG 서피스 피니쉬는 고 비용으로 인해 어려움을 겪고 땜납 접합부에서의 금속 스택업에 따라, 제 1 레벨 인터커넥트(first level interconnect FLI) 일렉트로마이그레이션 바이어스 테스팅(electromigration bias testing)에서의 낮은 MTTF(mean time to failure)로 인한 어려움을 겪을 수 있다.
개시된 실시예는 첨부 도면과 결합하여 취해진 후술하는 상세한 설명을 읽음으로써 가장 잘 이해될 것이다.
설명의 간략성 및 명확성을 위해, 도면은 일반적인 방식의 구성을 도시하며, 잘 알려진 특징 및 기법의 설명 및 세부 사항은 본 발명의 개시된 실시예의 설명을 불필요하게 모호하게 하는 것을 방지하도록 생략될 수 있다. 추가적으로, 도면의 요소는 반드시 축적대로 도시되어 있지 않다. 예를 들어, 도면의 몇몇 요소의 설명은 본 발명의 실시예를 이해하는데 도움을 주도록 다른 요소에 대해 확대될 수도 있다. 상이한 도면의 동일한 참조 부호는 동일한 요소를 나타낸다.
상세한 설명 및 청구 범위에서의 "제 1", "제 2", "제 3 ", "제 4 " 등의 용어는, 필요하다면, 유사한 요소 간을 구별하는데 사용되며, 반드시 특정의 순차적인 또는 순서적인 순서를 기술하기 위한 것은 아니다. 이들 용어는 본 명세서에서 기술된 본 발명의 실시예가, 예를 들어, 본 명세서에서 도시되거나 또는 달리 기술된 것 이외의 순서로 동작이 가능하도록 적절한 환경 하에서 상호 교환 가능하다는 것을 이해해야 한다. 마찬가지로, 본 명세서에서 방법이 일련의 단계를 포함하는 것으로서 기술되는 경우, 본 명세서에서 제시된 바와 같은 이러한 단계의 순서는 반드시 이러한 단계가 수행될 수 있는 순서만이 아니며, 특정의 언급된 단계가 가능하게는 생략될 수 있고/있거나 본 명세서에서 기술되지 않은 특정의 다른 단계가 가능하게는 본 방법에 부가될 수 있다. 또한, "포함하다", "구비하다", "갖다"의 용어 및 임의의 그 결합은 요소의 리스트를 포함하는 프로세스, 방법, 물품 또는 장치가 반드시 이들 요소로 제한되지 않도록 비배타적인 내포를 포함하도록 의도되지만, 이러한 프로세스, 방법, 물품 또는 장치로 명시적으로 리스트되거나 이들에 대해 고유하지 않은 다른 요소를 포함할 수 있다.
상세한 설명 및 청구 범위에서의 "좌측", "우측", "전면 ", "후면", "상부", "하부", "위에서", "아래에서" 등의 용어는, 필요하다면, 유사한 요소 간을 구별하는데 사용되며, 반드시 특정의 순차적인 또는 순서적인 순서를 기술하기 위한 것은 아니다. 이들 용어는 본 명세서에서 기술된 본 발명의 실시예가, 예를 들어, 본 명세서에서 도시되거나 또는 달리 기술된 것 이외의 순서로 동작이 가능하도록 적 절한 환경 하에서 상호 교환 가능하다는 것을 이해해야 한다. 본 명세서에서 사용된 바와 같은 "결합"이란 용어는 전기적인 또는 비전기적인 순서로 직접적으로 또는 간접적으로 접속된 것으로서 정의된다. 본 명세서에서 서로 간에 "인접"하는 것으로서 기술된 객체는 어구가 사용되는 문맥에 대해 적절하게, 서로 간에 물리적으로 접촉하거나, 서로 간에 매우 근접하거나, 또는 서로 간에 동일한 일반적인 구역 또는 영역 내에 있을 수 있다. 본 명세서에서 "일 실시예에서"란 어구의 출현은 반드시 동일한 실시예를 모두 지칭하는 것은 아니다.
본 발명의 일 실시예에서, LGA(land grid array) 기판은 구축 유전체 재료, 적어도 하나의 금속층 및 그 위에 형성된 땜납 레지스트를 갖는 코어와, 금속층에 전기적으로 접속된 전기적으로 도전성 LGA 패드와, 전기적으로 도전성 LGA 패드 상의 니켈층과, 니켈층 상의 팔라듐층과, 팔라듐층 상의 금층을 포함한다.
LGA 기판 상에서 현재의 ENIG+EG 서피스 피니쉬를 NiPdAu로 대체하면 (야금 스택업에 따라) 기판 내의 특정의 임계 전력 다이버시티의 최대 전류 운반 성능을 증가시키는 한편, 기판 제조 프로세스로부터의 두껍고 고가의 EG층의 제거로 인한 단위 비용의 현저한 감소를 제공한다. FLI 일렉트로마이그레이션 MTTF는 또한 야금 스택업에 따라, 현저하게 향상될 수 있다.
이제 도면을 참조하면, 본 발명의 실시예에 따른 LGA 기판(100)의 측면도이다. 도 1에 도시된 바와 같이, LGA 기판(100)은 구축 유전체 재료(150), 적어도 하나의 금속층(125) 및 그 위에 형성된 땜납 레지스트(155)를 갖는 코어(110)와, 금속층에 전기적으로 접속된 (구리 랜드 등과 같은) 전기적으로 도전성 LGA 패 드(120)와, 전기적으로 도전성 LGA 패드 상의 니켈층(121)과, 니켈층 상의 팔라듐층(122)과, 상기 팔라듐층 상의 금층(123)을 포함한다.
LGA 기판(100)은 금층(123)에 접촉하는 핀(181)을 갖는 소켓(180)에 대해 전기적으로 도전성(예를 들어, 구리) 컬럼(171)을 갖는 다이(170)를 포함한다. (도시되지 않은 실시예에서, 전기적으로 도전성 컬럼(171)은 땜납 UBM(under bump metallization) 등으로 대체됨) 땜납 범프(175)는 금속층(125)에 전기적으로 접속되는 C4(controlled collapse chip connect) 패드(130)에 다이(170)를 전기적으로 접속한다. 코어(110)는 랜드 그리드 어레이 패드(120)에 대해 구리 또는 다른 C4 패드(130)의 시스(sheath)에 의해 둘러싸인 플러그(140)를 포함한다. 랜드 그리드 어레이 패드(120)와 같이, C4 패드(130)는 니켈층(121), 니켈층(121) 위의 팔라듐층(122), 팔라듐층(122) 위의 금층(123)으로 코딩된다. 적어도 하나의 실시예에서, 도 1의 LGA 기판(100)의 이들 피쳐 상에서 Ni, Pd 및 Au층에 대한 동일한 참조 부호를 사용하므로, NiPdAu 서피스 피니쉬 스택 내의 각각의 개벼럭인 금속층은 랜드 그리드 어레이 패드(120) 및 C4 패드(130) 상에 동시에 형성된다는 것에 주목해야 한다. LGA 기판(100)은 언더필(underfill) 재료(160)를 더 포함한다.
일 실시예에서, 니켈층(121)은 대략 5 마이크로미터 및 대략 10 마이크로미터 사이의 두께를 갖는다. 동일한 또는 다른 실시예에서, 팔라듐층은 대략 0.01 마이크로미터 및 대략 0.1 마이크로미터 사이의 두께를 가지며, 동일한 또는 다른 실시예에서, 금층(123)은 대략 0.01 마이크로미터 및 대략 0.5 마이크로미터 사이의 두께를 갖는다.
도 2는 본 발명의 실시예에 따른 LGA 기판을 제조하는 방법(200)을 도시하는 플로우차트이다. 방법(200)의 단계(210)는 구축 유전체 재료, 적어도 하나의 금속층 및 그 위에 형성된 땜납 레지스트를 갖는 코어를 제공하는 것이다. 일례로서, 코어는 도 1에 도시되어 있는 코어(110)와 유사할 수 있다. 다른 예로서, 구축 유전체 재료, 적어도 하나의 금속층 및 땜납 레지스트는 각각, 구축 유전체 재료(150), 적어도 하나의 금속층(125) 및 땜납 레지스트(155)와 유사할 수 있으며, 이들 모두는 도 1에 도시되어 있다.
방법(200)의 단계(220)는 전기적으로 도전성 랜드 그리드 어레이 패드를 금속층에 전기적으로 접속하는 것이다. 일례로서, 랜드 그리드 어레이 패드는 도 1에 도시되어 있는 랜드 그리드 어레이 패드(120)와 유사할 수 있다.
방법(200)의 단계(230)는 전기적으로 도전성 랜드 그리드 어레이 패드 상에서 니켈층을 형성하는 것이다. 일례로서, 니켈층은 도 1에 도시되어 있는 니켈층(121)과 유사할 수 있다. 일 실시예에서, 단계(230)는 무전해 도금 프로세스를 이용하여 니켈층을 도금하는 것을 포함한다.
방법(200)의 단계(240)는 니켈층 상에 팔라듐층을 형성하는 것이다. 일례로서, 팔라듐은 도 1에 도시되어 팔라듐층(122)과 유사할 수 있다. 일 실시예에서, 단계(240)는 무전해 도금 프로세스를 이용하여 팔라듐층을 도금하는 것을 포함한다. 무전해 팔라듐 욕(bath)은 환원제가 도금 용액으로부터 양으로 대전된 팔라듐 이온에 전자를 제공하는 산화-환원 밤응을 이용하여 니켈층 상으로 얇은 팔라듐층을 증착한다. 다른 실시예에서, 단계(240)는 침지 도금 프로세스를 이용하여 팔라 듐층을 도금하는 것을 포함한다. 이러한 반응에서, 팔라듐 원자는 화학적 변위 반응에서의만 증착된다. 침지 도금은 도금되는 재료의 상부층이 도금 금속층으로 치환되는 것을 의미하는 치환 프로세스이다. 이것은 일단 원래의 금속 표면이 더 이상이 노출되지 않으면 침지 프로세스는 자체 제한적이므로 도금층의 두께를 제한한다.
방법(200)의 단계(250)는 팔라듐층 상에 금층을 형성하는 것이다. 일례로서, 금층은 도 1에 도시되어 금층(123)과 유사할 수 있다. 일 실시예에서, 단계(250)는 침지 도금 프로세스를 이용하여 금층을 도금하는 것을 포함한다. 일 실시예에서, 단계(250)는 무전해 도금 프로세스를 이용하여 금층을 도금하는 것을 포함한다. 일 실시예에서, 단계(250)는침지 도금 프로세스 및 무전해 도금 프로세스를 이용하여 금층을 도금하는 것을 포함한다.
도금 프로세스 또는 프로세스들의 선택은 적어도 얼마 정도는 금층의 원하는 두께에 의존할 수 있다. 도금층의 원하는 두께가 침지 도금 기법에 의해 획득될 수 있는 것보다 두꺼우면, 침지 도금 대신에, 또는 이에 추가하여 다른 방법이 사용되어야 한다. 침지 도금 및 무전해 도금이 사용되더라도 결과는 (금 또는 다른 재료이든 간에) 도금되는 단일의 물질층이며; 전형적으로 침지 기법을 이용하여 도금되는 것과 무전해 기법을 이용하여 도금되는 것 사이의 경계가 검출될 수 없다는 것에 주목해야 한다.
도 3은 본 발명의 상이한 실시예에 따른 LGA 기판을 제조하는 방법(300)을 도시하는 플로우차트이다. 방법(300)의 단계(310)는 구축 유전체 재료, 적어도 하 나의 금속층 및 내부에 형성된 땜납 레지스트를 가지며, 금속층에 전기적으로 접속된 전기적으로 도전성 랜드 그리드 어레이를 갖는 코어를 제공하는 것이다. 일례로서, 코어, 구축 유전체 재료, 적어도 하나의 금속층 및 땜납 레지스트는 각각, 코어(110), 구축 유전체 재료(150), 금속층(125), 땜납 레지스트(155) 및 랜드 그리드 어레이 패드(120)와 유사할 수 있으며, 이들 모두는 도 1에 도시되어 있다.
방법(300)의 단계(320)는 무전해 도금 프로세스를 이용하여 전기적으로 도전성 랜드 그리드 어레이 패드 상에 니켈층을 도금하는 것이다. 일례로서, 니켈층은 도 1에 도시되어 니켈층(121)과 유사할 수 있다. 일 실시예에서, 단계(320)는 니켈층이 대략 5 마이크로미터 및 대략 10 마이크로미터 사이의 두께를 갖도록 하는 것을 포함한다.
방법(300)의 단계(330)는 무전해 도금 프로세스 또는 침지 도금 프로세스를 이용하여 니켈층 상에 팔라듐층을 도금하는 것이다. 일례로서, 팔라듐층은 도 1에 도시되어 있는 팔라듐층(122)과 유사할 수 있다. 일 실시예에서, 단계(330)는 팔라듐층이 대략 0.01 마이크로미터 및 대략 0.1 마이크로미터 사이의 두께를 갖도록 하는 것을 포함한다.
방법(300)의 단계(340)는 팔라듐층 상에 금층을 도금하는 것이다. 일례로서, 금층은 도 1에 도시되어 있는 금층(123)과 유사할 수 있다. 일 실시예에서, 단계(340)는 침지 도금 프로세스를 이용하는 것을 포함한다. 다른 실시예에서, 단계(340)는 무전해 도금 프로세스를 이용하는 것을 포함한다. 다른 실시예에서, 단계(340)는 침지 도금 프로세스 및 무전해 도금 프로세스를 이용하는 것을 포함한 다. 일 실시예에서, 단계(340)는 금층이 대략 0.01 마이크로미터 및 대략 0.5 마이크로미터 사이의 두께를 갖도록 하는 것을 포함한다.
실패에 의한 LGA 유닛의 퍼센티지 및 시간의 관계는 사용되는 서피스 피니쉬의 유형에 따라 변화한다. 본 발명의 실시예에 따른 NiPdAu 서피스 피니쉬는 특정의 C4 댐납 야금에 대해, 표준 ENIG+EG 서피스 피니쉬에 의해 가능한 것 이상으로 40 퍼센트만큼의 일렉트로마이그레이션 MTTF의 향상을 제공한다. 향상의 양은 NiPdAu 서피스 피니쉬와 함께 사용된 땜납의 유형에 부분적으로 의존한다.
본 발명은 특정의 실시예를 참조하여 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 사상 또는 범위로부터 벗어나지 않고 각종 변경이 행해질 수 있음이 이해될 것이다. 따라서, 본 발명의 실시예의 개시 내용은 본 발명의 범위를 예시하기 위한 것으로 의도되며 제한하도록 의도되는 것은 아니다. 본 발명의 범위는 첨부된 특허 청구 범위에 의해 요구된 정도로만 제한되는 것으로 의도된다. 예를 들어, 당 분야에서 통상의 지식을 가진 자라면, 본 명세서에서 개시된 LGA 기판 및 관련 방법이 다양한 실시예로 구현될 수 있고, 특정의 이들 실시예의 전술한 설명은 반드시 모든 가능한 실시예의 완전한 설명을 나타내는 것은 아니라는 것을 용이하게 명백해질 것이다.
추가적으로, 문제점에 대한 이점, 다른 장점 및 해결책은 특정의 실시예에 대해 기술되어 왔다. 그러나, 임의의 이점, 다른 장점, 또는 해결책이 발생하거나 보다 표면되도록 할 수 있는 문제점에 대한 이점, 다른 장점, 해결책은 임의의 특허 청구 범위 또는 모든 특허 청구 범위의 중요하거나, 요구되거나, 추정된 특징 또는 요소로서 구성되지는 않는다.
또한, 본 명세서에서 개시된 실시예는 및 제한은 실시예 및/또는 제한이 (1) 특허 청구 범위에 명시적으로 청구되지 않고, (2) 균등물의 교시 하에 특허 청구 범위에서의 명시적인 요소 및/또는 제한의 잠재적인 균등물인 경우, 지시의 교시 하에 공적으로 지시되지 않는다.
도 1은 본 발명의 실시예에 따른 LGA 기판의 측면도,
도 2는 본 발명의 실시예에 따른 LGA 기판을 제조하는 방법을 도시하는 플로우차트,
도 3은 본 발명의 상이한 실시예에 따른 LGA 기판을 제조하는 방법을 도시하는 플로우차트.
도면의 주요 부분에 대한 부호의 설명
100 : LGA 기판 110 : 코어
120 : 랜드 그리드 어레이 패드 121 : 니켈층
122 : 팔라듐층 123 : 금층
125 : 금속층 150 : 구축 유전체 재료
155 : 땜납 레지스트

Claims (15)

  1. 랜드 그리드 어레이(land grid array : LGA) 기판으로서,
    구축 유전체 재료, 적어도 하나의 금속층 및 그 위에 형성된 땜납 레지스트를 갖는 코어와,
    상기 금속층에 전기적으로 접속된 전기적으로 도전성인 LGA 패드와,
    상기 전기적으로 도전성인 LGA 패드 상의 니켈층과,
    상기 니켈층 상의 팔라듐층과,
    상기 팔라듐층 상의 금층을 포함하는
    LGA 기판.
  2. 제 1 항에 있어서,
    상기 니켈층은 대략 5 마이크로미터 및 대략 10 마이크로미터 사이의 두께를 갖고, 상기 팔라듐층은 대략 0.01 마이크로미터 및 대략 0.1 마이크로미터 사이의 두께를 가지며, 상기 금층은 대략 0.01 마이크로미터 및 대략 0.5 마이크로미터 사이의 두께를 갖는 LGA 기판.
  3. LGA 기판을 제조하는 방법으로서,
    구축 유전체 재료, 적어도 하나의 금속층 및 그 위에 형성된 땜납 레지스트를 갖는 코어를 제공하는 단계와,
    상기 금속층에 전기적으로 도전성인 LGA 패드를 전기적으로 접속하는 단계와,
    상기 전기적으로 도전성인 LGA 패드 상에서 니켈층을 형성하는 단계와,
    상기 니켈층 상에서 팔라듐층을 형성하는 단계와,
    상기 팔라듐층 상에서 금층을 형성하는 단계를 포함하는
    LGA 기판 제조 방법.
  4. 제 3 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  5. 제 3 항에 있어서,
    상기 팔라듐층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  6. 제 3 항에 있어서,
    상기 팔라듐층을 형성하는 단계는 침지 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  7. 제 3 항에 있어서,
    상기 금층을 형성하는 단계는 침지 도금 프로세스를 이용하여 상기 금층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈층을 도금하는 단계를 포함하고, 상기 팔라듐층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  9. 제 7 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈 층을 도금하는 단계를 포함하고, 상기 팔라듐층을 형성하는 단계는 침지 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  10. 제 3 항에 있어서,
    상기 금층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 금층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  11. 제 10 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈층을 도금하는 단계를 포함하고, 상기 팔라듐층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  12. 제 10 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈층을 도금하는 단계를 포함하고, 상기 팔라듐층을 형성하는 단계는 침지 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  13. 제 3 항에 있어서,
    상기 금층을 형성하는 단계는 침지 도금 프로세스 및 무전해 도금 프로세스를 이용하여 상기 금층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  14. 제 13 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈층을 도금하는 단계를 포함하고, 상기 팔라듐층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
  15. 제 13 항에 있어서,
    상기 니켈층을 형성하는 단계는 무전해 도금 프로세스를 이용하여 상기 니켈층을 도금하는 단계를 포함하고, 상기 팔라듐층을 형성하는 단계는 침지 도금 프로세스를 이용하여 상기 팔라듐층을 도금하는 단계를 포함하는 LGA 기판 제조 방법.
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