KR20090072270A - 안정적 데이터 액세스를 위한 반도체 메모리 장치 및 그방법 - Google Patents

안정적 데이터 액세스를 위한 반도체 메모리 장치 및 그방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치가 환경적 변화나 동작 주파주의 변화에도 신뢰성 있는 컬럼 액세스 동작을 보장할 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 읽기 명령에 대응하여 로컬 데이터 라인에 인가된 데이터가 감지 증폭되어 글로벌 데이터 라인으로 전달하기 시작한 후 일정시간이 지나 데이터를 감지 증폭한 비트라인 감지 증폭기와 로컬 데이터 라인의 연결을 끊기 위한 내부 제어 회로를 포함한다. 따라서, 본 발명은 프로세스, 전압 레벨, 온도 등의 환경적 변화나 동작 주파수의 변화에도 로컬 데이터 라인으로 인가된 데이터를 글로벌 데이터 라인으로 전달하는 데 있어 발생할 수 있는 데이터 신뢰성의 저하를 막을 수 있다.
메모리 장치, 컬럼 명령, 반도체, 컬럼 액세스, 컬럼 선택 신호

Description

안정적 데이터 액세스를 위한 반도체 메모리 장치 및 그 방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD FOR RELIABLE DATA ACCESS}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 프로세스, 전압 레벨, 온도 등의 환경적 변화에도 데이터 액세스를 위한 내부 동작을 수행하는데 필요한 동작 마진을 안정적으로 확보하기 위한 장치 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하 거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치의 동작은 단위셀에 저장된 데이터를 읽어내거나 외부에서 입력되는 데이터를 단위셀에 쓰기 위한 여러 제어회로 및 이러한 입출력 데이터를 전달하기 위한 연결선과 연결 장치 등을 통해 지연된다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮출 수 있다. 특히, 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 데이터의 입출력을 빠르게 하기 위해서는 단위셀에 저장된 데이터를 감지 및 증폭하고 데이터 라인을 통해 외부로 전달하는 데 오차가 없어야 한다. 또한, 반도체 메모리 장치는 데이터를 출력한 뒤에는 원래의 자리에 재저장하고, 다음번 데이터 액세스 동작을 위해 비트 라인을 프리차지해야 하는 등의 필수 동작도 수행해야 한다. 이렇듯 반도체 메모리 장치는 더욱 빠른 시간 내에 전술한 동작을 수행할 것을 요구받지만 높은 주파수를 가지는 시스템 클록으로 인해 외부 명령에 따라 수행되는 다수의 내부 동작들을 제어하는 것은 더욱 복잡해지고 있다. 만약 각각의 내부 동작이 정해진 시간 내에 수행되지 못할 경우, 반도체 메모리 장치는 동작의 신뢰성을 잃게 된다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 컬럼 제어신호 생성부(110), 제 1 지연부(120), 쓰기 인에이블 생성부(130), 제 2 지연부(140), 제 3 지연부(150), 및 읽기 인에이블 생성부(160)를 포함한다.
외부로부터 쓰기 명령이 인가된 경우, 반도체 메모리 장치는 단위셀에 연결된 비트 라인으로 인가되는 데이터를 전달하기 위한 쓰기 인에이블 신호(BWEN)와 컬럼 선택 신호(YI)를 활성화하여야 한다. 반면, 외부로부터 읽기 명령이 인가된 경우, 반도체 메모리 장치는 단위셀로부터 출력된 데이터를 외부로 전달하기 위한 컬럼 선택 신호(YI)와 읽기 인에이블 신호(IOSTB)를 활성화하여야 한다. 여기서, 쓰기 인에이블 신호(BWEN)는 글로벌 입출력 라인(GIO)을 통해 전달된 데이터들을 로컬 입출력 라인(LIO)로 전달하기 위한 쓰기 드라이버를 제어하기 위한 신호이고, 컬럼 선택 신호(YI)는 로컬 입출력 라인(LIO)에 전달된 데이터를 비트라인 센스 앰프(Bit Line Sense Amplifier, BLSA)로 전달하기 위한 스위칭 수단을 제어하기 위한 신호이다. 또한, 읽기 인에이블 신호(IOSTB)는 로컬 입출력 라인(LIO)에 전달된 데이터들을 감지 증폭하여 글로벌 입출력 라인(GIO)으로 전달하기 위한 입출력 센스 앰프(I/O Sense Amplifier, IOSA)를 활성화하는 신호이다.
먼저, 컬럼 제어신호 생성부(110)는 외부로부터 인가된 명령을 디코딩한 결과를 출력하는 명령 디코더(미도시)에서 출력된 컬럼 액세스 명령을 인가받아 컬럼 액세스 인에이블 신호(YAE)를 출력한다. 컬럼 액세스 인에이블 신호(YAE)는 제 1 지연부(120) 및 제 2 지연부(140)로 입력된다. 제 1 지연부(120)는 외부로부터 인가된 명령이 읽기 명령인지 쓰기 명령인지를 나타내는 명령 인지 신호(WT)에 대응하여 컬럼 액세스 인에이블 신호(YAE)를 일정시간 지연한 뒤 쓰기 인에이블 생성부(130)로 출력한다. 구체적으로, 외부로부터 인가된 명령이 쓰기 명령일 경우 제 1 지연부(120)는 컬럼 액세스 인에이블 신호(YAE)를 일정 시간 지연한 뒤 출력하지만, 읽기 명령일 경우엔 제 1 지연부(120)는 비활성화된다. 쓰기 인에이블 생성부(130)는 제 1 지연부(120)의 출력에 대응하여 쓰기 인에이블 신호(BWEN)를 활성화한다.
컬럼 액세스 인에이블 신호(YAE)를 입력받은 제 2 지연부(140)는 일정시간 지연한 후 컬럼 선택 신호(YI)를 출력한다. 또한, 명령 인지 신호(WT)에 대응하여제 2 지연부(140)는 외부로부터 읽기 명령이 인가된 경우 제 2 지연부(140)는 컬럼 선택 신호(YI)를 제 3 지연부(150)로 출력하지만, 외부로부터 쓰기 명령이 인가된 경우에는 제 2 지연부(140)는 제 3 지연부(150)로 신호를 전달하지 않는다. 외부로부터 읽기 명령이 인가된 경우, 제 3 지연부(150)는 제 2 지연부(140)의 출력을 일정 시간 지연하여 읽기 인에이블 생성부(160)로 출력한다. 읽기 인에이블 생성 부(160)는 제 3 지연부(150)의 출력에 대응하여 읽기 인에이블 신호(IOSTB)를 활성화한다.
전술한 바와 같이, 다수의 지연수단을 이용하여 컬럼 액세스 인에이블 신호(YAE)의 지연량을 각각 다르게 하여 쓰기 인에이블 신호(BWEN), 컬럼 선택 신호(YI), 읽기 인에이블 신호(IOSTB)를 제어하는 것은 읽기 또는 쓰기 동작에 따라 각각 서로 다른 시점에 활성화되도록 하여 반도체 메모리 장치의 동작을 최적화하기 위해서이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 특히, 도 2는 읽기 명령이 인가된 경우 반도체 메모리 장치의 내부 동작을 설명하고 있다.
반도체 메모리 장치가 읽기 명령에 대응하는 단위셀에서 출력된 데이터를 감지 증폭한 뒤 컬럼 선택 신호(YI)에 대응하여 로컬 데이터 라인(LIO, LIOB)로 전달한 뒤 입출력 센스 앰프(IOSA)에 의해 증폭된다. 이를 위해, 먼저 로컬 데이터 라인(LIO)를 프리차지하기 위한 로컬 라인 프리차지 신호(LIOPCG)가 논리 로우 레벨로 비활성화된다. 이후 컬럼 선택 신호(YI)가 컬럼 선택 구간(YIP) 동안 논리 하이 레벨로 활성화되면 감지증폭된 데이터가 로컬 데이터 라인(LIO, LIOB)로 전달된다. 전달된 데이터는 컬럼 선택 신호(YI)가 활성화된 후 데이터 전달 시간(tYIO)이 지난 뒤 활성화되는 읽기 인에이블 신호(IOSTB)에 의해 증폭된다.
여기서, 데이터 전달 시간(tYIO)은 단위셀에서 감지 증폭된 데이터가 컬럼 선택 신호(YI)에 대응하여 동작하는 스위칭 수단을 통해 로컬 데이터 라인(LIO, LIOB)에 전달되어 로컬 데이터 라인 쌍의 전위차가 최소 입출력 센스 앰프(IOSA)가 감지 증폭할 수 있을 때까지 되는데 소요되는 시간을 의미한다. 따라서, 컬럼 선택 신호(YI)가 활성화되는 컬럼 선택 구간(YIP)은 데이터 전달 시간(tYIO)보다 길게 유지되어야 한다. 또한, 로컬 데이터 라인(LIO, LIOB)에 전달된 데이터를 감지증폭하기 위한 감지증폭시간(tYIO_OVER) 역시 보장되어야 한다. 즉, 컬럼 선택 구간(YIP)은 데이터 전달 시간(tYIO) 이후 최소한의 감지증폭시간(tYIO_OVER)을 보장할 수 있어야 한다. 입출력 센스 앰프(IOSA)가 데이터를 감지증폭하여 글로벌 입출력 라인(GIO)에 전달할 수 있으면, 컬럼 선택 신호(YI)는 비활성화된다. 마지막으로, 컬럼 선택 신호(YI)가 비활성화된 후 일정 시간(tYL)이 지나면, 다시 로컬 라인 프리차지 신호(LIOPCG)가 논리 하이 레벨로 활성화되어 로컬 데이터 라인(LIO, LIOB)은 프리차지된다. 여기서, 로컬 라인 프리차지 신호(LIOPCG)의 활성화 여부는 컬럼 액세스 인에이블 신호(YAE)에 의해 결정된다.
읽기 동작을 통해 살펴보았듯이, 컬럼 선택 신호(YI)와 읽기 인에이블 신호(IOSTB)가 활성화되어야 하는 시점이 서로 상이하기 때문에, 도 1에 도시된 바와 같이 제 3 지연부(150)를 사용하여 각 신호의 활성화 시점을 제어하였다. 아울러, 쓰기 동작에서 쓰기 인에이블 신호(BWEN)와 컬럼 선택 신호(YI)가 활성화되는 시점이 어떻게 달라져야 하는 지는 당업자라면 충분히 알 수 있는 것이므로, 여기서 구체적 설명을 생략한다.
전술한 읽기 동작에서, 컬럼 선택 신호(YI)와 읽기 인에이블 신호(IOSTB)가 활성화되는 시점은 반도체 메모리 장치의 고속 동작을 보장하기 위해 매우 중요하 다. 예를 들어, 읽기 인에이블 신호(IOSTB)의 활성화 시점이 뒤처진다면 컬럼 선택 신호(YI)의 펄스 폭이 더욱 넓어져야 한다. 결국, 읽기 인에이블 신호(IOSTB)의 활성화 시점을 조절하기 위해서는 제 3 지연부(150)의 지연량과 컬럼 제어신호 생성부(110)에서 생성된 컬럼 액세스 인에이블 신호(YAE)의 펄스 폭을 제어해야 한다. 하지만, 실제로 구현된 반도체 메모리 장치 내 서로 다른 두 회로(즉, 컬럼 제어신호 생성부(110)와 제 3 지연부(150)) 내 예정된 지연량을 가진 지연소자들을 통해 제 3 지연부(150)의 지연량과 컬럼 액세스 인에이블 신호(YAE)의 펄스 폭이 정확히 조절하는 것은 매우 어렵다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작 중 문제점을 설명하기 위한 파형도이다.
도시된 바와 같이, 컬럼 선택 신호(YI)와 읽기 인에이블 신호(IOSTB)의 활성화되는 구간이 겹쳐서(overlap) 최소한의 감지증폭시간(tYIO_OVER)을 보장할 수 있는 경우 반도체 메모리 장치는 읽기 명령에 대응하는 데이터를 안전하게 외부로 전달할 수 있다. 하지만, 컬럼 선택 신호(YI)와 읽기 인에이블 신호(IOSTB)의 활성화되는 구간이 겹치지 않는 경우, 감지증폭시간(tYIO_OVER)을 보장할 수 없게 된다. 즉, 읽기 인에이블 신호(IOSTB)에 의해 활성화되는 입출력 센스 앰프(IOSA)가 감지 증폭하여 글로벌 데이터 라인(GIO)로 전달한 로컬 데이터 라인(LIO, LIOB)에 전달된 데이터의 신뢰성이 떨어진다.
동작의 신뢰성을 보장하기 위해, 반도체 메모리 장치는 읽기 동작시 컬럼 선택 신호(YI)가 비활성화되기 전에 읽기 인에이블 신호(IOSTB)가 활성화되어 최소의 감지증폭시간(tYIO_OVER)을 보장해야 한다. 하지만, 도 1에 도시된 반도체 메모리 장치에서는 읽기 인에이블 신호(IOSTB)의 활성화 시점에 따라 컬럼 선택 신호(YI)의 펄스 폭을 조절할 수 있는 방법이 없고, 반대로 컬럼 선택 신호(YI)의 펄스 폭에 대응하여 읽기 인에이블 신호(IOSTB)의 활성화 시점을 제어할 수 있는 방법이 없다. 따라서, 일반적인 반도체 메모리 장치는 설계된 최소의 지연량과 내부 동작에 따라 읽기 동작이 정확히 실행되지 않고 동작 환경에 따라 지연 등의 이유로 동작 타이밍이 변경될 경우 감지증폭시간(tYIO_OVER)을 안정적으로 보장하기 어렵다. 또한, 테스트 과정에서 각각 별도의 회로를 통해 제어되는 컬럼 선택 신호(YI)의 펄스 폭과 읽기 인에이블 신호(IOSTB)의 활성화 시점을 검사하는 것도 어렵다. 그 결과, 반도체 메모리 장치의 동작에 대한 신뢰성이 낮아진다. 빠른 동작 속도를 가지는 반도체 메모리 장치에서 내부 동작을 수행하는데 소요되는 시간이 고정되지 않고 변동하는 결과를 초래하기 때문에, 동작 신뢰성을 높이기 위해 각각의 내부 동작을 위한 동작 마진을 충분히 길게 보장해야 한다. 이는 반도체 메모리 장치의 동작 속도를 높이는데 한계가 되어 반도체 메모리 장치가 고속으로 동작하기 어려워 진다.
본 발명은 전술한 문제점을 해결하고 반도체 메모리 장치에 있어 데이터 컬럼 액세스 동작을 제어하기 위한 것으로, 프로세스, 전압 레벨, 온도 등의 환경적 변화나 동작 주파주의 변화에도 신뢰성 있는 컬럼 액세스 동작을 보장하기 위해 로컬 데이터 라인에서 글로벌 데이터 라인으로 데이터가 정상적으로 전달될 수 있도록 컬럼 선택 신호의 비활성화 시점을 제어하는 데 그 특징이 있다.
본 발명은 읽기 명령에 대응하여 로컬 데이터 라인에 인가된 데이터가 감지 증폭되어 글로벌 데이터 라인으로 전달하기 시작한 후 일정시간이 지나 데이터를 감지 증폭한 비트라인 감지 증폭기와 로컬 데이터 라인의 연결을 끊기 위한 내부 제어 회로를 구비한 반도체 메모리 장치를 제공한다.
또한, 본 발명은 읽기 명령 혹은 쓰기 명령에 대응하여 일정 펄스 폭을 가지는 제 1 제어신호를 생성하기 위한 제 1 지연부, 읽기 명령이 인가된 경우에만 전달되는 제 1 제어신호를 제 2 지연시간만큼 지연하기 위한 제 2 지연부, 제 2 지연부의 출력에 대응하여 읽기 인에이블 신호를 생성하기 위한 읽기 인에이블 생성부,읽기 인에이블 신호를 제 3 지연시간만큼 지연하기 위한 제 3 지연부, 및 쓰기 명령이 인가된 경우에는 제 1 제어신호에 대응하여, 읽기 명령이 인가된 경우에는 제 3 지연부의 출력에 대응하여 컬럼 선택 신호를 생성하기 위한 컬럼 선택신호 생성 부를 구비하는 반도체 메모리 장치를 제공한다.
나아가, 본 발명은 읽기 명령에 대응하여 단위셀에서 출력된 데이터를 감지 증폭하는 단계, 감지 증폭된 데이터를 로컬 데이터 라인으로 전달하는 단계, 로컬 데이터 라인에 인가된 데이터를 감지 증폭하여 글로벌 데이터 라인으로 전달하는 단계, 및 데이터를 전달하기 시작한 뒤 일정시간이 지나 로컬 데이터 라인으로 전달되는 감지 증폭된 데이터를 차단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
반도체 메모리 장치는 동작 속도가 빠른 반도체 메모리 장치에서 외부로부터 인가되는 명령 신호와 어드레스 신호를 디코딩하여 생성되는 컬럼 선택 신호에 의해 컬럼 액세스 동작을 제어한다. 특히, 단위셀에서 출력되어 감지 증폭된 데이터는 컬럼 선택 신호가 활성화되어 있는 구간 동안 로컬 데이터 라인에서 글로벌 데이터 라인으로 온전히 전달될 수 있어야 하고 전달된 후 각각의 데이터 라인은 다음 전달될 데이터가 인가되기 전 프리차지되어야 한다. 이러한 반도체 메모리 장치의 내부 동작이 완전히 실행되지 못할 경우 오동작이 발생할 수 있으며 전달되는 데이터의 신뢰성이 보장되지 않아 결과적으로 반도체 메모리 장치의 동작 신뢰성 역시 저하된다. 이를 위해 본 발명은 로컬 데이터 라인에 인가된 데이터가 글로벌 데이터 라인으로 전달하기 위한 입출력 감지 증폭기가 데이터를 감지 증폭하여 상기 글로벌 데이터 라인으로 전달하는 데 필요한 최소한의 시간까지 비트라인 감지 증폭기에서 감지 증폭된 데이터가 로컬 데이터 라인으로 계속 전달될 수 있도록 컬 럼 선택 신호의 비활성화 시점을 제어한다.
본 발명은 반도체 메모리 장치의 동작 중 컬럼 선택 신호의 비활성화 시점을 제어함으로써 프로세스, 전압 레벨, 온도 등의 환경적 변화나 동작 주파수의 변화에도 로컬 데이터 라인으로 인가된 데이터를 글로벌 데이터 라인으로 전달하는 데 있어 발생할 수 있는 데이터 신뢰성의 저하를 막을 수 있는 장점이 있다.
또한, 본 발명은 기 설정된 제어 회로의 지연 소자들이 실제 구현 후 서로 다른 지연값을 가지는 경우에도 컬럼 선택 신호의 펄스 폭과 입출력 감지 증폭기의 동작 시점을 제어할 수 있어 읽기 명령에 대한 내부 동작 마진을 확보할 수 있어 고속이 동작에서도 데이터 충돌 등의 반도체 메모리 장치의 내부 결함을 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 읽기 명령에 대응하여 로컬 데이터 라인에 인가된 데이터가 감지 증폭되어 글로벌 데이터 라인으로 전달하기 시작한 후 일정시간이 지나 데이터를 감지 증폭한 비트라인 감지 증폭기와 상기 로컬 데이터 라인의 연결을 끊기 위한 내부 제어 회로를 포함한다. 또한, 내부 제어 회로는 쓰기 명령에 대응하여 외부에서 인가된 데이터가 상기 로컬 데이터 라인을 통해 단위셀에 저장될 될 수 있도록 상기 데이터의 흐름을 제어한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 읽기 명령 및 쓰기 명령에 대응하는 데이터를 단위셀과 데이터 패드 간 전달하기 위한 여러 구성요소를 가진다. 반도체 메모리 장치의 내부를 살펴보면, 단위셀과 데이터 패드 간 데이터를 전달은 로컬 데이터 라인(LIO)과 글로벌 데이터 라인(GIO)을 통해 이루어진다. 아울러, 반도체 메모리 장치는 읽기 인에이블 신호(IOSTB)에 대응하여 로컬 데이터 라인(LIO)에 인가된 데이터를 감지 증폭하여 글로벌 데이터 라인(GIO)에 전달하기 위한 입출력 감지 증폭기 및 컬럼 선택 신호(YI)에 대응하여 로컬 데이터 라인(LIO)과 비트라인 감지 증폭기를 연결하기 위한 스위칭 수단을 더 포함한다. 추가로, 반도체 메모리 장치는 쓰기 인에이블 신호(BWEN)에 대응하여 글로벌 데이터 라인(GIO)을 통해 인가된 데이터를 로컬 데이터 라인(LIO)으로 전달하기 위한 쓰기 드라이버를 포함한다. 전술한 내부 제어 회로는 읽기 명령 혹은 쓰기 명령에 대응하여 로컬 데이터 라인 및 글로벌 데이터 라인을 통해 데이터의 전달을 제어하는 데 있어서, 입출력 감지 증폭기, 스위칭 수단, 및 쓰기 드라이버의 동작을 제어함으로써 반도체 메모리 장치 내에서 데이터가 온전히 전달될 수 있도록 한다.
도 4를 참조하면, 내부 제어 회로는 읽기 명령 혹은 쓰기 명령에 대응하여 컬럼 액세스 인에이블 신호(YAE)를 생성하기 위한 컬럼 제어신호 생성부(410), 쓰기 명령이 인가된 경우에만 컬럼 액세스 인에이블 신호(YAE)를 제 1 지연시간만큼 지연하기 위한 제 1 지연부(420), 제 1 지연부(420)에 출력에 대응하여 쓰기 인에이블 신호를 생성하기 위한 쓰기 인에이블 생성부(BWEN), 컬럼 액세스 인에이블 신호(YAE)를 제 2 지연시간만큼 지연하여 제 1 제어신호(Ylore)를 출력하기 위한 제 2 지연부(440), 읽기 명령이 인가된 경우에만 전달되는 제 1 제어신호(Ylore)를 제 3 지연시간만큼 지연하기 위한 제 3 지연부(450), 제 3 지연부(450)의 출력에 대응하여 읽기 인에이블 신호(IOSTB)를 생성하기 위한 읽기 인에이블 생성부(460), 읽기 인에이블 신호(IOSTB)를 제 4 지연시간만큼 지연하기 위한 제 4 지연부(470), 및 쓰기 명령이 인가된 경우에는 제 1 제어신호(Ylore)에 대응하여, 읽기 명령이 인가된 경우에는 제 4 지연부(470)의 출력(IOSTBD)에 대응하여 컬럼 선택 신호(YI)를 생성하기 위한 컬럼 선택신호 생성부(480)를 포함한다. 여기서, 컬럼 제어신호 생성부(410)는 주변 회로 영역(PERI)에 배치되어 있으며, 그외 도시된 구성요소들은 컬럼 제어 영역(COL_CONTROL)에 배치되어 있다.
본 발명에서는 종래 기술과 달리 컬럼 액세스 인에이블 신호(YAE)의 펄스 폭을 그대로 컬럼 선택 신호(YI)의 펄스 폭으로 사용하는 것이 아니라 읽기 인에이블 신호(IOSTB)의 활성화 시점에 대응하여 결정될 수 있도록 한다. 즉, 컬럼 선택 신호(YI)의 활성화 시점은 컬럼 액세스 인에이블 신호(YAE)가 활성화된 시점 이후 일정시간이 지난 시점으로 종래와 동일하지만, 컬럼 선택 신호(YI)의 비활성화 시점은 읽기 인에이블 신호(IOSTB)가 활성화된 이후 일정 시간이 지난 시점이다. 구체 적으로, 컬럼 선택 신호(YI)가 비활성화되는 시점은 읽기 인에이블 신호(IOSTB)가 활성화된 후 제 4 지연시간(tYIO_OVER)이 지난 시점으로, 제 4 지연부(470)에 의해 결정되는 제 4 지연시간(tYIO_OVER)은 입출력 감지 증폭기가 로컬 데이터 라인에 인가된 데이터를 감지 증폭하여 글로벌 데이터 라인으로 전달하는 데 필요한 최소한의 시간이다. 컬럼 선택 신호(YI)의 비활성화 시점은 제 4 지연시간을 유지할 수 있을 정도만 되면 반도체 메모리 장치의 동작에 아무런 문제가 없으며, 따라서 본 발명에서는 읽기 동작 시 데이터 전달의 신뢰성을 높이기 위해 컬럼 액세스 인에이블 신호(YAE)의 펄스 폭을 동작 환경에 따라 더 확장할 필요가 없어졌다.
참고로, 제 3 지연부(450)에 의해 결정되는 제 3 지연시간(tYIO)은 스위칭 수단을 통해 전달된 데이터로 인해 로컬 데이터 라인 한 쌍의 전위차가 최소 입출력 감지 증폭기가 감지 증폭할 수 있는 정도 이상이 되는 데 필요한 시간이다.
본 발명에서 쓰기 인에이블 생성부(BWEN)와 읽기 인에이블 신호(IOSTB)를 생성하기 위한 내부 동작은 종래 기술과 유사하므로 자세한 설명을 생략하고, 이하에서는, 읽기 명령 혹은 쓰기 명령에 대응하여 제 1 제어 신호(Ylore) 혹은 제 4 지연부(470)의 출력(IOSTBD)에 대응하여 컬럼 선택 신호(YI)의 생성하기 위한 컬럼 선택신호 생성부(480)에 대해 설명한다.
도 5은 도 4에 도시된 컬럼 선택신호 생성부(480)를 설명하기 위한 회로도이다. 컬럼 선택 신호(YI)는 읽기 명령 및 쓰기 명령 모두에 대응하여 활성화되는 것으로, 컬럼 선택신호 생성부(480)는 명령 상태 신호(WT)를 통해 외부로부터 읽기 명령이 인가되었는지 쓰기 명령이 인가되었는지를 파악한다.
도시된 바와 같이, 컬럼 선택신호 생성부(480)는 컬럼 선택 신호(YI)를 생성하는 데 있어, 활성화 시점은 주변 영역(PERI) 내 컬럼 제어신호 생성부(410)에서 생성된 컬럼 액세스 인에이블 신호(YAE)를 이용하여 정하고 비활성화 시점은 읽기 인에이블 신호(IOSTB)를 지연한 제 4 지연부(470)의 출력(IOSTB)를 이용하여 결정한다. 그 결과, 본 발명은 데이터 전달의 신뢰성을 확인하기 위해 컬럼 선택 신호(YI)의 활성화 구간과 읽기 인에이블 신호(IOSTB)의 활성화 구간이 겹쳐지는지(overlap)에 대해 추가로 확인하거나 테스트할 필요가 없어지며, 두 신호의 활성화 구간이 겹쳐지는 구간을 조절하기 위해서는 제 4 지연부(470)의 지연량을 조절하는 것만으로 쉽게 제어할 수 있다. 또한, 본 발명은 읽기 명령에 대한 내부 동작과 쓰기 명령에 대한 내부 동작을 구별하여 컬럼 선택 신호(YI)가 생성될 수 있도록 함으로써 효율적인 제어가 가능하다.
도 5를 참조하면, 컬럼 선택신호 생성부(480)는 제 1 제어신호(Ylore)가 활성화되면 활성화되고 제 4 지연부(470)의 출력(IOSTBD)이 활성화되면 비활성화되는 제 1 내부 신호(NA)를 출력하기 위한 펄스 생성부(482), 및 읽기 명령이 인가된 경우에는 펄스 생성부의 출력(482)에 대응하여, 쓰기 명령이 인가된 경우에는 제 1 제어신호(Ylore)에 대응하여 컬럼 선택 신호(YI)를 활성화하기 위한 논리부(484)를 포함한다. 여기서, 제 1 내부 신호(NA)는 제 1 제어신호(Ylore)가 비활성화되어도 제 4 지연부(470)의 출력(IOSTBD)이 활성화되기 전까지 활성화 상태를 유지하고, 제 4 지연부(470)의 출력(IOSTBD)이 활성화되면 비활성화로 변한다.
구체적으로, 펄스 생성부(482)는 제 1 제어신호(Ylore)와 제 4 지연부(470) 의 출력(IOSTBD)을 각각 하나의 입력단으로 입력받고 각각의 출력을 서로 교차하여 입력단으로 입력받기 위해 크로스 연결된(cross-coupled) 두 개의 부정논리합(NOR) 게이트를 포함한다. 또한, 논리부(484)는 읽기 명령이 인가되어 명령 상태 신호(WT)가 논리 로우 레벨일 경우 제 1 내부 신호(NA)에 대응하여 컬럼 선택 신호(YI)를 출력하기 위한 부정논리곱(NAND) 게이트, 및 쓰기 명령이 인가되어 명령 상태 신호(WT)가 논리 하이 레벨일 경우 제 1 제어신호(Ylore)에 대응하여 컬럼 선택 신호(YI)를 출력하기 위한 인버터와 부정논리곱(NAND) 게이트를 포함한다.
도 6는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치에서는 제 2 지연부(440)에서 출력된 제 1 제어신호(Ylore)의 활성화 구간이 읽기 인에이블 생성부(460)에서 출력된 읽기 인에이블 신호(IOSTB)의 활성화 구간과 겹쳐지는지에 상관없이 항상 컬럼 선택 신호(YI)의 활성화 구간이 읽기 인에이블 신호(IOSTB)의 활성화 구간과 겹쳐지고 있다. 즉, 읽기 인에이블 신호(IOSTB)가 활성화된 후 일정 시간이 지나 컬럼 선택 신호(YI)를 비활성화시킴으로써 반도체 메모리 장치 내 동작 환경의 변화에 따라 컬럼 선택 신호(YI)의 펄스 폭이 변화됨을 의미하고 이를 통해 데이터 전달을 위한 동작 신뢰성을 높일 수 있다. 도 3에 도시된 종래 기술과 비교해보면, 컬럼 선택 신호(YI)의 활성화 구간이 읽기 인에이블 신호(IOSTB)의 활성화 구간과 항상 겹쳐질 수 있게 되어, 고속으로 동작하는 경우에도 읽기 명령에 대응하는 데이터의 전달 과정에서 신뢰성이 보장됨을 알 수 있다.
또한, 도 4에 도시된 바와 같이, 컬럼 선택신호 생성부(480)는 명령 상태 신호(WT)에 대응하여 읽기 명령 혹은 쓰기 명령시 서로 다른 방법으로 컬럼 액세스 인에이블 신호(YAE)를 바탕으로 컬럼 선택 신호(YI)를 생성하고 있어, 읽기 명령 및 쓰기 명령에 대한 효율적인 내부 동작을 수행하는 것이 가능하다. 더 나아가, 본 발명에 따른 반도체 메모리 장치는 읽기 명령에 대응하는 내부 동작을 수행하는 경우 제 4 지연부(470)의 지연량을 조절함으로써 컬럼 선택 신호(YI)의 펄스 폭을 쉽게 조절할 수 있고, 컬럼 선택 신호(YI)와 읽기 인에이블 신호(IOSTB)의 활성화 구간이 겹쳐지는 정도를 쉽게 제어할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작 중 문제점을 설명하기 위한 파형도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5은 도 4에 도시된 컬럼 선택신호 생성부를 설명하기 위한 회로도이다.
도 6는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

Claims (22)

  1. 읽기 명령에 대응하여 로컬 데이터 라인에 인가된 데이터가 감지 증폭되어 글로벌 데이터 라인으로 전달하기 시작한 후 일정시간이 지나 상기 데이터를 감지 증폭한 비트라인 감지 증폭기와 상기 로컬 데이터 라인의 연결을 끊기 위한 내부 제어 회로를 구비한 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 내부 제어 회로는 쓰기 명령에 대응하여 외부에서 인가된 데이터가 상기 로컬 데이터 라인을 통해 단위셀에 저장될 될 수 있도록 상기 데이터의 흐름을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    읽기 인에이블 신호에 대응하여 상기 로컬 데이터 라인에 인가된 데이터를 감지 증폭하여 상기 글로벌 데이터 라인에 전달하기 위한 입출력 감지 증폭기; 및
    컬럼 선택 신호에 대응하여 상기 로컬 데이터 라인과 상기 비트라인 감지 증폭기를 연결하기 위한 스위칭 수단을 더 구비하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 내부 제어 회로는
    상기 읽기 명령 혹은 쓰기 명령에 대응하여 컬럼 액세스 인에이블 신호를 생성하기 위한 컬럼 제어신호 생성부;
    상기 컬럼 액세스 인에이블 신호를 제 1 지연시간만큼 지연하여 제 1 제어신호를 출력하기 위한 제 1 지연부;
    상기 읽기 명령이 인가된 경우에만 전달되는 상기 제 1 제어신호를 제 2 지연시간만큼 지연하기 위한 제 2 지연부;
    상기 제 2 지연부의 출력에 대응하여 상기 읽기 인에이블 신호를 생성하기 위한 읽기 인에이블 생성부;
    상기 읽기 인에이블 신호를 제 3 지연시간만큼 지연하기 위한 제 3 지연부; 및
    상기 쓰기 명령이 인가된 경우에는 상기 제 1 제어신호에 대응하여, 상기 읽기 명령이 인가된 경우에는 상기 제 3 지연부의 출력에 대응하여 상기 컬럼 선택 신호를 생성하기 위한 컬럼 선택신호 생성부를 구비하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 컬럼 선택신호 생성부는
    상기 제 1 제어신호가 활성화되면 활성화되고 제 3 지연부의 출력이 활성화되면 비활성화되는 제 1 내부 신호를 출력하기 위한 펄스 생성부; 및
    상기 읽기 명령이 인가된 경우에는 상기 펄스 생성부의 출력에 대응하여, 상기 쓰기 명령이 인가된 경우에는 상기 제 1 제어신호에 대응하여 상기 컬럼 선택 신호를 활성화하기 위한 논리부를 구비하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제 1 내부 신호는 상기 제 1 제어신호가 비활성화되어도 제 3 지연부의 출력이 활성화될 때까지 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 제 2 지연시간은 상기 스위칭 수단을 통해 전달된 데이터로 인해 한 쌍의 로컬 데이터 라인의 전위차가 최소 상기 입출력 감지 증폭기가 감지 증폭할 수 있는 정도 이상이 되는 데 필요한 시간인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제 3 지연시간은 상기 입출력 감지 증폭기가 데이터를 감지 증폭하여 상기 글로벌 데이터 라인으로 전달하는 데 필요한 최소한의 시간인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4항에 있어서,
    쓰기 인에이블 신호에 대응하여 상기 글로벌 데이터 라인을 통해 인가된 데이터를 상기 로컬 데이터 라인으로 전달하기 위한 쓰기 드라이버를 더 구비하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 내부 제어 회로는
    상기 쓰기 명령이 인가된 경우에만 상기 컬럼 액세스 인에이블 신호를 제 4 지연시간만큼 지연하기 위한 제 4 지연부; 및
    상기 제 4 지연부에 출력에 대응하여 쓰기 인에이블 신호를 생성하기 위한 쓰기 인에이블 생성부를 구비하는 반도체 메모리 장치.
  11. 읽기 명령 혹은 쓰기 명령에 대응하여 일정 펄스 폭을 가지는 제 1 제어신호를 생성하기 위한 제 1 지연부;
    상기 읽기 명령이 인가된 경우에만 전달되는 상기 제 1 제어신호를 제 2 지연시간만큼 지연하기 위한 제 2 지연부;
    상기 제 2 지연부의 출력에 대응하여 상기 읽기 인에이블 신호를 생성하기 위한 읽기 인에이블 생성부;
    상기 읽기 인에이블 신호를 제 3 지연시간만큼 지연하기 위한 제 3 지연부; 및
    상기 쓰기 명령이 인가된 경우에는 상기 제 1 제어신호에 대응하여, 상기 읽기 명령이 인가된 경우에는 상기 제 3 지연부의 출력에 대응하여 컬럼 선택 신호를 생성하기 위한 컬럼 선택신호 생성부를 구비하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 컬럼 선택 신호는 로컬 데이터 라인과 비트라인 감지 증폭기를 연결하기 위한 스위칭 수단을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 컬럼 선택신호 생성부는
    상기 제 1 제어신호가 활성화되면 활성화되고 제 3 지연부의 출력이 활성화되면 비활성화되는 제 1 내부 신호를 출력하기 위한 펄스 생성부; 및
    상기 읽기 명령이 인가된 경우에는 상기 펄스 생성부의 출력에 대응하여, 상기 쓰기 명령이 인가된 경우에는 상기 제 1 제어신호에 대응하여 상기 컬럼 선택 신호를 활성화하기 위한 논리부를 구비하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 제 1 내부 신호는 상기 제 1 제어신호가 비활성화되어도 제 3 지연부의 출력이 활성화될 때까지 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 제 2 지연시간은 상기 스위칭 수단을 통해 전달된 데이터로 인해 한 쌍의 로컬 데이터 라인의 전위차가 최소 상기 입출력 감지 증폭기가 감지 증폭할 수 있는 정도 이상이 되는 데 필요한 시간인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 제 3 지연시간은 상기 입출력 감지 증폭기가 데이터를 감지 증폭하여 상기 글로벌 데이터 라인으로 전달하는 데 필요한 최소한의 시간인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 12항에 있어서,
    상기 읽기 명령 혹은 상기 쓰기 명령에 대응하여 컬럼 액세스 인에이블 신호를 상기 제 1 지연부로 출력하기 위한 컬럼 제어신호 생성부를 더 구비하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 쓰기 명령이 인가된 경우에만 상기 컬럼 액세스 인에이블 신호를 제 4 지연시간만큼 지연하기 위한 제 4 지연부; 및
    상기 제 4 지연부에 출력에 대응하여 쓰기 인에이블 신호를 생성하기 위한 쓰기 인에이블 생성부를 더 구비하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 쓰기 인에이블 신호는 글로벌 데이터 라인을 통해 인가된 데이터를 로컬 데이터 라인으로 전달하기 위한 쓰기 드라이버를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 읽기 명령에 대응하여 단위셀에서 출력된 데이터를 감지 증폭하는 단계;
    감지 증폭된 데이터를 로컬 데이터 라인으로 전달하는 단계;
    상기 로컬 데이터 라인에 인가된 데이터를 감지 증폭하여 글로벌 데이터 라인으로 전달하는 단계; 및
    상기 데이터를 전달하기 시작한 뒤 일정시간이 지나 상기 로컬 데이터 라인으로 전달되는 상기 감지 증폭된 데이터를 차단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20항에 있어서,
    쓰기 명령에 대응하여 외부에서 입력되어 상기 글로벌 데이터 라인에 전달된 다른 데이터를 상기 로컬 데이터 라인에 전달하는 단계; 및
    상기 로컬 데이터 라인에 전달된 상기 데이터를 상기 비트라인 감지 증폭기로 전달하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 20항에 있어서,
    상기 감지 증폭된 데이터의 전달을 차단하는 단계는
    상기 로컬 데이터 라인에 인가된 상기 데이터를 감지 증폭하여 상기 글로벌 데이터 라인으로 전달하는 단계;
    상기 데이터를 감지 증폭하여 상기 글로벌 데이터 라인으로 전달하는 데 필요한 최소한의 상기 일정 시간 동안 데이터 전달을 유지하는 단계; 및
    상기 로컬 데이터 라인으로 전달되는 데이터를 차단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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