KR20090071767A - 반도체 칩 패키지 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지에 관한 것으로서, 반도체 칩의 측면에 와이어 본딩이 이루어지도록 반도체 기판을 소잉(sawing)함으로써 반도체 칩의 측면으로 노출되는 탑메탈에 와이어 본딩이 이루어지는 것을 특징으로 한다. 따라서 본 발명에 의하면 반도체 칩의 측면으로 와이어 본딩이 이루어질 수 있도록 본딩 위치를 변경함으로써, 와이어의 본딩 길이를 줄일 수 있게 되어 Ron 특성을 개선하였으며, 또한, 종래의 스페이서 설치 공정이 필요 없이 각 반도체 칩에 형성된 패시베이션막을 직접 맞대어 설치할 수 있으므로 반도체 칩의 간격을 줄여 사이즈를 축소할 수 있는 효과가 있다.
반도체 칩, 와이어 본딩, Ron, 소잉, 탑메탈, 하부메탈

Description

반도체 칩 패키지{Semiconductor chip package}
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 와이어의 본딩 위치를 변경하여 Ron 특성을 개선한 반도체 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 즉, 메모리칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법 으로서 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 활발히 진행되고 있다.
멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러 개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 잇점을 갖는다.
그러나, 최근 다양한 종류의 멀티 칩 패키지가 등장하면서 그 제조 공정, 특히, 반도체 칩과 기판을 전기적으로 연결하는 본딩 와이어(bonding wire) 형성 공정이 점차 어려워지고 있다.
이하에서는, 도 1을 참조하여, 종래의 멀티 칩 패키지의 한 종류로서 크기가 서로 다른 반도체 칩들이 적층된 멀티 칩 패키를 도시한 측면도이다.
도 1을 참조하면, 종래의 멀티 칩 패키지에서는 패키지 몸체 부분은 생략되어 있다.
기판(10) 상에 제 1 반도체 칩(11)과 제 1 반도체 칩(11) 보다 작은 크기를 갖는 제 2 반도체 칩(12)이 실리콘 재질로 이루어진 스페이서(14)를 매개로 하여 접착제로 스택킹(stacking)된 구조이다.
여기서, 제 1, 2 반도체 칩(11)(12)을 기판(10)에 전기적으로 연결시키기 위해서는 각 반도체 칩(11)(12)의 상면상에 본딩 패드(11a)(12a)을 통하여 롱 와이어 본딩(long wire bonding) 공정이 실시된다.
미설명된 도면부호 15는 제 1 본딩 와이어이고, 16은 제 2 본딩 와이어이고, 20는 솔더볼, 22는 볼랜드를 각각 나타낸다.
그런데, 롱 와이어 사용시 롱 와이어의 길이 만큼의 저항값을 갖는다. 이는 도 2와 도 3의 표와 같이 와이어의 길이에 따라 Ron값에 큰 차이가 나타나는 것을 알 수 있다. 더욱이 와이어가 길어짐으로 하여 단락(short)이 유발되고 제조 수율이 저하되는 문제점이 있다.
따라서 본 발명에서는, 반도체 기판의 소잉으로 드러나는 반도체 칩의 측면으로 와이어 본딩이 이루어질 수 있도록 본딩 위치를 변경함으로써, 와이어의 본딩 길이를 줄일 수 있게 되어 Ron 특성을 개선한 반도체 칩 패키지를 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적으로는 반도체 칩의 측면으로 와이어 본딩이 이루어짐으로써 적층되는 반도체 칩의 상, 하부의 위치 바뀜이 가능하고, 이에 따라 종래의 스페이서 설치 공정이 필요 없이 각 반도체 칩에 형성된 패시베이션막을 직접 맞대어 설치할 수 있으므로 반도체 칩의 간격을 줄여 사이즈를 축소할 수 있는 반도체 칩 패키지를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 복수의 반도체 칩이 적층되는 반도체 칩 패키지에 있어서, 반도체 칩의 측면에 와이어 본딩이 이루어지도록 반도체 기판을 소잉(sawing)함으로써 반도체 칩의 측면으로 노출되는 탑메탈에 와이어 본딩이 이루어지는 반도체 칩 패키지를 제공한다.
그리고 바람직하게 반도체 칩의 측면으로 들러난 탑메탈에 와이어 본딩을 위한 공간 확보를 위하여 탑메탈의 측벽 노출부위에 트렌치를 형성시키고, 이 트렌치를 통하여 노출되는 탑메탈과 하부메탈을 콘택시키도록 비아를 형성시켰다.
또한, 바람직하게 반도체 칩의 측면으로 노출되는 탑메탈에 상기 와이어 본딩이 이루어짐으로써 적층되는 반도체 칩의 저면과 상면에는 각각 절연층인 패시베이션(Passivation)막을 위치시킬 수 있으므로 하여 반도체 칩이 패시베이션막을 사이에 두고 직접 적층될 수 있는 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명의 반도체 칩 패키지에 따르면, 반도체 칩의 측면으로 와이어 본딩이 이루어질 수 있도록 본딩 위치를 변경함으로써, 와이어의 본딩 길이를 줄일 수 있게 되어 Ron 특성을 개선하였으며, 또한, 종래의 스페이서 설치 공정이 필요 없이 각 반도체 칩에 형성된 패시베이션막을 직접 맞대어 설치할 수 있으므로 반도체 칩의 간격을 줄여 사이즈를 축소할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 실시예에 따른 반도체 칩 패키지의 측면도이고, 도 5는 본 발명의 실시예에 따른 반도체 칩 패키지의 일부 측단면도이고, 도 6은 본 발명의 실시예에 따른 반도체 칩 패키지의 사시도이다.
도 4에 도시된 반도체 칩 패키지는 패키지 몸체 부분은 생략된 것으로서, 반도체 기판(100) 상에 제 1 반도체 칩(110)과 제 2 반도체 칩(120)이 적층 구조로 설치되며, 이 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 반도체 기판(100)에 전기적으로 연결시키기 위해서는 롱 와이어 본딩(long wire bonding) 공정이 요구된다.
여기서 본 발명의 특징에 따라 제 1, 2 반도체 칩(110)(120)의 측면으로 와이어 본딩이 이루어진다.
이는 반도체 기판(100)을 소잉(sawing)함으로써 제 1, 2 반도체 칩(110)(120)의 측면으로 노출되는 탑메탈(도 5d에 도시:130)에 와이어 본딩(112)(122)이 이루어지게 된다.
참고로, 웨이퍼 소잉 공정은, 반도체 제조 공정 중 웨이퍼 제조 공정으로 불리는 전(前)공정과 어셈블리(assembly) 공정으로 불리는 후(後)공정 사이에 위치하는 공정으로서, 다수의 반도체 칩이 형성된 웨이퍼를 절단하여 개개의 반도체 칩으로 분리시키는 공정을 말한다. 이때 일반적인 웨이퍼 소잉 공정은 고속으로 회전하는 블레이드(blade)를 이용, 웨이퍼 상에 형성된 다수의 반도체 칩 사이의 스크라이브 레인(scribe lane)을 따라 절단을 수행함으로써 이루어진다.
일반적으로 웨이퍼 레벨의 칩 사이즈 패키지는 웨이퍼 상태에서 반제품으로 조립한 다음, 최종적으로 소잉하여 개개의 칩으로 분리함으로써 패키지의 제조도 완료하는 패키지를 말한다.
이와 같이 다수의 반도체 칩 사이의 스크라이브 레인(scribe lane)을 따라 절단을 수행하고, 이에 따라 절단된 제 1, 2 반도체 칩(110)(120)의 측면으로 노출된 탑메탈(1300에 와이어 본딩(112)(122)이 이루어진다.
한편, 위와 같이 제 1, 2 반도체 칩(110)(120)의 측면으로 와이어 본딩(112)(122)을 하기 위해서는 메탈 콘택(contact) 부분의 일정한 접촉 면적을 필요로 하며, 이는 Fab 공정의 메탈 두께에 의해 결정될 수 있다. 그러나, Fab 공정에서 메탈의 두께는 30000Å 정도로 와이어 본딩(112)(122)이 이루어지기에는 충분치 않을 수 있다.
이에 따라 도 5에 도시된 바와 같이, 각 제 1, 2 반도체 칩(110)(120)의 측면으로 일정 깊이의 트렌치(150)를 형성하여 탑메탈(130)과 하부메탈(132)을 노출시키게 된다.
트렌치(150)는 레이저 가공 등으로 가능하다.
그리고 노출된 탑메탈(130)과 하부메탈(132)에 노출형 비아(152)를 형성시키고 이 모두를 스택(stack) 형태로 형성함으로써 와이어 본딩(112)(122)의 콘택이 원활하게 이루어질 수 있는 구성을 가진다.
미설명된 도면부호 140는 솔더볼이고, 142는 볼랜드를 각각 나타낸다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한 다.
먼저, 스크라이브 레인을 따라 소잉 블레이드(미도시)로 절단하여 개개의 칩으로 분리하고, 이와 같이 분리된 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 부착하여 하나의 패키지로 완성한다.
이때, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 측면에 소잉 공정으로 들어난 탑메탈(130)에 와이어 본딩(112)(122)을 실시하게 된다.
여기서 탑메탈(130)만으로 와어어 본딩(112)(122)의 콘택이 어려울 경우 제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 측면에 트렌치(150) 형태로 홀을 형성하고, 이 트렌치(150)로 들어난 탑메탈(130)과 하부메탈(132)을 연결하는 비아(152)를 형성하여 스택 형태로 형성시키며, 이 스택 부분을 통한 콘택 면적의 확대로 와이어 본딩(112)(122)을 보다 원활히 실시할 수 있다.
다음과 같이 제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 측면으로 와이어본딩(112)(114)이 가능하여 짐으로 하여 종래에 제 1 반도체 칩과 제 2 반도체 칩의 적층시 필요시 되는 스페이서의 사용이 필요 없게 되었다.
즉, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 각각 금속 층간 절연층과 단위 패턴 단위들로 이루어진 복수의 금속배선이 형성된 반도체 기판(100)을 제공하게 된다.
이때, 각 제 1 반도체 칩(110)과 제 2 반도체 칩(120)에서 최상의 탑메탈(130)에는 패시베이션막(114)(124)이 형성된다. 종래에는 이 패시베이션막을 개방시켜 그 부분에 알루미늄과 같은 금속으로 본딩 패드를 구성하고 이 본딩 패드에 와이어 본딩이 이루어졌으나, 본 발명에서는 반도체 칩의 상부면에 본딩 패드의 구성이 필요 없으므로 제 1 반도체 칩(110)과 제 2 반도체 칩(120)에 각각 형성된 패시베이션막(114)(124)을 마주하도록 위치시켜서 이 패시베이션막(114)(124)을 절연층으로 하여 두 반도체 칩간의 직접적인 접착이 가능하다.
이로서 전체적인 패키지의 사이즈를 줄일 수 있다.
따라서, 본 발명은 롱 와이어 사용시 유발되는 와이어 스위핑(sweeping) 등의 문제를 방지할 수 있는 바, 제품의 신뢰성 및 생산성을 개선할 수 있으며, 와이어 본딩의 길이가 짧아짐에 따라 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에서는 제 1, 2 반도체 칩(110)(120)의 측면으로 와이어 본딩이 이루어짐으로써 적층되는 제 1, 2 반도체 칩(110)(120)의 적층 간격을 줄여 전체적인 패키지의 사이즈를 축소할 수 있게 되었다.
이상에서 설명한 것은 본 발명에 따른 반도체 칩 패키지는 하나의 바람직한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 종래의 멀티 칩 패키지의 한 종류를 도시한 측면도이고,
도 2 내지 도 3은 종래 기술에 따라 와이어의 길이에 따라 Ron의 차이점을 보여주는 도표이고,
도 4는 본 발명의 실시예에 따른 반도체 칩 패키지의 측면도이고,
도 5는 본 발명의 실시예에 따른 반도체 칩 패키지의 일부 측단면도이고,
도 6은 본 발명의 실시예에 따른 반도체 칩 패키지의 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110, 120 : 제 1, 2 반도체 칩
112, 114 : 와이어 본딩 130 : 탑메탈
132 : 하부메탈 140 : 솔더볼
142 : 볼랜드 150 : 트렌치
152 : 비아

Claims (4)

  1. 반도체 기판 상에 복수의 반도체 칩이 적층되는 반도체 칩 패키지에 있어서,
    상기 반도체 칩의 측면에 와이어 본딩이 이루어지도록 상기 반도체 기판을 소잉(sawing)함으로써 상기 반도체 칩의 측면으로 노출되는 탑메탈에 상기 와이어 본딩이 이루어지는 반도체 칩 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩의 측면으로 들러난 상기 탑메탈에 상기 와이어 본딩을 위한 공간 확보를 위하여 상기 탑메탈의 측벽 노출부위에 트렌치를 형성시킨 반도체 칩 패키지.
  3. 제 2 항에 있어서,
    상기 트렌치를 통하여 노출되는 상기 탑메탈과 하부메탈을 콘택시키도록 비아를 형성시킨 반도체 칩 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩의 측면으로 노출되는 탑메탈에 상기 와이어 본딩이 이루어짐으로써 적층되는 상기 반도체 칩의 저면과 상면에는 각각 절연층인 패시베이션(Passivation)막을 위치시킬 수 있으므로 하여 상기 반도체 칩이 상기 패시베이 션막을 사이에 두고 직접 적층될 수 있는 반도체 칩 패키지.
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