KR20090071227A - 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지 센서는 픽셀 영역 및 주변회로 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 금속배선을 포함하는 층간절연막; 상기 층간절연막 상에 형성된 소자분리층; 상기 금속배선과 연결되며, 상기 소자분리층 상에 배치된 상부전극; 및 상기 픽셀 영역의 상기 층간절연막 상에 배치된 포토다이오드를 포함하며, 상기 금속배선은 상기 금속막 패턴 및 플러그를 포함하며, 상기 픽셀 영역 및 주변회로 영역에 형성된 상기 플러그의 폭은 모두 동일한 것을 포함한다.
이미지 센서, 포토다이오드,

Description

이미지 센서 및 그 제조방법{Image Sensor and Method for Manufacturing Thereof}
실시예에서는 이미지 센서 및 그 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다.
수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다.
이에 따라, 포토다이오드 형성을 위한 추가적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한한다.
실시예는 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지 센서는 픽셀 영역 및 주변회로 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 금속배선을 포함하는 층간절연막; 상기 층간절연막 상에 형성된 소자분리층; 상기 금속배선과 연결되며, 상기 소자분리층 상에 배치된 상부전극; 및 상기 픽셀 영역의 상기 층간절연막 상에 배치된 포토다이오드를 포함하며, 상기 금속배선은 상기 금속막 패턴 및 플러그를 포함하며, 상기 픽셀 영역 및 주변회로 영역에 형성된 상기 플러그의 폭은 모두 동일한 것을 포함한다.
실시예에 따른 이미지 센서의 제조 방법은 픽셀 영역 및 주변회로 영역를 포함하는 제1 기판 상에 금속막 패턴 및 플러그를 포함하는 금속배선 및 층간절연막을 형성하는 단계; 포토다이오드를 포함하는 제2 기판을 형성하는 단계; 상기 층간절연막 상에 상기 포토다이오드를 포함하는 제2 기판을 본딩하는 단계; 상기 제1 기판 상에 포토다이오드가 남아있도록 상기 제2 기판을 제거하는 단계; 상기 포토다이오드 상에 소자분리층을 형성하는 단계; 및 상기 소자분리층 상에 상부전극을 형성하는 단계를 포함하며, 상기 픽셀 영역 및 주변회로 영역에 형성된 상기 플러그의 폭은 모두 동일한 것을 포함한다.
실시예에 의한 이미지 센서 및 그 제조방법은 주변회로 영역의 층간절연막 상으로 노출되는 플러그의 폭을 좁게 형성하여, 상기 플러그의 디싱(dishing) 현상을 방지하여 상부전극과의 접촉 특성을 향상시킬 수 있다.
또한, 상기 플러그와 상기 상부전극의 사이에 형성된 소자분리층 형성시, 상기 플러그 상에 형성된 비아홀의 폭을 충분히 넓게 형성하여, 상기 상부전극과 플러그의 접촉 마진을 충분히 확보할 수 있다.또한, 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 10은 실시예에 따른 이미지 센서를 도시한 단면도이다.
도 11에 도시된 바와 같이, 실시예에 따른 이미지 센서는, 픽셀 영역(A) 및 주변회로 영역(B)을 포함하는 제1기판(10); 상기 제1기판(10) 상에 형성된 금속배선(30)을 포함하는 층간절연막(20); 상기 층간절연막(20) 상에 형성된 소자분리층(250); 상기 금속배선(30)과 연결되며, 상기 소자분리층(250) 상에 배치된 상부전극(260); 및 상기 픽셀 영역(A)의 상기 층간절연막(20) 상에 배치된 포토다이오드(200)를 포함한다.
상기 금속배선(30)은 상기 금속막 패턴(14) 및 플러그(18)를 포함하며, 상기 픽셀 영역(A)에 형성된 상기 플러그(18)의 폭(Q)과 상기 주변회로 영역(B)에 형성된 상기 플러그(18)의 폭(P)은 모두 동일하게 형성된다.
상기 소자분리층(250)은 비아홀(257)을 포함하여 형성되며, 상기 상부전극(260)은 상기 비아홀(257)을 통하여 상기 주변회로 영역(B)에 형성된 상기 금속배선(30)과 전기적으로 연결된다.
상기 비아홀(257)의 폭(R)은 상기 플러그(18)의 폭(P)보다 넓게 형성된다.
상기 포토다이오드(200)는 단결정 또는 다결정으로 형성된 기판에 p형 또는 n형 불순물이 도핑되어 형성될 수 있다.
상기 소자분리층(250)은 상기 포토다이오드(200)에 형성된 소자분리 트랜치(235) 및 상기 포토다이오드(200) 상부에 형성될 수 있다.
상기 상부전극(260)은 상기 픽셀영역(A)에 형성된 상기 포토다이오드(200) 및 상기 주변회로 영역(B)에 형성된 금속배선(30)과 전기적으로 연결될 수 있다.
상기 상부전극(260)을 포함하는 제1기판(10)에는 제1 보호층(270) 및 제2 보호층(280)이 배치되어 있다.
실시예에 따른 이미지 센서에 의하면 상기 금속배선(30)을 포함하는 제1기판(10) 상에 상기 포토다이오드(200)가 형성되어 이미지 센서의 수직형 집적을 이룰 수 있다.
또한, 상기 포토다이오드(200)가 결정형 반도체의 내부에 형성되어 포토다이오드의 디펙트를 감소시킬 수 있다.
또한, 상기 포토다이오드(200)에 소자분리층(250)이 형성되어 상기 포토다이오드(200)를 단위픽셀 별로 분리할 수 있다.
도 1 내지 도 10을 참조하여 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1에 도시된 바와 같이, 제1기판(10) 상에 제1금속배선(12)이 형성된 제1절연막(22) 및 제2금속배선(14)을 형성한다.
상기 제1기판(10)은 픽셀영역(A) 및 주변회로 영역(B)을 포함한다. 상기 픽셀 영역(A)에는 후술되는 포토다이오드와 연결되어 수광된 광전하를 전기신호로 변환하기 위하여 트랜지스터 회로가 단위화소 별로 형성될 수 있다.
예를 들어, 상기 씨모스 회로는 3Tr, 4Tr 및 5Tr 중 어느 하나 일 수 있다. 상기 주변회로 영역(B)에는 상기 픽셀 영역(A)의 각 단위화소의 전기적 신호를 순차적으로 검출하여 영상을 구현하기 위한 트랜지스터 회로가 형성될 수 있다.
상기 제2금속배선(14)은 상기 제1절연막(22) 상에 제1금속막을 형성한 후, 패터닝하여 형성될 수 있다.
상기 제2금속배선(14)은 층간절연막의 최상단에 위치하는 최종 금속배선이 될 수 있으며, 상기 제1금속배선(12) 및 제2금속배선(14)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질, 즉, 알루미늄, 구리, 코발트 또는 텅스텐 등으로 형성될 수 있다.
그리고, 상기 제1절연막(22)은 산화막 또는 질화막으로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 제2금속배선(14)이 형성된 제1절연막(22) 상에 제1비아홀(16) 및 제2비아홀(17)을 포함하는 제2절연막(24)을 형성한다.
상기 제2절연막(24)은 산화막 또는 질화막으로 형성될 수 있다.
상기 제1비아홀(16)은 상기 픽셀 영역(A)에 형성된 제1금속배선(14) 상에 형성되며, 상기 제2비아홀(17)은 상기 주변회로 영역(B)에 형성된 제1금속배선(14) 상에 형성된다.
이때, 상기 제1비아홀(16)의 폭(Q)과 제2비아홀(17)의 폭(P)은 동일하게 형성될 수 있다.
그리고, 도 3에 도시된 바와 같이, 상기 제1비아홀(16) 및 제2비아홀(17)을 금속물질로 매립하여 상기 제2금속배선(14)과 연결된 플러그(18)를 형성한다.
상기 플러그(18)는 상기 제1비아홀(16) 및 제2비아홀(17)을 포함하는 상기 제2절연막(24) 상에 금속물질을 형성하고, 평탄화 공정을 진행하여 형성할 수 있다.
이때, 상기 주변회로 영역(B)에 형성된 상기 제2비아홀(17)의 폭(P)이 넓으면, 상기 평탄화 공정시 상기 플러그(18)의 표면에 디싱(dishing) 현상이 발생하여, 상기 플러그(18)의 가운데 영역이 움푹 파이게 된다.
이는 이후 형성될 상부 배선과의 접촉을 불안정하게 하는 요인이 될 수 있으나, 본 실시예에서는 상기 주변회로 영역(B)에 형성된 상기 제2비아홀(17)의 폭(P)을 상기 픽셀 영역(A)에 형성된 상기 제1비아홀(16)의 폭(Q)과 동일하게 형성하여, 디싱 현상이 발생하지 않는다.
상기 평탄화 공정으로 상기 플러그(18)는 상기 층간절연막(20)의 표면으로 노출될 수 있다.
이로써, 상기 제1기판(10) 상에는 전원라인 또는 신호라인과의 접속을 위한, 금속배선(30)이 형성된 층간절연막(20)이 형성된다.
상기 금속배선(30)은 포토다이오드에서 생성된 전자를 하부의 씨모스 회로로 전달하는 역할을 한다. 도시되지는 않았지만, 상기 금속배선(30)은 상기 제1기판(10)의 하부에 형성된 불순물이 도핑된 영역과 접속될 수 있다.
도 4에 도시된 바와 같이, 제2 기판(20)에 포토다이오드(200)를 형성한다.
상기 제2 기판(20)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 실시예에서 상기 제2 기판(20)은 p형 기판일 수 있다. 또한, 상기 제1기판(10)과 제2 기판(20)은 동일한 크기로 형성될 수 있다. 또한, 상기 제2 기판(20)에 에피층이 형성될 수도 있다.
상기 제2 기판(20)의 내부에는 포토다이오드(200)가 형성된다. 상기 포토다이오드(200)는 n형 불순물 영역 및 p형 불순물 영역을 포함할 수 있다. 상기 n형 불순물과 p형 불순물 영역은 상호 접하도록 형성되어 PN 접합을 가지는 포토다이오드(200)가 형성된다.
도시되지는 않았지만, 상기 제2 기판(20)과 포토다이오드(200) 사이에 수소이온층이 형성될 수 있다. 상기 수소이온층은 상기 제2 기판(20)과 상기 포토다이오드(200)를 분리하기 위한 것으로 수소이온을 이온주입하여 형성될 수 있다.
본 실시예에서 상기 제1기판(10) 상에 상기 포토다이오드(200)가 형성된 제2기판(20)을 본딩하여 상기 포토다이오드(200)를 형성하였지만, 이에 한정하지 않고, 상기 포토다이오드(200)는 상기 제1기판(10) 상에 n형 비정질 실리콘층(n-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon) 및 p형 비정질 실리콘층(p-type amorphous silicon)의 적층으로 형성될 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 제1기판(10) 상에 상기 포토다이오드(200)를 형성하고, 상기 포토다이오드(200) 상에 소자분리 패턴(240)을 형성한다.
이는 상기 제1기판(10)과 상기 포토다이오드(200)를 포함하는 제2 기판(20)이 결합된 후, 상기 제1기판(10) 상에 상기 포토다이오드(200)가 남아있도록 상기 제2 기판(20)을 제거함으로써 형성될 수 있다.
상기 제1기판(10)과 제2 기판(20)은 본딩공정에 의하여 결합될 수 있다.
구체적으로, 상기 제1기판(10)의 표면인 층간절연막(20) 상부로 상기 제2 기판(20)에 형성된 상기 포토다이오드(200)의 표면을 위치시킨 후 상호 접합되도록 본딩하여 상기 제1기판(10)과 제2 기판(20)을 결합시킬 수 있다.
상기 제1기판(10)과 제2 기판(20)이 결합되면 상기 층간절연막(20)의 금속배선(30)과 상기 포토다이오드(20)가 전기적으로 연결된 상태가 된다.
상기 제2 기판(20)이 제거되면 상기 제1기판(10) 상에는 포토다이오드(200)가 남아있게 된다.
따라서, 상기 제1기판(10) 상에는 층간절연막(20) 및 포토다이오드(200)가 남아있게 되므로 상기 제1기판(10)과 포토다이오드(200)는 수직형 집적을 이루게 된다.
상기 제2 기판(20)과 상기 포토다이오드(200) 사이에는 수소이온층이 형성되기 때문에, 상기 수소이온층이 형성된 부분을 따라 상기 제2 기판(20)과 상기 포토다이오드(200)가 분리된다.
상기 소자분리 패턴(240)은 상기 포토다이오드(200) 상에 산화막과 같은 절연층을 형성한다. 그리고, 상기 절연층이 단위픽셀 별로 분리되도록 패터닝하여 상기 포토다이오드(200)를 선택적으로 노출시키는 소자분리 패턴(240)을 형성한다. 또한, 상기 소자분리 패턴(240)은 상기 주변회로 영역(B) 상의 상기 포토다이오드(200)를 노출시킬 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 포토다이오드(200)에 소자분리 트랜치를 형성한다.
상기 소자분리 트랜치는 상기 소자분리 패턴(250)을 식각마스크로 사용하여 상기 포토다이오드(200)를 식각함으로써 형성될 수 있다.
그러면, 상기 픽셀영역(A) 상의 상기 포토다이오드(200)는 상기 소자분리 트랜치에 의하여 분리되어 단위픽셀 별로 분리된 상기 하부배선(30)과 각각 연결될 수 있다.
또한, 상기 주변회로 영역(B)의 포토다이오드(200)는 제거되어 상기 주변회로 영역(B) 상의 층간 절연막(110) 및 하부배선(30)과 연결된 플러그가 노출된다.
이어서, 도 7에 도시된 바와 같이, 상기 소자분리 트랜치를 포함하는 제1기 판(10) 상에 소자분리층(250)이 형성된다.
상기 소자분리층(250)은 상기 제1기판(10) 상에 산화막과 같은 절연층을 증착함으로써 형성될 수 있다. 상기 소자분리층(250)은 상기 소자분리 트랜치의 내부를 채우면서 상기 제1기판(10) 상에 형성됨으로써 상기 포토다이오드(200)는 단위픽셀 별로 분리될 수 있다.
또한, 상기 소자분리층(250)은 상기 제1기판(10)의 상부 전체면에 형성됨으로써, 상기 포토다이오드(200)의 표면 및 상기 주변회로 영역(B)의 층간 절연막(20) 상에 형성되어 소자를 보호할 수 있다.
도 8에 도시된 바와 같이, 상기 소자분리층(250)에 제1 및 제2 비아홀(255,257)이 형성된다.
즉, 상기 제1 비아홀(255)은 상기 포토다이오드(200)의 일부 표면을 노출시키고 상기 제2 비아홀(257)은 상기 주변회로 영역(B)의 하부배선(30)과 연결된 플러그(18)를 노출시키도록 형성된다.
이때, 상기 제2비아홀(257)의 폭(R)은 상기 주변회로 영역(B)의 하부배선(30)과 연결된 플러그(18)의 폭(P)보다 넓게 형성된다.
이는, 상기 플러그(18) 상부에 형성될 상부전극과 하부에 형성된 상기 플러그(18)와의 접촉 마진(margin)을 확보하기 위함이다.
이어서, 도 9에 도시된 바와 같이, 상기 제1 및 제2 비아홀(255,257)을 포함하는 소자분리층(250) 상에 노출부(265)를 포함하는 상부전극(260)이 형성된다.
상기 상부전극(260)은 상기 제1 및 제2 비아홀(255,257)를 포함하는 소자분 리층(250) 상에 도전성물질을 증착함으로써 형성될 수 있다. 예를 들어, 상기 상부전극(260)은 티타늄, 알루미늄, 구리, 코발트 및 텅스텐과 같은 도전성 물질로 형성될 수 있다.
상기 상부전극(260)은 상기 제1 비아홀(255)를 통해 상기 포토다이오드(200)와 전기적으로 연결될 수 있다. 또한, 상기 상부전극(260)은 상기 제2 비아홀(257)을 통해 상기 주변회로 영역(B)의 하부배선(30)과 전기적으로 연결될 수 있다.
이때, 상기 주변회로 영역(B)의 하부에 형성된 상기 플러그(18)의 폭(P)을 좁게 형성하여 디싱(dishing) 현상이 발생하지 않고, 또한, 상기 제2비아홀(257)ㅇ의 폭(R)을 넓게 형성하여, 상기 상부전극(260)과 접촉성이 향상된다.
상기 노출부(265)는 상기 상부전극(260)을 패터닝하여 형성될 수 있다.
상기 노출부(265)는 단위픽셀 별로 형성된 상기 포토다이오드 상부의 상기 상부전극(260)을 제거함으로써 상기 포토다이오드(200)의 수광영역을 확보할 수 있다.
이어서, 도 10에 도시된 바와 같이, 상기 노출부(265)를 포함하는 제1기판(10) 상으로 제1 보호층(270) 및 제2 보호층(280)이 형성된다.
상기 제1 보호층(270)은 제1 노출부(265)를 통해 상기 소자분리층(250)과 접할 수 있다. 예를 들어 상기 제1 보호층(280)은 산화막 또는 질화막으로 형성될 수 있다.
상기 제1 보호층(270)을 포함하는 제1기판(10) 상으로 제2 보호층(280)이 형성된다. 예를 들어, 상기 제2 보호층(280)은 질화막 또는 산화막으로 형성될 수 있 다.
그리고, 도시되지는 않았지만, 상기 제1 보호층(270) 및 제2 보호층(280) 상에 컬러필터 및 마이크로 렌즈가 형성될 수 있다.
상기 컬러필터는 단위 픽셀마다 하나씩 형성되어 입사되는 빛으로부터 색을 분리하며, 적색(red), 녹색(green) 및 청색(blue)의 3가지 색으로 형성될 수 있다.
이상에서 설명한 바와 같이, 실시예에 의한 이미지 센서 및 그 제조방법은 주변회로 영역의 층간절연막 상으로 노출되는 플러그의 폭을 좁게 형성하여, 상기 플러그의 디싱(dishing) 현상을 방지하여 상부전극과의 접촉 특성을 향상시킬 수 있다.
또한, 상기 플러그와 상기 상부전극의 사이에 형성된 소자분리층 형성시, 상기 플러그 상에 형성된 비아홀의 폭을 충분히 넓게 형성하여, 상기 상부전극과 플러그의 접촉 마진을 충분히 확보할 수 있다.
또한, 상기 하부배선을 포함하는 제1기판 상에 상기 포토다이오드가 형성되어 이미지 센서의 수직형 집적을 이룰 수 있다.
또한, 상기 결정형 반도체층에 포토다이오드가 형성되어 포토다이오드의 디펙트를 감소시킬 수 있다.
또한, 상기 상부전극이 포토다이오드에 부분적으로 연결되어 포토다이오드의 수광영역을 확보할 수 있다.
또한, 상기 포토다이오드에 소자분리층이 형성되어 상기 포토다이오드를 단 위픽셀 별로 분리할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 10은 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.

Claims (7)

  1. 픽셀 영역 및 주변회로 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 금속배선을 포함하는 층간절연막;
    상기 층간절연막 상에 형성된 소자분리층;
    상기 금속배선과 연결되며, 상기 소자분리층 상에 배치된 상부전극; 및
    상기 픽셀 영역의 상기 층간절연막 상에 배치된 포토다이오드를 포함하며,
    상기 금속배선은 상기 금속막 패턴 및 플러그를 포함하며, 상기 픽셀 영역 및 주변회로 영역에 형성된 상기 플러그의 폭은 모두 동일한 것을 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    상기 소자분리층은 비아홀을 포함하여 형성되며,
    상기 상부전극은 상기 비아홀을 통하여 상기 주변회로 영역에 형성된 상기 금속배선과 전기적으로 연결된 것을 포함하는 이미지 센서.
  3. 제 2항에 있어서,
    상기 비아홀의 폭은 상기 플러그의 폭보다 넓게 형성된 것을 포함하는 이미지 센서.
  4. 픽셀 영역 및 주변회로 영역를 포함하는 제1 기판 상에 금속막 패턴 및 플러그를 포함하는 금속배선 및 층간절연막을 형성하는 단계;
    포토다이오드를 포함하는 제2 기판을 형성하는 단계;
    상기 층간절연막 상에 상기 포토다이오드를 포함하는 제2 기판을 본딩하는 단계;
    상기 제1 기판 상에 포토다이오드가 남아있도록 상기 제2 기판을 제거하는 단계;
    상기 포토다이오드 상에 소자분리층을 형성하는 단계; 및
    상기 소자분리층 상에 상부전극을 형성하는 단계를 포함하며,
    상기 픽셀 영역 및 주변회로 영역에 형성된 상기 플러그의 폭은 모두 동일한 것을 포함하는 이미지 센서의 제조방법.
  5. 제 4항에 있어서,
    픽셀 영역 및 주변회로 영역을 포함하는 제1 기판 상에 금속막 패턴 및 플러그를 포함하는 금속배선 및 층간절연막을 형성하는 단계는,
    상기 픽셀 영역 및 주변회로 영역을 포함하는 제1 기판 상에 금속막 패턴을 형성하는 단계;
    상기 금속막 패턴을 포함하는 상기 제1기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막에 상기 금속막 패턴을 노출시키는 제1비아홀을 형성하는 단 계; 및
    상기 제1비아홀을 금속물질로 매립하여 상기 금속막 패턴과 전기적으로 연결된 플러그를 형성하는 단계를 포함하며,
    상기 픽셀 영역 및 주변회로 영역에 형성된 상기 제1비아홀의 폭은 모두 동일한 것을 포함하는 이미지 센서의 제조방법.
  6. 제 4항에 있어서,
    상기 소자분리층은 제2비아홀을 포함하여 형성되며,
    상기 상부전극은 상기 제2비아홀을 통하여 상기 주변회로 영역에 형성된 상기 금속배선과 전기적으로 연결된 것을 포함하는 이미지 센서의 제조방법.
  7. 제 6항에 있어서,
    상기 제2비아홀의 폭은 상기 플러그의 폭보다 넓게 형성된 것을 포함하는 이미지 센서의 제조방법.
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