KR20090067471A - 캐패시터 제조 방법 - Google Patents

캐패시터 제조 방법 Download PDF

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KR20090067471A
KR20090067471A KR1020070135147A KR20070135147A KR20090067471A KR 20090067471 A KR20090067471 A KR 20090067471A KR 1020070135147 A KR1020070135147 A KR 1020070135147A KR 20070135147 A KR20070135147 A KR 20070135147A KR 20090067471 A KR20090067471 A KR 20090067471A
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길덕신
이기정
김영대
김진혁
도관우
박경웅
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주식회사 하이닉스반도체
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Abstract

본 발명은 하부전극의 리닝현상을 방지할 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판상에 복수의 개방영역을 포함하는 희생막패턴을 형성하는 단계, 상기 개방영역 내에 하부전극을 형성하는 단계, 상기 하부전극의 상부영역에 자장인력유도막패턴을 형성하는 단계 및 상기 기판 상부에서 상기 기판 방향으로 자장을 인가하며, 상기 희생막패턴을 제거하는 단계를 포함함으로써, 신뢰성이 우수한 캐패시터를 제조한다.
캐패시터, 하부전극, 리닝(leaning), 자장

Description

캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 대응하여, 반도체 소자 내 캐패시터의 면적을 증가시키기 위한 노력이 진행되고 있으며, 노력의 하나로 종횡비가 큰 하부전극이 제안되었다. 그리고, 종횡비가 큰 하부전극은 자신의 틀을 잡아주는 희생막패턴을 필요로 한다.
그러나, 종횡비가 큰 하부전극은 희생막패턴을 제거하는 풀딥아웃(full dip out) 과정에서 인접하는 하부전극간 붙어버리는 리닝(leaning)현상이 발생한다.
이를 해결하고자 하부전극의 상부영역 외벽에 절연막, 특히 질화막을 형성하였다.
그러나, 질화막의 스트레스(stress)에 의해 하부전극에 크랙(crack)이 발생하며, 질화막으로 인해 균일한 두께의 유전막 및 상부전극을 증착하기 어려운 문제점이 있다.
따라서, 효율적으로 하부전극의 리닝현상을 방지할 수 있는 기술의 필요성이 제거되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하부전극의 리닝현상을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 기판상에 복수의 개방영역을 포함하는 희생막패턴을 형성하는 단계, 상기 개방영역 내에 하부전극을 형성하는 단계, 상기 하부전극의 상부영역에 자장인력유도막패턴을 형성하는 단계 및 상기 기판 상부에서 상기 기판 방향으로 자장을 인가하며, 상기 희생막패턴을 제거하는 단계를 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은, 기판상에 지지막과 희생막을 순차적으로 형성하는 단계, 상기 지지막과 상기 희생막을 선택적으로 식각하여 복수의 개방영역을 형성하는 단계, 상기 개방영역에 하부전극을 형성하는 단계, 상기 하부전극의 상부영역에 자장인력유도막패턴을 형성하는 단계 및 상기 기판 상부에서, 상기 기판 방향으로 자장을 인가한 상태에서 상기 희생막을 제거하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 자장과 자장인력유도막패턴을 통해 하부전극의 리닝현상을 방지한다.
따라서, 신뢰성이 우수한 캐패시터를 제조할 수 있으며, 나아가 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
[제1실시예]
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 하부층이 형성된 기판(11) 상에 층간절연막(12)을 형성한다. 이후, 층간절연막(12)을 관통하는 복수의 스토리지노드 콘택플러그(13, storage node contact plug)를 형성한다.
하부층은 통상의 반도체 소자가 구비하는 워드라인(word line)과 비트라인(bit line)을 포함한다. 그리고, 스토리지노드 콘택플러그(13)는 층간절연막(12)을 식각하여 복수의 콘택홀을 형성한 후에, 도전막 증착 및 에치백(etch back) 공정을 진행하여 형성한다.
이어서, 스토리지노드 콘택플러그(13)가 형성된 기판(11) 전면에 식각정지막(14)과 희생막(15)을 증착한 후, 이들의 일부를 식각하여 복수의 개방영역(16)을 형성한다. 여기서, 식각정지막(14)은 질화막으로 형성하고, 희생막(15)은 산화막으로 형성한다.
도 1b에 도시된 바와 같이, 개방영역(16)이 채워지도록 도전막(17)을 매립한다.
도전막(17)은 티타늄질화막(TiN), 하프늄질화막(HfN), 지르코늄질화막(ZrN), 탄탈질화막(TaN), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt), 루테늄산화막(RuOx, x는 0을 제외한 자연수), 루테늄티타늄산화막(RuTiOx, x는 0을 제외한 자연수) 및 루테늄티타늄질화막(RuTiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성한다. 예를 들면, 루테늄막과 루테늄산화막의 적층막일 수 있다. 그리고, 도전막(17)으로 언급된 박막들은 화학기상증착법(CVD, Chemical Vapor Deposition), 단원자층증착법(ALD, Atomic Layer Deposition) 및 전기화학 증착법으로 이루어진 그룹 중에서 선택된 어느 하나의 방식으로 형성한다.
이어서, 도전막(17)을 에치백(18)한다. 이를 노드분리(node isolation) 공정이라 일컬으며, 이로써 하부전극(17A)이 형성된다.
하부전극(17A)은 기둥(pilar)형상으로 형성되며, 스토리지노드 콘택플러그(13)와 접촉한다. 그리고, 하부전극(17A)의 표면은 희생막(15)의 표면보다 낮다. 이는 에치백(18)의 타겟을 조절하여 진행하므로써 실현 가능하다.
도 1c에 도시된 바와 같이, 하부전극(17A)이 형성된 기판(11) 전면에 자장인력유도막(19)을 증착한다.
자장인력유도막(19)은 코발트막(Co) 또는 니켈막(Ni)으로 형성하거나, 코발트막과 니켈막의 혼합막으로 형성한다. 그리고, 자장인력유도막(19)은 자신 스스로가 자성을 띄는 박막을 의미하는 것은 아니며, 후속 인가되는 자장에 인력을 갖는 박막을 의미한다. 특히, 코발트막과 니켈막은 후속 인가되는 자장에 큰 인력을 갖는 박막이다.
이어서, 화학적기계적연마(CMP, Chemical Mechanical Polishing) 또는 에치백(20) 공정을 진행하여 하부전극(17A) 상에 자장인력유도막패턴(19A)을 형성한다.
도 1d에 도시된 바와 같이, 자장인력유도막패턴(19A)이 형성된 기판(11) 상부에서, 상기 기판(11) 방향으로 자장(magnetic filed)을 인가하며 풀딥아웃(22) 공정을 진행한다. 이로써 희생막(15)이 제거된다.
자장은 영구자석 또는 전자석을 통해 인가되며, 제1실시예에서는 전자석(21)을 통해 인가되는 것이라 가정한다.
그리고, 자장이 기판(11) 방향으로 인가되기 때문에 자장인력유도막패턴(19A)은 전자석(21) 방향으로 인력(23)을 갖게 된다. 또한, 자장인력유도막패턴(19A)과 접촉하는 하부전극(17A)도 전자석(21) 방향으로 인력을 갖게 된다. 따라서, 하부전극(17A)은 전자석(21) 방향으로 당겨져 쓰러짐이 방지된다.
한편, 풀딥아웃 공정을 먼저 진행한 후, 자장을 인가할 수도 있다. 이때 풀딥아웃 공정에서 하부전극이 쓰러져 리닝현상이 발생될 수 있지만, 후속 인가되는 자장에 의해 붙어 있는 하부전극(17A)간을 떼어놓을 수 있기 때문이다. 즉, 자장이 하부전극(17A)의 축(X)과 평행한 방향으로 작용하게 되어, 하부전극(17a)을 축(X) 방향으로 평행하게 정렬하고자 하는 힘(toque)이 생긴다. 이 힘 때문에 하부전극(17A)간을 떼어놓는 것이다.
도 1e에 도시된 바와 같이, 자장인력유도막패턴(19A)을 포함하는 하부전극(17A) 상에 유전막(24)을 형성한다. 자장인력유도막패턴(19A)도 도전막이기 때문에 하부전극(17A)의 일부분으로서 작용한다. 따라서, 별도의 제거 공정을 생략한 상태로 유전막(24)을 형성한다. 또는 별도의 제거 공정을 진행하여 자장인력유도막패턴(19A)을 제거한 후 유전막(24)을 형성할 수도 있다.
이후, 유전막(24) 상에 상부전극(25)을 형성한다. 이로써, 캐패시터가 형성된다.
전술한 바와 같은 본 발명의 제1실시예는, 기둥형 하부전극(17A) 상에 자장인력유도막패턴(19A)을 형성한 후, 기판(11) 상부에서 기판(11) 방향으로 자장을 인가하며 희생막(15)을 제거한다.
이에 따라 자장인력유도막패턴(19A)은 전자석(21) 방향으로 인력(23)을 갖게 된다. 또한, 자장인력유도막패턴(19A)과 접촉하는 하부전극(17A)도 전자석(21) 방향으로 인력을 갖게 되어 하부전극(17A)의 쓰러짐이 방지된다. 따라서 하부전극(17A)간 리닝현상이 방지된다.
[제2실시예]
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 하부층이 형성된 기판(31) 상에 층간절연막(32)을 형성한다. 이후, 층간절연막(32)을 관통하는 복수의 스토리지노드 콘택플러그(33)를 형성한다.
하부층은 통상의 반도체 소자가 구비하는 워드라인(word line)과 비트라인(bit line)을 포함한다. 그리고, 스토리지노드 콘택플러그(33)는 층간절연막(32)을 식각하여 복수의 콘택홀을 형성한 후에, 도전막 증착 및 에치백 공정을 진행하여 형성한다.
이어서, 스토리지노드 콘택플러그(33)가 형성된 기판(31) 전면에 식각정지막(34)과 희생막(35)을 증착한 후, 이들의 일부를 식각하여 복수의 개방영역(36)을 형성한다. 여기서, 식각정지막(34)은 질화막으로 형성하고, 희생막(35)은 산화막으로 형성한다.
도 2b에 도시된 바와 같이, 복수의 개방영역(36) 각각에 하부전극(37)을 형성한다.
하부전극(37)은 복수의 개방영역(36)이 형성된 기판(31)의 단차를 따라 도전막을 증착하고, 노드분리 공정을 진행하여 형성한다. 여기서 노드분리 공정은 에치백 공정일 수 있다. 도전막은 티타늄질화막(TiN), 하프늄질화막(HfN), 지르코늄질화막(ZrN), 탄탈질화막(TaN), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt), 루테늄산 화막(RuOx, x는 0을 제외한 자연수), 루테늄티타늄산화막(RuTiOx, x는 0을 제외한 자연수) 및 루테늄티타늄질화막(RuTiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성한다. 예를 들면, 루테늄막과 루테늄산화막의 적층막일 수 있다. 그리고, 도전막으로 언급된 박막들은 화학기상증착법(CVD), 단원자층증착법(ALD) 및 전기화학 증착법으로 이루어진 그룹 중에서 선택된 어느 하나의 방식으로 형성한다.
이로써, 하부전극(37)은 실린더형상으로 형성되며, 스토리지노드 콘택플러그(33)와 접촉한다.
이어서, 부분 습식 식각(partial wet dip) 공정을 진행하여 희생막(35)의 일부(35B)를 제거한다. 때문에, 하부전극(37)의 상부영역의 일부 외벽이 노출된다.
도 2c에 도시된 바와 같이, 하부전극(37)의 상부영역에 오버행(overhang) 구조의 자장인력유도막패턴(38)을 형성한다.
자장인력유도막패턴(38)은 자장인력유도막의 증착 및 에치백 공정을 통해 형성된다. 그리고, 오버행 구조란 성냥막대에 형성된 유황덩어리와 같이 하부전극(37)의 상부영역 측벽 및 표면을 덮는 구조를 일컫는다.
또한, 자장인력유도막은 코발트막(Co) 또는 니켈막(Ni)으로 형성하거나, 코발트막과 니켈막의 혼합막으로 형성한다. 그리고, 자장인력유도막은 자신 스스로가 자성을 띄는 박막을 의미하는 것은 아니며, 후속 인가되는 자장에 인력을 갖는 박막을 의미한다. 특히, 코발트막과 니켈막은 후속 인가되는 자장에 큰 인력을 갖는 박막이다.
도 2d에 도시된 바와 같이, 자장인력유도막패턴(38)이 형성된 기판(31) 상부에서, 상기 기판(31) 방향으로 자장을 인가하며 풀딥아웃(40) 공정을 진행한다. 이로써 희생막(35A)이 제거된다.
자장은 영구자석 또는 전자석을 통해 인가되며, 제2실시예에서는 전자석(39)을 통해 인가되는 것이라 가정한다. 그리고, 자장이 기판(31) 방향으로 인가되기 때문에 자장인력유도막패턴(38)은 전자석(39) 방향으로 인력(41)을 갖게 된다. 또한, 자장인력유도막패턴(38)과 접촉하는 하부전극(37)도 전자석(39) 방향으로 인력을 갖게 된다. 따라서, 하부전극(37)은 전자석(39) 방향으로 당겨져 쓰러짐이 방지된다.
한편, 풀딥아웃 공정을 먼저 진행한 후, 자장을 인가할 수도 있다. 이때 풀딥아웃 공정에서 하부전극이 쓰러져 리닝현상이 발생될 수 있지만, 후속 인가되는 자장에 의해 붙어 있는 하부전극(37)간을 떼어놓을 수 있기 때문이다. 즉, 자장이 하부전극(37)의 축(X)과 평행한 방향으로 작용하게 되어, 하부전극(37)을 축(X) 방향으로 평행하게 정렬하고자 하는 힘(toque)이 생긴다. 이 힘 때문에 하부전극(37)간을 떼어놓는 것이다.
도 2e에 도시된 바와 같이, 자장인력유도막패턴(38)을 포함하는 하부전극(37) 상에 유전막(42)을 형성한다. 자장인력유도막패턴(38)도 도전막이기 때문에 하부전극(37)의 일부분으로서 작용한다. 따라서, 별도의 제거 공정을 생략한 상태로 유전막(42)을 형성한다. 또는 별도의 제거 공정을 진행하여 자장인력유도막패 턴(38)을 제거한 후 유전막(42)을 형성할 수도 있다.
이후, 유전막(42) 상에 상부전극(43)을 형성한다. 이로써, 캐패시터가 형성된다.
전술한 바와 같은 본 발명의 제2실시예는, 실린더형 하부전극(37) 상에 자장인력유도막패턴(38)을 형성한 후, 기판(31) 상부에서 기판(31) 방향으로 자장을 인가하며 희생막(35)을 제거한다.
이에 따라 자장인력유도막패턴(38)은 전자석(39) 방향으로 인력(41)을 갖게 된다. 또한, 자장인력유도막패턴(38)과 접촉하는 하부전극(37)도 전자석(39) 방향으로 인력을 갖게 되어 하부전극(37)의 쓰러짐이 방지된다. 따라서 하부전극(37)간 리닝현상이 방지된다.
[제3실시예]
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 하부층이 형성된 기판(51) 상에 층간절연막(52)을 형성한다. 이후, 층간절연막(52)을 관통하는 복수의 스토리지노드 콘택플러그(53)를 형성한다.
하부층은 통상의 반도체 소자가 구비하는 워드라인(word line)과 비트라인(bit line)을 포함한다. 그리고, 스토리지노드 콘택플러그(53)는 층간절연막(52)을 식각하여 복수의 콘택홀을 형성한 후에, 도전막 증착 및 에치백 공정을 진행하 여 형성한다.
이어서, 스토리지노드 콘택플러그(53)가 형성된 기판(51) 전면에 하부지지막(54), 식각정지막(55)과 희생막(56)을 증착한 후, 이들의 일부를 식각하여 복수의 개방영역(57)을 형성한다. 여기서, 식각정지막(55)은 질화막으로 형성하고, 희생막(56)은 산화막으로 형성한다. 그리고, 하부지지막(54)은 후속에 형성되는 하부전극의 하부를 지지하여 후속 희생막(56) 제거 공정에서 하부전극의 쓰러짐을 방지하고자 형성된 박막으로, 이를 위해 하부지지막(54)은 산화막으로 형성한다.
도 3b에 도시된 바와 같이, 복수의 개방영역(57) 각각에 하부전극(58)을 형성한다.
하부전극(58)은 복수의 개방영역(57)이 형성된 기판(51)의 단차를 따라 도전막을 증착하고, 노드분리 공정을 진행하여 형성한다. 여기서 노드분리 공정은 에치백 공정일 수 있다. 도전막은 티타늄질화막(TiN), 하프늄질화막(HfN), 지르코늄질화막(ZrN), 탄탈질화막(TaN), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt), 루테늄산화막(RuOx, x는 0을 제외한 자연수), 루테늄티타늄산화막(RuTiOx, x는 0을 제외한 자연수) 및 루테늄티타늄질화막(RuTiN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성한다. 예를 들면, 루테늄막과 루테늄산화막의 적층막일 수 있다. 그리고, 도전막으로 언급된 박막들은 화학기상증착법(CVD), 단원자층증착법(ALD) 및 전기화학 증착법으로 이루어진 그룹 중에서 선택된 어느 하나의 방식으로 형성한다.
이로써, 하부전극(58)은 실린더형상으로 형성되며, 스토리지노드 콘택플러그(53)와 접촉한다.
이어서, 부분 습식 식각(partial wet dip) 공정을 진행하여 희생막(56)의 일부(56B)를 제거한다. 때문에, 하부전극(58)의 상부영역의 일부 외벽이 노출된다.
도 3c에 도시된 바와 같이, 하부전극(58)의 상부영역에 오버행 구조의 자장인력유도막패턴(59)을 형성한다.
자장인력유도막패턴(59)은 자장인력유도막의 증착 및 에치백 공정을 통해 형성된다. 그리고, 오버행 구조란 성냥막대에 형성된 유황덩어리와 같이 하부전극(58)의 상부영역 측벽 및 표면을 덮는 구조를 일컫는다.
또한, 자장인력유도막은 코발트막(Co) 또는 니켈막(Ni)으로 형성하거나, 코발트막과 니켈막의 혼합막으로 형성한다. 그리고, 자장인력유도막은 자신 스스로가 자성을 띄는 박막을 의미하는 것은 아니며, 후속 인가되는 자장에 인력을 갖는 박막을 의미한다. 특히, 코발트막과 니켈막은 후속 인가되는 자장에 큰 인력을 갖는 박막이다.
도 3d에 도시된 바와 같이, 자장인력유도막패턴(59)이 형성된 기판(51) 상부에서, 상기 기판(51) 방향으로 자장을 인가하며 풀딥아웃(61) 공정을 진행한다. 이로써 희생막(56A)이 제거된다.
자장은 영구자석 또는 전자석을 통해 인가되며, 제3실시예에서는 전자석(60)을 통해 인가되는 것이라 가정한다. 그리고, 자장이 기판(51) 방향으로 인가되기 때문에 자장인력유도막패턴(59)은 전자석(60) 방향으로 인력(62)을 갖게 된다. 또 한, 자장인력유도막패턴(59)과 접촉하는 하부전극(58)도 전자석(60) 방향으로 인력을 갖게 된다. 따라서, 하부전극(58)은 전자석(60) 방향으로 당겨져 쓰러짐이 방지된다.
한편, 풀딥아웃 공정을 먼저 진행한 후, 자장을 인가할 수도 있다. 이때 풀딥아웃 공정에서 하부전극이 쓰러져 리닝현상이 발생될 수 있지만, 후속 인가되는 자장에 의해 붙어 있는 하부전극(58)간을 떼어놓을 수 있기 때문이다. 즉, 자장이 하부전극(58)의 축(X)과 평행한 방향으로 작용하게 되어, 하부전극(58)을 축(X) 방향으로 평행하게 정렬하고자 하는 힘(toque)이 생긴다. 이 힘 때문에 하부전극(58)간을 떼어놓는 것이다.
도 3e에 도시된 바와 같이, 자장인력유도막패턴(59)을 포함하는 하부전극(58) 상에 유전막(63)을 형성한다. 자장인력유도막패턴(59)도 도전막이기 때문에 하부전극(58)의 일부분으로서 작용한다. 따라서, 별도의 제거 공정을 생략한 상태로 유전막(63)을 형성한다. 또는 별도의 제거 공정을 진행하여 자장인력유도막패턴(59)을 제거한 후 유전막(63)을 형성할 수도 있다.
이후, 유전막(63) 상에 상부전극(64)을 형성한다. 이로써, 캐패시터가 형성된다.
전술한 바와 같은 본 발명의 제3실시예는, 실린더형 하부전극(58) 상에 자장인력유도막패턴(59)을 형성한 후, 기판(51) 상부에서 기판(51) 방향으로 자장을 인가하며 희생막(56)을 제거한다.
이에 따라 자장인력유도막패턴(59)은 전자석(60) 방향으로 인력(62)을 갖게 된다. 또한, 자장인력유도막패턴(59)과 접촉하는 하부전극(58)도 전자석(60) 방향으로 인력을 갖게 되어 하부전극(58)의 쓰러짐이 방지된다. 따라서 하부전극(58)간 리닝현상이 방지된다.
또한, 하부전극(58)의 하부영역이 하부지지막(54)에 의해 감싸진 형태를 취한 상태에서 희생막(56)의 제거 공정이 진행되기 때문에 하부전극(58)의 쓰러짐은 더욱더 방지된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도.
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 기판 12 : 층간절연막
13 : 스토리지노드 콘택플러그
14 : 식각정지막 15 : 희생막
16 : 개방영역 17A : 하부전극
19A : 자장인력유도막패턴 21 : 전자석

Claims (15)

  1. 기판상에 복수의 개방영역을 포함하는 희생막패턴을 형성하는 단계;
    상기 개방영역 내에 하부전극을 형성하는 단계;
    상기 하부전극의 상부영역에 자장인력유도막패턴을 형성하는 단계; 및
    상기 기판 상부에서 상기 기판 방향으로 자장을 인가하며, 상기 희생막패턴을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 자장인력유도막패턴은 코발트(Co) 또는 니켈(Ni)로 형성하거나, 코발트와 니켈의 혼합막으로 형성하는 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 희생막패턴을 제거하는 단계는 풀딥아웃(full dip out)으로 진행하는 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 자장은 영구자석 또는 전자석을 통해 인가되는 캐패시터 제조 방법.
  5. 제1항에 있어서,
    상기 하부전극은 실린더형 또는 기둥형으로 형성하는 캐패시터 제조 방법.
  6. 제5항에 있어서,
    상기 하부전극이 실린더형일 경우, 상기 자장인력유도막패턴은 상기 하부전극의 상부영역에서 오버행 구조로 형성되는 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 자장인력유도막패턴이 형성된 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
  8. 기판상에 지지막과 희생막을 순차적으로 형성하는 단계;
    상기 지지막과 상기 희생막을 선택적으로 식각하여 복수의 개방영역을 형성 하는 단계;
    상기 개방영역에 하부전극을 형성하는 단계;
    상기 하부전극의 상부영역에 자장인력유도막패턴을 형성하는 단계; 및
    상기 기판 상부에서, 상기 기판 방향으로 자장을 인가한 상태에서 상기 희생막을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  9. 제8항에 있어서,
    상기 자장인력유도막패턴은 코발트(Co) 또는 니켈(Ni)로 형성하거나, 코발트와 니켈의 혼합막으로 형성하는 캐패시터 제조 방법.
  10. 제8항에 있어서,
    상기 희생막패턴을 제거하는 단계는 풀딥아웃으로 진행하는 캐패시터 제조 방법.
  11. 제8항에 있어서,
    상기 자장은 영구자석 또는 전자석을 통해 인가되는 캐패시터 제조 방법.
  12. 제8항에 있어서,
    상기 지지막과 희생막 사이에 식각정지막을 개재시키는 캐패시터 제조 방법.
  13. 제8항에 있어서,
    상기 하부전극은 실린더형 또는 기둥형으로 형성하는 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 하부전극이 실린더형일 경우, 상기 자장인력유도막패턴은 상기 하부전극의 상부영역에서 오버행 구조로 형성되는 캐패시터 제조 방법.
  15. 제8항에 있어서,
    상기 자장인력유도막패턴이 형성된 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
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