KR20090067105A - Ｐｌｌ 회로 - Google Patents

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KR20090067105A
KR20090067105A KR1020080130043A KR20080130043A KR20090067105A KR 20090067105 A KR20090067105 A KR 20090067105A KR 1020080130043 A KR1020080130043 A KR 1020080130043A KR 20080130043 A KR20080130043 A KR 20080130043A KR 20090067105 A KR20090067105 A KR 20090067105A
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도루 스도
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세이코 인스트루 가부시키가이샤
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Abstract

과제
VCO 를 구성하는 전류 제어 발진 회로를 제어하는 전류를 생성하는 전압-전류 변환의 동작을 고속화시켜, 종래와 비교하여 주파수 제어의 응답 특성을 향상시키는 PLL 회로를 제공한다.
해결 수단
본 발명의 PLL 회로는, 전압-전류 변환 회로와 전류 가산기와 전류 제어 발진 회로로 구성되고, 제어 전압 및 제어 전류에 대응한 주파수의 펄스를 출력하는 전압 제어 발진 회로와, 펄스와 전압 제어 발진 회로가 생성해야 할 주파수의 기준 펄스의 위상차에 의해, 제 1 제어 신호 및 제 2 제어 신호를 출력하는 위상 검출기와, 제 1 제어 신호에 의해 제 1 충전 전류 또는 제 1 방전 전류를 출력하는 제 1 차지 펌프 회로와, 제 1 충전 전류 또는 제 1 방전 전류에 의해 제어 전압을 생성하여, 전압 제어 발진 회로에 출력하는 루프 필터와, 제 2 제어 신호에 의해 제 2 충전 전류 또는 제 2 방전 전류인 제어 전류를 생성하여, 전압 제어 발진 회로에 출력하는 제 2 차지 펌프 회로를 갖는다.
Figure P1020080130043
PLL 회로

Description

ＰＬＬ 회로{PLL CIRCUIT}
본 발명은 PLL 회로에 관한 것으로, 특히 특성의 불균일 발생을 저감시킨 PLL 회로에 관한 것이다.
종래부터 반도체 집적 회로 내에 설치되고, 특히 무선 통신 분야인 휴대 전화나 무선 LAN (local area network) 등에 있어서의 펄스 발생 회로로서 다용되고 있다.
상기 PLL 회로는, 도 6 에 나타내는 바와 같이, 위상 비교기 (100), 차지 펌프 (101), 루프 필터 (102), VCO (전압 제어 발진 회로) (103) 로 구성되어 있다.
위상 비교기 (100) 는, PLL 회로가 출력하는 출력 펄스와 입력되는 입력 펄스의 위상 비교를 실시하고, 차지 펌프 회로 (101) 에 대하여, 출력 펄스가 입력 펄스와 비교하여 위상이 느린 경우, 차지 업 전류 (IUP) 를 흐르게 하는 제어 신호 (UP) 를 출력하고, 출력 펄스가 입력 펄스와 비교하여 위상이 빠른 경우, 차지 다운 전류 (IDN) 를 흐르게 하는 제어 신호 (DN) 를 출력한다.
차지 펌프 회로 (101) 는, 제어 신호 (UP) 가 입력되면, 차지 업 전류 (IUP) 를 루프 필터 (102) 에 출력하고, 한편, 제어 신호 (DN) 가 입력되면, 차지 다운 전류 (IDN) 를 루프 필터 (102) 에 출력한다.
루프 필터 (102) 는, 차지 펌프 회로 (101) 로부터 입력되는 직류 신호를 평균화시키고, 교류 성분이 적은 직류 신호로 변환하는 로우 패스 필터로, 시정수에 따라 후단의 VCO (103) 의 주파수 변화 속도를 설정한다. 즉, VCO (103) 의 발진 주파수의 변화는, 시정수가 길면 서서히 변화하고, 시정수가 짧으면 빠르게 입력 펄스에 추종한다.
VCO (103) 는, 루프 필터 (102) 로부터 입력되는 직류 신호의 전압 레벨에 따라, 출력 펄스의 발진 주파수를 제어한다.
또한, VCO (103) 는, 직류의 전압 신호를 전류 신호로 변환하는 전압/전류 변환부 (103A) 와, 전압/전류 변환부 (103A) 가 출력하는 전류에 따라 발진 주파수가 결정되는 전류 제어 발진부 (103B) 로 구성되어 있다.
상기 루프 필터 (102) 로는, 도 7 에 나타내는 바와 같은 완전 적분형 필터 회로가 사용되고 있다 (예를 들어, 비특허 문헌 1 참조).
여기서, 스위치 회로 (101') 는, 도 6 의 차지 펌프 (101) 를 대신하는 구성으로, 완전 적분형 필터 회로 (루프 필터 (102)) 에 대하여 전압을 인가한다.
또한, 도 8 에 나타내는 바와 같이, 루프 필터 (102) 로서 전류 입력-전압 출력형을 사용한 것이고, 콘덴서 (C2) 와 저항 (R2) 을 직렬로 접속한 것이며, 콘덴서 (C2) 에 축적되는 전압과, 이 콘덴서 (C2) 에 대한 충전 전류에 의해 저항 (R2) 단자 사이에 발생하는 전압을 가산하고, 가산 결과를 VCO (103) 내의 전압/전류 변환 회로 (103A) 에 대하여 출력하고 있다 (예를 들어, 특허 문헌 1 참조).
이로써, 콘덴서 (C2) 가 축적되는 전압에 추가하여, 저항 (R2) 에 발생하는 전압이 후단의 VCO (103) 에 출력되기 때문에, 도 9 에 나타내는 바와 같이, 저항 (R2) 의 전압분만큼 전압 특성의 응답 특성을 고속으로 할 수 있다.
여기서, r2 는 저항 (R2) 의 저항값, IF1 은 차지 펌프 회로 (101) 가 출력하는 차지 업 전류 (IUP) 및 차지 다운 전류 (IDN) 의 전류값, c2 는 콘덴서 (C2) 의 용량값이다.
비특허 문헌 1 : 'PLL-IC 의 사용법', 하타 마사야스, 후루카와 케이스케 저, 아키바 출판,〔신장판〕판, 1987년 6월
특허 문헌 1 : 일본 공개특허공보 2005-260446호
그러나, 비특허 문헌 1 및 특허 문헌 1 에서 사용되고 있는 완전 적분형 필터 회로의 루프 필터 (102) 는, 도 9 에 나타내는 바와 같이, 급준한 전압 출력 신호를 출력하는 응답 특성을 갖고 있다.
그러나, VCO (103) 내의 전압-전류 변환부 (103A) 가, 입력되는 급준한 전압 출력 신호를 전압-전류 변환할 때, 이 급준한 변화에 충분히 대응하는 응답 특성을 갖게 하는 것은 CMOS 프로세스에서는 곤란하고, 실제로는 도 10 에 나타내는 바와 같이, 전압-전류 변환 후의 전류 출력 신호의 파형은 둔화된 것이 된다.
그 결과, 루프 필터 (102) 에 있어서의 응답 특성을 양호하게 한다 하더라도, VCO (103) 내의 전압-전류 변환부 (103A) 의 응답 특성 둔화에 의한 낮음으로, 소자 특성으로부터 이론적인 설계를 할 수 없다.
또한, 제조 불균일에서 기인하여 전압-전류 변환의 속도가 불균일함으로써, PLL 회로의 응답 특성도 불균일해져, 양산하였을 때에 스펙 내에 들지 않는 제품이 많아지는 문제가 있다.
본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로, VCO 를 구성하는 전류 제어 발진 회로를 제어하는 전류를 생성하는 전압-전류 변환의 동작을 고속화시킴으로써, 종래와 비교하여 주파수 제어의 응답 특성을 향상시키는 PLL 회로를 제공하는 것을 목적으로 한다.
본 발명의 PLL 회로는, 전압-전류 변환 회로와 전류 가산기와 전류 제어 발진 회로로 구성되고, 제어 전압 및 제어 전류에 대응한 주파수의 펄스를 출력하는 전압 제어 발진 회로와, 상기 펄스와 상기 전압 제어 발진 회로가 생성해야 할 주파수의 기준 펄스의 위상차에 의해, 제 1 제어 신호 및 제 2 제어 신호를 출력하는 위상 검출기와, 상기 제 1 제어 신호에 의해 제 1 충전 전류 또는 제 1 방전 전류를 출력하는 제 1 차지 펌프 회로와, 상기 제 1 충전 전류 또는 상기 제 1 방전 전류에 의해 상기 제어 전압을 생성하여, 상기 전압 제어 발진 회로에 출력하는 루프 필터와, 상기 제 2 제어 신호에 의해 제 2 충전 전류 또는 제 2 방전 전류인 상기 제어 전류를 생성하여, 상기 전압 제어 발진 회로에 출력하는 제 2 차지 펌프 회로를 갖는다.
본 발명의 PLL 회로는, 상기 전압-전류 변환 회로가 상기 제어 전압을 전류로 변환하고, 상기 전류 가산기가 상기 변환된 전류와 상기 제어 전류를 가산하고, 이 가산된 전류를 상기 전류 제어 발진 회로에 대하여 주파수 제어 전류로서 공급하는 것을 특징으로 한다.
본 발명의 PLL 회로는, 상기 루프 필터가 제 1 차지 펌프의 출력과 접지점 사이에 개재 삽입된 콘덴서로 구성되어 있는 것을 특징으로 한다.
이상 설명한 바와 같이, 본 발명에 의하면, 제 1 차지 펌프가 출력하는 제 1 충전 전류 및 제 1 방전 전류에 의해 루프 필터에서 생성되는 제어 전압을 전압-전류 변환 회로에서 변환한 전류와, 제 2 차지 펌프 회로에서 생성된 제어 전류를, 전류 가산 회로에 의해 가산하고, 이 가산된 전류에 의해 전류 제어 발진 회로를 구동시키기 때문에, 급준한 전압 변화를 제어 전류로 전류 제어 발진 회로에 전달할 수 있게 되어, 전류 제어 발진 회로에 있어서 상기 제어 전류에 의해 급준한 응답 특성을 갖는 주파수 변화를 실현할 수 있다.
즉, 본 발명에 의하면, 실질적으로 종래의 루프 필터의 기능이 콘덴서 (루프 필터) 와, 제 2 차지 펌프 회로와, 전류 가산 회로 각각으로 형성되어 있으므로, 저항 및 콘덴서만 형성된 종래예에 있어서의 저항값과 용량값의 불균일에 의한 필터의 응답 특성에 대한 영향을 억제할 수 있어, 종래예와 비교하여 불균일이 적은 필터 특성을 실현하고 있다.
그 결과, 본 발명에 의하면, 전류 가산 회로를 설치함으로써, 루프 필터가 저항과 용량으로 구성된 종래와 비교하여, 전류 제어 발진 회로에서 본 경우, 이상적인 완전 적분형 필터를 실현할 수 있다.
이하, 본 발명의 일 실시형태에 의한 PLL 회로를 도면을 참조하여 설명한다. 도 1 은 동일 실시형태의 PLL 회로의 구성예를 나타내는 블록도이다.
이 도면에 있어서, 본 실시형태의 PLL 회로는, 위상 비교 회로 (1), 차지 펌프 (2), 차지 펌프 (3), 루프 필터 (4), VCO (5) 및 분주기 (6) 를 갖고 있다. 또한, VCO (5) 는 전압-전류 변환 회로 (51), 전류 가산 회로 (52) 및 전류 제어 발진 회로 (53) 로 구성되어 있다.
분주기 (6) 는, VCO (5) 가 출력하는 펄스 신호 (Fout) 의 주파수 (fout) 를 1/N 분주하여, 주파수 (fout)/N 의 주파수의 분주 펄스 신호를 출력한다. 이로써, 펄스 신호 (Fout) 의 주파수 (fout) 는, 기준 펄스 신호 (Fin) 의 주파수 (fin) 의 N 배의 주파수가 된다.
위상 비교 회로 (1) 는 상기 분주 펄스 신호와, VCO (5) 가 생성해야 할 주파수의 1/N 의 주파수의 기준 펄스 신호 (Fin) 의 위상차를 검출하고, 이 위상차에 따라 제 1 충전 전류 또는 제 1 방전 전류 중 어느 것을 전류 신호 (IF1) 로서 흐르게 할 것인지를 제어하는 제어 신호 (UP1) 및 제어 신호 (DN1) 를, 미리 설정된 주기마다, 미리 설정된 제어 기간에서 상기 비교를 실시하여 차지 펌프 (2) 에 출력한다.
또한, 위상 비교 회로 (1) 는, 상기 위상차에 따라 제 2 충전 전류 또는 제 2 방전 전류 중 어느 것을 전류 신호 (IF2) 로서 흐르게 할 것인지를 제어하는 제어 신호 (UP2) 및 제어 신호 (DN2) 를 차지 펌프 (3) 에 출력한다.
여기서, 위상 비교 회로 (1) 는, 상기 기준 펄스 신호 (Fin) 와 비교하여 분주 펄스 신호의 위상이 느린 경우, 차지 펌프 (2) 가 제 1 충전 전류를 전류 신호 (IF1) 로서 흐르게 하도록 제어하는 제어 신호 (UP1) 를 출력하고, 한편, 상기 기준 펄스 신호 (Fin) 와 비교하여 분주 펄스 신호의 위상이 빠른 경우, 차지 펌프 (2) 가 제 1 방전 전류를 전류 신호 (IF1) 로서 흐르게 하도록 제어하는 제어 신호 (DN1) 를 출력한다.
또한, 위상 비교 회로 (1) 는, 상기 기준 펄스 신호 (Fin) 와 비교하여 분주 펄스 신호의 위상이 느린 경우, 차지 펌프 (3) 가 제 2 충전 전류를 전류 신호 (IF2) 로서 흐르게 하도록 제어하는 제어 신호 (UP2) 를 출력하고, 한편, 상기 기준 펄스 신호 (Fin) 와 비교하여 분주 펄스 신호의 위상이 빠른 경우, 차지 펌프 (3) 가 제 2 방전 전류를 전류 신호 (IF2) 로서 흐르게 하도록 제어하는 제어 신호 (DN2) 를 출력한다.
차지 펌프 (2) 는, 전원 전압선과 접지선 사이에 정전류원 (CR1U), 스위치 (SW1U), 스위치 (SW1D), 정전류원 (CR1D) 이 차례대로 직렬로 접속되고, 스위치 (SW1U) 및 스위치 (SW1D) 의 접속점이 출력 단자가 되어, 상기 전류 신호 (IF1) 를 루프 필터 (4) 에 대하여 출력한다.
또한, 차지 펌프 (2) 는, 상기 제어 신호 (UP1) 가 입력되면, 스위치 (SW1U) 를 온 상태로 하여, 제 1 충전 전류를 전류 신호 (IF1) 로서 출력 단자로부터 출력하고, 한편, 제어 신호 (DN1) 가 입력되면, 스위치 (SW1D) 를 온 상태로 하여, 제 1 방전 전류를 전류 신호 (IF1) 로서 출력 단자로부터 출력한다.
차지 펌프 (3) 는, 전원 전압선과 접지선 사이에 정전류원 (CR2U), 스위치 (SW2U), 스위치 (SW2D), 정전류원 (CR2D) 이 차례대로 직렬로 접속되고, 스위치 (SW2U) 및 스위치 (SW2D) 의 접속점이 출력 단자가 되어, 상기 전류 신호 (IF2) 를 VCO (5) 에 대하여 출력한다.
또한, 차지 펌프 (3) 는, 상기 제어 신호 (UP2) 가 입력되면, 스위치 (SW2U) 를 온 상태로 하여, 제 2 충전 전류를 전류 신호 (IF2) 로서 출력 단자로부터 출력하고, 한편, 제어 신호 (DN2) 가 입력되면, 스위치 (SW2D) 를 온 상태로 하여, 제 2 방전 전류를 전류 신호 (IF2) 로서 출력 단자로부터 출력한다.
루프 필터 (4) 는 콘덴서 (C2) 로 구성되어 있고, 리플을 포함한 차지 펌프 (2) 로부터의 직류 신호 (IF1) 를 콘덴서 (C2) 에 있어서 충방전함으로써 적분 동작을 실시하고 제어 전압 (V1) 으로서 VCO (5) 에 출력한다.
전압-전류 변환 회로 (51) 는, 입력되는 제어 전압 (V1) 을 전압값에 대응한 전류값의 전류 신호 (IF3) 로 변환하고, 이 변환 결과의 전류 신호 (IF3) 를 전류 가산 회로 (52) 에 대하여 출력한다.
전류 가산 회로 (52) 는, 상기 전류 신호 (IF3) 와 전류 신호 (IF2) 를 가산하고, 가산 결과의 전류 신호 (IF4) 를 전류 제어 발진 회로 (53) 에 대하여 출력한다.
전류 제어 발진 회로 (53) 는, 전류 가산 회로 (52) 로부터 입력되는 전류 신호 (IF4) 의 전류값에 대응한 주파수 (fout) 의 펄스 신호 (Fout) 를 출력한다.
다음으로, 본 실시형태에 의한 PLL 회로의 동작을 도 1, 도 2 및 도 3 을 사용하여 설명한다. 도 2 및 3 은 도 1 의 각 회로에 있어서의 동작예를 설명하는 파형도이다.
도 2 는 기준 펄스 신호 (Fin) 와 비교하여 분주 펄스 신호의 위상이 느린 경우이다.
시각 t1 에 있어서, 위상 비교 회로 (1) 는, 상기 제어 기간이 되면 위상차를 검출함으로써, 제어 신호 (UP1 및 UP2) 를 출력한다.
그리고, 차지 펌프 (2) 는, 스위치 (SW1U) 를 온 상태로 하여, 전류 신호 (IF1) 로서 정전류원 (CR1U) 의 정전류인 제 1 충전 전류를 루프 필터 (4) 에 대하 여 유출시킨다.
이로써, 루프 필터 (4) 는, 상기 전류 신호 (IF1) 에 의해 콘덴서 (C2) 가 충전됨으로써, 이 충전된 충전 전압을 제어 전압 (V1) 으로서 전압-전류 변환 회로 (51) 에 출력한다.
그리고, 전압-전류 변환 회로 (51) 는, 입력되는 제어 전압 (V1) 을 전류 신호 (IF3) 로 변환하고, 이 전류 신호 (IF3) 를 전류 가산 회로 (52) 에 출력한다.
또한, 이 때, 차지 펌프 (3) 는 스위치 (SW2U) 를 온 상태로 하여, 전류 신호 (IF2) 로서 정전류원 (CR2U) 의 정전류인 제 2 충전 전류를 전류 가산 회로 (52) 에 대하여 유출시킨다.
전류 가산 회로 (52) 는, 상기 전류 신호 (IF3 및 IF2) 를 가산하여, 전류 신호 (IF4) 로서 전류 제어 발진 회로 (53) 에 대하여 출력한다.
그 결과, 전류 제어 발진 회로 (53) 는, 증가된 전류값에 대응하여 출력하는 펄스 신호 (Fout) 의 주파수 (fout) 를 높게 조정한다.
다음으로, 시각 t2 에 있어서, 위상 비교 회로 (1) 는, 제어 기간이 경과한 것을 검지한 시점에서 제어 신호 (UP1 및 UP2) 의 출력을 정지시킨다.
제어 신호 (UP1) 가 입력되지 않게 됨으로써, 차지 펌프 (2) 는, 스위치 (SW1U) 를 오프 상태로 하여, 제 1 충전 전류인 전류 신호 (IF1) 의 유출을 정지시킨다.
이로써, 루프 필터 (4) 는 충전 전류가 유입되지 않게 되므로, 현재의 충전 전압을 유지하고, 이 충전 전압을 제어 전압 (V1) 으로서 전압-전류 변환 회로 (51) 에 대하여 출력한다.
그리고, 전압-전류 변환 회로 (51) 는 입력되는 제어 전압 (V1) 을 전류 신호 (IF3) 로 변환하고, 이 전류 신호 (IF3) 를 전류 가산 회로 (52) 에 출력한다.
또한, 제어 신호 (UP2) 가 입력되지 않게 됨으로써, 차지 펌프 (3) 도 차지 펌프 (2) 와 동일하게, 스위치 (SW2U) 를 오프 상태로 하여, 제 2 충전 전류인 전류 신호 (IF2) 의 유출을 정지시킨다.
따라서, 전류 가산 회로 (52) 는 전류 신호 (IF2) 가 입력되지 않고, 전류 신호 (IF3) 만이 입력되기 때문에, 전류 신호 (IF3) 를 그대로 전류 신호 (IF4) 로서 출력한다.
이로써, 그 결과, 전류 제어 발진 회로 (53) 는, 전류 신호 (IF3) 의 전류값에 대응한 주파수인 펄스 신호 (Fout) 에 따라 주파수 (fout) 를 발생시킨다.
도 3 은, 기준 펄스 신호 (Fin) 와 비교하여 분주 펄스 신호의 위상이 빠른 경우이다.
시각 t1 에 있어서, 위상 비교 회로 (1) 는, 상기 제어 기간이 되면 위상차를 검출함으로써, 제어 신호 (DN1 및 DN2) 를 출력한다.
그리고, 차지 펌프 (2) 는, 스위치 (SW1D) 를 온 상태로 하여, 전류 신호 (IF1) 로서 정전류원 (CR1D) 의 정전류인 제 1 방전 전류를 루프 필터 (4) 로부터 유입시킨다.
이로써, 루프 필터 (4) 는, 상기 전류 신호 (IF1) 에 의해 콘덴서 (C2) 가 방전됨으로써, 이 방전 후의 충전 전압을 제어 전압 (V1) 으로서 전압-전류 변환 회로 (51) 에 출력한다.
그리고, 전압-전류 변환 회로 (51) 는 입력되는 제어 전압 (V1) 을 전류 신호 (IF3) 로 변환하고, 이 전류 신호 (IF3) 를 전류 가산 회로 (52) 에 출력한다.
또한, 이 때, 차지 펌프 (3) 는 스위치 (SW2D) 를 온 상태로 하여, 전류 신호 (IF2) 로서 정전류원 (CR2D) 의 정전류인 제 2 방전 전류를 전류 가산 회로 (52) 로부터 유입시킨다.
전류 가산 회로 (52) 는, 상기 전류 신호 (IF3 및 IF2) 를 가산하여, 전류 신호 (IF4) 로서 전류 제어 발진 회로 (53) 에 대하여 출력한다.
그 결과, 전류 제어 발진 회로 (53) 는, 감소된 전류값에 대응하여 출력하는 펄스 신호 (Fout) 의 주파수 (fout) 를 낮게 조정한다.
다음으로, 시각 t2 에 있어서, 위상 비교 회로 (1) 는, 제어 기간이 경과한 것을 검지한 시점에서 제어 신호 (DN1 및 DN2) 의 출력을 정지시킨다.
제어 신호 (DN1) 가 입력되지 않게 됨으로써, 차지 펌프 (2) 는 스위치 (SW1D) 를 오프 상태로 하여, 제 1 방전 전류인 전류 신호 (IF1) 의 유입을 정지시킨다.
이로써, 루프 필터 (4) 는, 방전 전류가 유출되지 않게 되므로, 현재의 충전 전압을 유지하고, 이 충전 전압을 제어 전압 (V1) 으로서 전압-전류 변환 회로 (51) 에 대하여 출력한다.
그리고, 전압-전류 변환 회로 (51) 는 입력되는 제어 전압 (V1) 을 전류 신호 (IF3) 로 변환하고, 이 전류 신호 (IF3) 를 전류 가산 회로 (52) 에 출력한다.
또한, 제어 신호 (DN2) 가 입력되지 않게 됨으로써, 차지 펌프 (3) 도 차지 펌프 (2) 와 동일하게, 스위치 (SW2D) 를 오프 상태로 하여, 제 2 방전 전류인 전류 신호 (IF2) 의 유입을 정지시킨다.
따라서, 전류 가산 회로 (52) 는 전류 신호 (IF2) 가 입력되지 않고, 전류 신호 (IF3) 만이 입력되므로, 전류 신호 (IF3) 를 그대로 전류 신호 (IF4) 로서 출력한다.
상기 서술한 처리에 의해, 전류 제어 발진 회로 (53) 는, 전류 신호 (IF3) 의 전류값에 대응한 주파수인 펄스 신호 (Fout) 에 따라 주파수 (fout) 를 발생시킨다.
다음으로, 도 4 에 의해, 도 1 에 있어서의 전압-전류 변환 회로 (51) 및 전류 가산 회로 (52) 의 구성예를 설명한다.
도 1 과 동일한 구성에 대해서는 동일한 부호를 부여하고, 그 구성의 설명을 생략한다.
전압-전류 변환 회로 (51) 는, P 채널형의 MOS 트랜지스터 (MP1) 와 N 채널형의 MOS 트랜지스터 (MN1) 와 저항 (R3) 으로 구성되어 있다.
상기 MOS 트랜지스터 (MP1) 는 소스가 전원 전압에 접속되고, 게이트가 드레인과 접속되어 다이오드 접속되어 있다.
상기 MOS 트랜지스터 (MN1) 는, 드레인이 상기 MOS 트랜지스터 (MP1) 의 드레인과 접속되고, 소스와 자신이 형성되어 있는 웰이 접속되고, 저항 (R3) 을 통하여 접지되어 있다.
상기 서술한 구성에 의해, 전압-전류 변환 회로 (51) 는, 전류 가산 회로 (52) 로 구성하는 커런트 미러 회로에 있어서의 바이어스 생성 회로가 되고, 제어 전압 (V1) 에 대응한 전류 신호 (IF3) (도 2 및 도 3 에 있어서의 V1/r3, r3 은 저항 (R3) 의 저항값) 의 복제를 전류 가산 회로 (52) 에서 흐르게 하기 위한 바이어스 전압을, 전류 가산 회로 (52) 에 대하여 출력한다.
또한, 전류 가산 회로 (52) 는, P 채널형의 MOS 트랜지스터 (MP2) 와 N 채널형의 MOS 트랜지스터 (MN2) 로 구성되어 있다.
MOS 트랜지스터 (MP2) 는, 소스가 전원 전압에 접속되고, 게이트에 상기 전압-전류 변환 회로 (51) 가 출력하는 바이어스 전압이 인가되고 있다.
MOS 트랜지스터 (MN2) 는, 드레인이 상기 MOS 트랜지스터 (MP2) 의 드레인과 접속되고, 게이트가 드레인에 접속되고 (다이오드 접속), 소스가 접지되어 있다. 또한, MOS 트랜지스터 (MN2) 의 드레인은, 차지 펌프 (3) 의 출력 단자가 접속되어 있고, 전류 신호 (IF2) 가 유입되거나 또는 유출된다.
이 구성에 의해, 전류 가산 회로 (52) 는, 커런트 미러 구성의 전압-전류 변환 회로 (51) 에 흐르는 전류 신호 (IF3) 에 대응한 전류와 상기 전류 신호 (IF2) 의 각각의 전류값을 가산한 결과로서, 전류 신호 (IF4) 를 전류 제어 발진 회로 (53) 에 출력한다.
다음으로, 도 1 및 도 4 에 있어서의 전류 제어 발진 회로 (53) 에 대해 설명한다. 도 5 는, 도 1 및 도 4 에 있어서의 전류 제어 발진 회로 (53) 의 구성예를 설명하는 개념적인 회로도이다.
전류 제어 발진 회로 (53) 는, P 채널형의 MOS 트랜지스터 (MP3 및 MP4) 와 N 채널형 MOS 트랜지스터 (MN3, MN4 및 MN5) 와 콘덴서 (C3) 로 구성되어 있다.
MOS 트랜지스터 (MP3) 는, 소스가 전원 전압에 접속되고, 게이트가 MOS 트랜지스터 (MP4) 의 드레인에 접속되어 있다.
MOS 트랜지스터 (MN3) 는, 드레인이 상기 MOS 트랜지스터 (MP3) 의 드레인에 접속되고, 게이트가 MOS 트랜지스터 (MP3) 의 게이트에 접속되고, 소스가 MOS 트랜지스터 (MN5) 의 드레인에 접속되어 있다.
MOS 트랜지스터 (MP4) 는, 소스가 전원 전압에 접속되고, 게이트가 MOS 트랜지스터 (MP3) 의 드레인에 접속되어 있다.
MOS 트랜지스터 (MN4) 는, 드레인이 MOS 트랜지스터 (MP4) 의 드레인에 접속되고, 게이트가 MOS 트랜지스터 (MP4) 의 게이트에 접속되고, 소스가 MOS 트랜지스터 (MN5) 의 드레인에 접속되어 있다.
콘덴서 (C3) 는, MOS 트랜지스터 (MN3) 의 드레인과 MOS 트랜지스터 (MN4) 의 드레인 사이에 개재 삽입되어 있다.
MOS 트랜지스터 (MN5) 는, 소스가 접지되고, 전류 가산 회로 (52) 로부터 전류 신호 (IF4) 에 대응하는 전류를 흐르게 하는 바이어스 전압이 게이트에 인가되고 있다.
상기 서술한 구성에 의해, MOS 트랜지스터 (MN5) 는, 전류 가산 회로 (52) 가 출력하는 가산된 전류 신호 (IF4) 에 기초하여 커런트 미러 동작한다. 따라서, 전류 신호 (IF4) 가 작아짐으로써, 콘덴서 (C3) 의 충방전의 주기가 길어져 발 진 주파수 (fout) 가 낮아지며, 전류 신호 (IF4) 가 커짐으로써, 콘덴서 (C3) 의 충방전의 주기가 짧아져 발진 주파수 (fout) 가 높아진다.
또한, 전류 가산 회로 (52) 로부터 출력되는 전류 신호 (IF4) 의 전류값은, 이하의 (1) 식 (시간에 의해 변동되는 함수) 에 의해 구할 수 있다.
IF4 = IF3 ± IF2 = (V1/r3) ± IF2 … (1)
본 실시형태에서 서술한 전압-전류 변환 회로 (51), 전류 가산 회로 (52) 및 전류 제어 발진 회로 (53) 의 구성에 한정되지 않고, 동일한 동작을 실시하는 것이면, 어떠한 구성이어도 상관없다.
도 1 은 본 발명의 일 실시형태에 의한 PLL 회로의 구성예를 나타내는 블록도이다.
도 2 는 도 1 의 PLL 회로의 동작예를 나타내는 파형도이다.
도 3 은 도 1 의 PLL 회로의 동작예를 나타내는 파형도이다.
도 4 는 도 1 에 있어서의 전압-전류 변환 회로 (51), 전류 가산 회로 (52) 의 회로예를 나타내는 개념도이다.
도 5 는 도 1 의 전류 제어 발진 회로 (53) 의 구성예를 나타내는 개념적인 회로도이다.
도 6 은 PLL 회로의 일반적인 구성을 나타내는 블록도이다.
도 7 은 종래예에 있어서의 PLL 회로의 구성을 나타내는 블록도이다.
도 8 은 다른 종래예에 있어서의 PLL 회로의 구성을 나타내는 블록도이다.
도 9 는 도 8 의 PLL 회로의 동작을 설명하는 파형도이다.
도 10 은 도 8 의 PLL 회로의 동작을 설명하는 파형도이다.
도면의 주요 부분에 대한 부호의 설명
1 … 위상 비교 회로
2, 3 … 차지 펌프
4 … 루프 필터
5 … VCO
6 … 분주기
51 … 전압-전류 변환 회로
52 … 전류 가산 회로
53 … 전류 제어 발진 회로
C2, C3 … 콘덴서
CR1D, CR1U, CR2D, CR2U … 정전류 회로
MP1, MP2, MP3, MP4 … MOS 트랜지스터 (P 채널형)
MN1, MN2, MN3, MN4, MN5 … MOS 트랜지스터 (N 채널형)
R3 … 저항
SW1D, SW1U, SW2D, SW2U … 스위치

Claims (3)

  1. 전압-전류 변환 회로와 전류 가산기와 전류 제어 발진 회로로 구성되고, 제어 전압 및 제어 전류에 대응한 주파수의 펄스를 출력하는 전압 제어 발진 회로와,
    상기 펄스와, 상기 전압 제어 발진 회로가 생성해야 할 주파수의 기준 펄스와의 위상차에 의해, 제 1 제어 신호 및 제 2 제어 신호를 출력하는 위상 검출기와,
    상기 제 1 제어 신호에 의해 제 1 충전 전류 또는 제 1 방전 전류를 출력하는 제 1 차지 펌프 회로와,
    상기 제 1 충전 전류 또는 상기 제 1 방전 전류에 의해 상기 제어 전압을 생성하여, 상기 전압 제어 발진 회로에 출력하는 루프 필터와,
    상기 제 2 제어 신호에 의해 제 2 충전 전류 또는 제 2 방전 전류인 상기 제어 전류를 생성하여, 상기 전압 제어 발진 회로에 출력하는 제 2 차지 펌프 회로를 갖는 것을 특징으로 하는 PLL 회로.
  2. 제 1 항에 있어서,
    상기 전압-전류 변환 회로가 상기 제어 전압을 전류로 변환하고,
    상기 전류 가산기가 상기 변환된 전류와 상기 제어 전류를 가산하고, 이 가산된 전류를 상기 전류 제어 발진 회로에 대하여 주파수 제어 전류로서 공급하는 것을 특징으로 하는 PLL 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 루프 필터가 제 1 차지 펌프의 출력과 접지점 사이에 개재 삽입된 콘덴서로 구성되어 있는 것을 특징으로 하는 PLL 회로.
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