KR20090057656A - 반도체 소자의 다층 배선 형성 방법 - Google Patents
반도체 소자의 다층 배선 형성 방법 Download PDFInfo
- Publication number
- KR20090057656A KR20090057656A KR1020070124330A KR20070124330A KR20090057656A KR 20090057656 A KR20090057656 A KR 20090057656A KR 1020070124330 A KR1020070124330 A KR 1020070124330A KR 20070124330 A KR20070124330 A KR 20070124330A KR 20090057656 A KR20090057656 A KR 20090057656A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- semiconductor device
- deposition
- etch
- etch back
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 title description 6
- 238000004519 manufacturing process Methods 0.000 title description 3
- 230000008021 deposition Effects 0.000 claims abstract description 15
- 238000005137 deposition process Methods 0.000 claims abstract description 12
- 239000000126 substance Substances 0.000 claims abstract description 7
- 238000007517 polishing process Methods 0.000 claims abstract 4
- 238000005498 polishing Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 11
- 238000002955 isolation Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 다층 배선 형성 방법에 관한 것으로, 반도체 소자의 다층 배선을 위해 산화막을 증착하는 과정에서 산화막 이중 증착 현상이 발생된 경우에 산화막에 대해 에치백(etch-back) 공정을 실시하고, 에치백 공정이 실시된 산화막에 대해 부가 증착(add deposition) 공정을 실시하는 것을 특징으로 한다. 즉, 본 발명은 산화막 및 금속층을 증착하는 반도체 소자의 다층 배선 형성 공정에서 산화막이 이중으로 증착되었을 경우, 선택적인 에치백 및 부가 증착 공정을 추가적으로 실시한 후 CMP 공정을 진행함으로써 에치백으로 인한 균일성(uniformity) 저하를 개선하였으며, 이로 인해 본원 발명에서는 반도체 제조 공정에서 CMP 공정 전 단계에서 산화막이 이중으로 증착되는 경우에도 스크랩 현상을 방지하여 수율(yield) 감소 없이 칩(chip) 양산이 가능하다.
스페이서, 에치백
Description
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 산화막이 이중으로 증착된 배선 구조에서 에치백(etch-back)으로 인한 균일성 저하를 개선하는데 적합한 반도체 소자의 다층 배선 형성 방법에 관한 것이다.
하나의 반도체 칩을 제작하기 위해서는 사진 공정, 식각 공정, 증착 공정 등 수 많은 공정들이 필요함은 주지의 사실이다.
특히, 사진 공정은 칩 내에 패턴들이 디자인대로 구현할 수 있는지를 결정하는 중요한 공정이다. 디자인대로 사진 공정을 구현하기 위해서는 웨이퍼 표면의 평탄화가 필수적인데, 이 평탄화는 이전의 리플로우(reflow), 증착 및 에치백(etch-back) 공정을 거치면서 달성할 수 있었으나, 반도체 소자의 고집적화에 따라 패턴 최소 선폭이 감소함에 따라 화학적 기계적 연마(Chemical Mechanical Polishing : 이하 CMP라 함) 공정이 도입되게 되었다.
CMP 공정은 기존의 리플로우, 증착 및 에치백 등의 공정과 비교하여 평탄화 특성이 우수하므로, 거의 대부분의 디바이스 메이커(device maker)에서 현재 적용되고 있다.
CMP 공정은 장비뿐만 아니라 패드(pad), 슬러리(slurry)와 같은 소모성 요소가 공정 특성을 결정짓는데 중요한 역할을 한다. 그 중 연마율(removal rate)를 결정짓는 슬러리는 특정 화학액에 연마입자가 분산되어 있는 상태이다. 화학액이 웨이퍼 표면 물질은 화학적으로 반응시키고, 분산되어 있는 연마입자가 웨이퍼 표면의 반응 물질을 결함 없이 제거함으로써 평탄화를 이룰 수 있으며, 일반적으로 30∼50nm 정도의 크기로 구성된다.
이와 같은 CMP 공정의 전 단계 공정으로는, 산화막 증착 및 금속층 증착 공정으로 크게 구분될 수 있는데, 상기 산화막 증착 및 금속층 증착 공정을 포함하는 반도체 소자의 다층 배선 형성 방법을 살펴보기로 한다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성한다. 예를 들어, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(Shallow Trench Isolation : 이하 STI라 함)형 소자 분리막(12)을 형성한다.
소자 분리막(12)이 형성된 반도체 기판(10) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(16)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(14)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(도시 생략)을 형성한다.
반도체 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(16) 측벽에 스페이서(18)를 형성한다.
그 다음 스페이서(18) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(도시 생략)을 형성한 후, 게이트 전극(16), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한다.
이후, 식각 정지막 상부에 층간 절연막(PMD)(20)(22)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착하여 도 1a와 같은 배선 구조를 형성한다.
이때, 산화막 증착 공정 중 공정 오류(trouble or recipe miss)로 인해 도 1b의 도면부호 24에 예시한 바와 같은 산화막 이중 증착(oxide double deposition) 현상이 발생될 수 있다.
이와 같은 산화막 이중 증착 현상이 발생된 상태에서 바로 CMP 공정을 진행하는 경우, 프로세싱 타임이 현저하게 증가하게 되어 식각 프로파일(etch profile) 및 균일성(uniformity)이 나빠져, 결국 수율 감소에 의해 스크랩(scrap) 처리가 되는 경우까지 발생한다.
이에 본 발명은, 산화막 및 금속층을 증착하는 반도체 소자의 다층 배선 형성 공정에서 산화막이 이중으로 증착되었을 경우 웨이퍼 리워크 시퀀스(rework sequence)를 통해 스크랩을 방지할 수 있는 반도체 소자의 다층 배선 형성 방법을 제공하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 반도체 소자의 다층 배선을 위해 산화막을 증착하는 과정에서 산화막 이중 증착 현상이 발생된 경우에 상기 산화막에 대해 에치백 공정을 실시하는 과정과, 상기 에치백 공정이 실시된 산화막에 대해 부가 증착 공정을 실시하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법을 제공한다.
본 발명에 의하면, 반도체 제조 공정에서 CMP 공정 전단계에서 산화막이 이 중으로 증착되는 경우에도 스크랩 현상을 방지하여 수율 감소 없이 칩 양산이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도이다.
도 2a 내지 도 2e를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 과정은 다음과 같이 진행된다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(STI : Shallow Trench Isolation)형 소자 분리막(102)을 형성한다.
소자 분리막(102)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(106)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한 후, 반도체 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 스페이서(108)를 형성한다.
그 다음 스페이서(108) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(도시 생략)을 형성한 후, 게이트 전극(106), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한다.
이후, 식각 정지막 상부에 층간 절연막(PMD)(110)(112)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착하여 도 2a와 같은 배선 구조를 형성한다.
이때, 산화막 증착 공정 중 공정 오류(trouble or recipe miss)로 인해 도 2a에 예시한 바와 같이, 제 2의 산화물질(114)이 증착될 수 있다. 이와 같은 제 2의 산화물질(114)이 증착되는 것을 산화막 이중 증착(oxide double deposition) 현상이라 명명한다.
이후, 도 2b에 예시한 바와 같이, 층간 절연막(112)에 대해 에치백(etch-back)을 실시하는데, 이때의 에치백은, 예를 들면 상기 층간 절연막(112) 두께의 10∼20%, 바람직하게는 상기 층간 절연막(112) 두께의 15%까지 실시하는 것을 특징으로 한다. 보다 상세히 설명하면, 제 2의 산화물질(114)이 증착된 웨이퍼의 두께 측정을 통해 에치 타겟(etch target)을 설정한 후, 상기 에치 타겟으로 설정된 시간(층간 절연막(112) 두께의 약 15%까지 에치백을 하기 위한 시간)에 따라 층간 절연막(112) 및 제 2의 산화물질(114)에 대한 에치백을 실시한다.
이렇게 에치백을 실시하면, 층간 절연막(112) 주위로 리세스(recess) 및 균일성 저하 현상이 발생하게 된다. 도 2c의 도면부호 112'는 이와 같은 에치백 실시 후의 층간 절연막을 예시적으로 나타낸 것이다.
이후, 도 2d에서는, 본 실시예에 따라 부가 증착(add deposition) 공정을 통해 상기 리세스 및 균일성 저하 현상이 발생된 층간 절연막(112') 상부면에 부가 증착막(116)을 형성함으로써, 에치백으로 인한 균일성 저하를 개선한다. 만일, 이 러한 부가 증착막 없이 바로 CMP 공정을 진행하는 경우에는, 상기 도 2c와 같은 프로파일이 유지된 상태로 후속 공정이 진행되기 때문에 수율 저하의 심각한 원인이 될 수 있다.
그런 다음, 통상적인 CMP 공정을 진행하여 평탄화 작업을 실시함으로써, 도 2e에 예시한 바와 같은 배선 구조를 최종적으로 형성한다.
이상 설명한 바와 같이, 산화막 및 금속층을 증착하는 반도체 소자의 다층 배선 형성 공정에서 산화막이 이중으로 증착되었을 경우 선택적인 에치백 및 부가 증착 공정을 추가적으로 실시한 후 CMP 공정을 진행함으로써, 에치백으로 인한 균일성 저하를 개선토록 구현한 것이다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 게이트 절연막 106 : 게이트 전극
108 : 스페이서 110, 112 : 층간 절연막
114 : 산화물질 116 : 부가 증착막
Claims (7)
- 반도체 소자의 다층 배선을 위해 산화막을 증착하는 과정에서 산화막 이중 증착 현상이 발생된 경우에 상기 산화막에 대해 에치백 공정을 실시하는 과정과,상기 에치백 공정이 실시된 산화막에 대해 부가 증착 공정을 실시하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 방법은, 연마 공정 전 단계에서 진행되는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 2 항에 있어서,상기 연마 공정은, 화학적 기계적 연마 공정인 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 에치백 공정은, 상기 산화막 두께의 10%∼20%까지 실시하는 것을 특징 으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 4 항에 있어서,상기 에치백 공정은,상기 산화막 이중 증착 현상이 발생된 웨이퍼의 두께 측정을 통해 에치 타겟을 설정하는 과정과,상기 에치 타겟으로 설정된 시간에 따라 상기 산화막에 대한 에치백 공정을 실시하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법.
- 제 5 항에 있어서,상기 에치 타겟으로 설정된 시간은, 상기 산화막 두께의 15%까지 에치백 공정을 실시하기 위한 시간인 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 부가 증착 공정은, 상기 에치백 공정으로 인한 상기 산화막의 리세스 및 균일성 저하 현상을 개선하기 위한 공정인 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124330A KR100945867B1 (ko) | 2007-12-03 | 2007-12-03 | 반도체 소자의 다층 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124330A KR100945867B1 (ko) | 2007-12-03 | 2007-12-03 | 반도체 소자의 다층 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090057656A true KR20090057656A (ko) | 2009-06-08 |
| KR100945867B1 KR100945867B1 (ko) | 2010-03-08 |
Family
ID=40988388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070124330A KR100945867B1 (ko) | 2007-12-03 | 2007-12-03 | 반도체 소자의 다층 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100945867B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838992B2 (ja) * | 1995-11-10 | 1998-12-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR19990059196A (ko) * | 1997-12-30 | 1999-07-26 | 김영환 | 반도체장치의 평탄화 방법 |
| KR20000027825A (ko) * | 1998-10-29 | 2000-05-15 | 김영환 | 반도체 장치의 평탄화 방법 |
| US6140240A (en) | 1999-01-07 | 2000-10-31 | Vanguard International Semiconductor Corporation | Method for eliminating CMP induced microscratches |
-
2007
- 2007-12-03 KR KR1020070124330A patent/KR100945867B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100945867B1 (ko) | 2010-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7265050B2 (en) | Methods for fabricating memory devices using sacrificial layers | |
| US6316329B1 (en) | Forming a trench mask comprising a DLC and ASH protecting layer | |
| US7977234B2 (en) | Fabrication method of semiconductor integrated circuit device | |
| TWI557809B (zh) | 包含接觸結構與形成於接觸蝕刻停止層之側壁上之保護層的半導體設備以及製造半導體裝置的方法 | |
| US9966309B2 (en) | Contact plug without seam hole and methods of forming the same | |
| TW201907568A (zh) | 自我對準接點(五) | |
| US6924184B2 (en) | Semiconductor device and method for forming a semiconductor device using post gate stack planarization | |
| TW201731098A (zh) | 半導體元件結構及其形成方法 | |
| US9059394B2 (en) | Self-aligned lower bottom electrode | |
| US7981762B2 (en) | Method of forming pre-metal dielectric layer of semiconductor device | |
| US8703612B2 (en) | Process for forming contact plugs | |
| US6258697B1 (en) | Method of etching contacts with reduced oxide stress | |
| TWI700799B (zh) | 導電結構、包含導電結構之佈局結構以及導電結構之製作方法 | |
| US6236091B1 (en) | Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide | |
| US6261914B1 (en) | Process for improving local uniformity of chemical mechanical polishing using a self-aligned polish rate enhancement layer | |
| KR100945867B1 (ko) | 반도체 소자의 다층 배선 형성 방법 | |
| TW201428889A (zh) | 形成具有接觸插栓的半導體結構的方法 | |
| JP4966116B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100945870B1 (ko) | 반도체 소자의 다층 배선 형성 방법 | |
| KR100390838B1 (ko) | 반도체 소자의 랜딩 플러그 콘택 형성방법 | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100835779B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100431815B1 (ko) | 반도체소자의 제조방법 | |
| KR100745075B1 (ko) | 반도체 장치의 랜딩플러그 콘택 형성 방법 | |
| KR20030085999A (ko) | 다마신 공정을 이용한 에스램 메모리 소자의 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |