KR19990059196A - 반도체장치의 평탄화 방법 - Google Patents
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Abstract
본 발명은 반도체장치의 층간절연막 형성시 SOG막의 형성과 에치백을 이중으로 진행하여 평탄화 특성을 향상시킬 수 있도록 한 반도체장치의 평탄화 방법에 관한 것으로, 반도체기판상에 금속배선을 형성한 후 제 1 층간절연막과 제 1 SOG막을 형성하는 단계와, 제 1 SOG막을 에치백한 후 제 2 층간절연막을 형성하는 단계와, 제 2 층간절연막 위에 제 2 SOG막을 형성하는 단계와, 제 2 SOG막을 에치백한 후 제 3 층간절연막을 형성하는 단계로 이루어져 이중의 SOG 에치백을 진행하여 우수한 평탄화도를 얻을 수 있다.
Description
본 발명은 반도체장치의 평탄화 방법에 관한 것으로서, 보다 상세하게는 반도체장치의 층간절연막 형성시 SOG막의 형성과 에치백을 이중으로 진행하여 평탄화 특성을 향상시킬 수 있도록 한 반도체장치의 평탄화 방법에 관한 것이다.
반도체 장치는 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 위해 반도체 장치는 2층 이상의 다층 배선을 요구하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하는데 있어서 전기적인 절연 역할을 하는 층간절연막의 평탄화 공정이 중요한 공정으로 부각되었다. 그 이유는 층간절연막의 증착시 평탄화 공정을 실시하지 않으면 하부 금속 배선 패턴의 형태에 따라 단차를 발생하는데 후속 금속 배선시 스텝 커버리지를 유발시키며 사진 공정에서 정확한 패턴을 정의하기 어렵기 때문이다.
따라서, 첫 금속층의 형성전 절연막에 열처리시 유동성이 생기는 BPSG계열의 물질을 사용한다. 그러나 BPSG계열의 물질만으로는 완전한 평탄화가 어려우며 또한 BPSG막은 고온에서의 열처리를 필요로 하기 때문에 알루미늄을 사용할 경우 금속배선의 형성 후에는 사용할 수가 없어 금속층이 계속 형성됨에 따라 평탄화도는 급격히 떨어지게 된다. 또한 감광막에의 노광에 의해 금속배선을 형성할 경우 평탄화도가 충분하지 못할 경우 광의 초점이 표면의 높낮이에 따라 달라져 금속배선의 균일한 형성을 난해하게 하며 심한 경우 금속배선이 끊어지는 현상이 발생하게 된다.
그레서 금속간의 절연막의 형성시 또는 형성후에 평탄화 공정을 거치게 되는데 현재는 크게 두가지 종류의 공정이 적용되고 있다.
도1과 도2는 이 두가지 종류의 공정에 의해 평탄화된 상태를 나타낸 단면도로서, 도1은 층간절연막 형성시 SOG 막의 형성과 에치백을 실시한 경우를 나타낸 단면도이고 도2는 층간절연막 형성시 CMP공정을 실시한 경우를 나타낸 단면도이다.
첫 번째로, 도1에서와 같이 반도체기판(10) 상에 금속배선(20)을 형성하고 제 1 층간절연막(30)을 형성하고 평탄화를 위한 제 1 SOG막(40)을 코팅한 후 열처리하여 고형화시킨 후 제 2 층간절연막(50)을 증착한 상태이다.
제 1 SOG막(40)은 유동성이 크기 때문에 어느 정도 우수한 평탄화도를 얻을 수는 있다. 그러나 제 1 SOG막(40)은 수분 흡수성이 있으며 산소에 취약하기 때문에 비아(Via)형성 후 후속공정인 감광막의 제거공정 또는 금속막의 증착공정에서 부피의 감소가 발생할 수 있으며 이로 인한 비아에서의 제 1 SOG막(40)의 후퇴현상으로 불량 비아가 형성될 수 있다는 단점이 있다. 이러한 불량 비아가 형성될 경우 증착되는 금속막의 끊어짐이 발생하게 되며 두 금속층간의 단락이 발생하게 된다.
SOG물질은 종류에 따라 수분과 산소에의 저항이 큰 경우도 있으나, 이러한 물질의 경우 평탄화도가 떨어지고 가격이 비싸다는 문제가 있다. 일반적으로 이러한 단점들을 보완하기 위해 비아가 형성될 금속층위의 SOG를 제거하거나 감소시켜 층간 단락을 방지하는 에치백(Etchback)공정이 적용되기도 한다. 그러나 금속배선간의 단락을 방지하기 위해 진행하는 종래의 에치백 공정은 식각후 평탄화도가 감소하기 때문에 다층 금속배선으로 이루어지는 소자에 적용하기에는 문제가 있다.
두 번째방법으로는 도2에서와 같이 반도체기판(10) 상에 금속배선(20)을 형성한 후 제 1 층간절연막(30), 제 2 층간절연막(50), 제 3 층간절연막(70)을 차례대로 형성한 후 평탄화를 위해 화학 기계적 연마(Chemical Mechanical Poloshing ; CMP) 공정을 진행하는 CPM공정이다.
이는 제 2 층간절연막(50)의 형성 후 화학약품을 이용해 절연층 물질의 표면결합을 약화시켜 패드를 이용하여 갈아내는 방법이다. CPM공정을 적용하면 불량 비아의 형성 가능성 없이 우수한 평탄화를 얻을 수 있으나, 낮은 공정 진행 속도와 높은 공정 단가가 문제가 되고 있다,
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체장치의 층간절연막 형성시 SOG막의 형성 후 에치백을 실시하여 금속배선 위의 비아가 형성되는 부분의 SOG를 제거한 후 다시 SOG막을 형성하고 에치백을 실시하는 2중 SOG 에치백을 진행하여 평탄화특성을 향상시킬 수 있도록 한 반도체장치의 평탄화 방법을 제공함에 있다.
도1은 SOG막에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도이다.
도2는 CMP에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도이다.
도3은 본 발명에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 금속배선
30 : 제 1 층간절연막 40 : 제 1 SOG막
50 : 제 2 층간절연막 60 : 제 2 SOG막
70 : 제 3 층간절연막
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판상에 금속배선을 형성한 후 제 1 층간절연막과 제 1 SOG막을 형성하는 단계와, 제 1 SOG막을 에치백한 후 제 2 층간절연막을 형성하는 단계와, 제 2 층간절연막 위에 제 2 SOG막을 형성하는 단계와, 제 2 SOG막을 에치백한 후 제 3 층간절연막을 형성하는 단계로 이루어진다.
상기와 같은 본 발명은 제 1 층간절연막을 형성한 다음 제 1 SOG막을 형성하고 에치백을 실시한 후 제 2 층간절연막을 형성한 다음 다시 제 2 SOG막을 형성하고 에치백을 하게 됨으로서 이중으로 SOG막을 형성하여 우수한 평탄화도를 얻을 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3은 본 발명에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.
도3a는 반도체기판(10) 상에 BPSG막(15)을 형성하고 금속배선(20)을 형성한 상태이다.
금속배선(20)은 약 300Å의 Ti막과 약 600Å의 TiN 막의 복합막으로 구성된 장벽금속막과, Al 과 0.5% Cu의 합금과, Al 과 1% Si 와 0.5% Cu의 합금과, Al 과 1% Si의 합금 중의 하나로 구성된 약 5000∼8000Å의 알루미늄 합금막과, 약 300Å의 TiN막으로 이루어진다.
도3b는 금속배선(20) 전면에 제 1 층간절연막(30)과 평탄화를 위한 제 1 SOG막(40)을 적층한 상태이다.
이때 제 1 층간절연막(30)은 통상적으로 플라즈마 보조 화학 기상증착법에 의한 실란 산화막이나 과잉 실리콘 산화막, 또는 두 막을 적층하여 사용하여 약 1000∼4000Å의 두께로 형성한다.
제 1 층간절연막(30)의 종류와 두께는 아래의 BPSG막(15)이나 금속층과 제 1 SOG막(40)과의 응력, 금속배선(20)의 간격, 제 1 SOG막(40) 에치백시의 식각정도에 따라 최적의 조건으로 결정한다.
제 1 SOG막(40)의 두께는 제 1 층간절연막(30)의 증착후 제 1 SOG막(40)을 코팅한 후 열처리하여 고형화 하여 제 1 SOG막(40)의 종류, 금속배선(20) 간격, 에치백시의 식각정도에 고형화한 후 최적이 되도록 조절하는 것으로서 약 2000∼5000Å정도가 바람직하다.
도3c는 제 1 SOG막(40)을 고형화한 후 에치백 공정을 진행한 상태로 비아가 형성될 부분의 제 1 SOG막(40)은 제거나 감소되었으나 평탄화도는 떨어진 상태이다.
제 1 SOG막(40)의 에치백공정에 의해 비아가 형성되는 부분의 제 1 SOG막(40)을 제거 혹은 감소시킬 때 CF4및 CHF3가스를 이용한 플라즈마 건식식각법을 사용한다. 제 1 SOG막(40)은 유동성을 위해 탄소 성분을 함유하고 있기 때문에 이로 인해 CF4와 CHF3가스의 비를 조절함으로써 제 1 층간절연막(30)과 제 1 SOG막(40)의 식각속도를 다르게 할 수 있다.
최적의 에치백 조건은 금속배선(20)의 간격, 금속배선(20)의 너비, 제 1 층간절연막(30)의 두께, 제 1 SOG막(40)의 두께와 식각속도등에 의해 결정된다.
도3d는 에치백된 제 1 SOG막(40) 위로 약 1000∼2000Å 정도로 제 2 층간절연막(50) 을 증착하고 다시 제 2 SOG막(60)을 도포하고 열처리한 상태로 1차 평탄화를 진행한 이후로 평탄화도가 높아진 상태이다.
도3e는 고형화된 제 2 SOG막(60)을 CF4와 CHF3가스를 이용하여 플라즈마 건식식각법으로 에치백하여 평탄화시킨 상태이다.
도3f는 평탄화된 제 2 SOG막(60) 전면에 이후의 공정을 위해 제 3 층간절연막(70)을 약 3000∼5000Å 두께로 증착한 상태이다.
위와 같이 제 1 SOG막(40)과 제 2 SOG막(60)으로 두 번 평탄화를 실시함으로써 우수한 평탄화도를 얻을 수 있다.
상기한 바와 같이 본 발명은 반도체장치의 층간절연막 평탄화를 위한 평탄화공정시 두 번의 SOG 에치백을 실시함으로서 SOG를 사용할 경우 발생할 수 있는 불량 비아의 형성을 방지할 뿐만 아니라 우수한 평탄화도를 얻을 수 있다는 이점이 있다.
또한, 종래의 코팅과 식각장비를 이용할 수 있으므로 CMP방법보다 낮은 공정가격으로 안정적으로 평탄화를 시킬 수 있으며, 다층 금속배선 반도체장치의 평탄화 특성 및 신뢰성 향상과 생산수율의 향상에 크게 기여할 수 있다는 이점이 있다.
Claims (7)
- 반도체기판상에 금속배선을 형성한 후 제 1 층간절연막과 제 1 SOG막을 형성하는 단계와,제 1 SOG막을 에치백한 후 제 2 층간절연막을 형성하는 단계와,제 2 층간절연막 위에 제 2 SOG막을 형성하는 단계와,제 2 SOG막을 에치백한 후 제 3 층간절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 평탄화 방법.
- 제1항에 있어서, 상기 금속배선은약 300Å의 Ti막과 약 600Å의 TiN 막의 복합막으로 구성된 장벽금속막과,Al 과 0.5% Cu의 합금과, Al 과 1% Si 와 0.5% Cu의 합금과, Al 과 1% Si의 합금 중의 적어도 어느 하나로 구성된 약 5000∼8000Å의 알루미늄 합금막과,약 300Å의 TiN막으로 이루어진 것을 특징으로 하는 반도체장치의 평탄화 방법.
- 제1항에 있어서, 상기 제 1 층간절연막은플라즈마 보조 화학 기상증착법에 의한 실란 산화막이나 과잉 실리콘 산화막, 또는 두 막을 적층하여 사용하여 약 1000∼4000Å의 두께로 형성한 것을 특징으로 하는 반도체장치의 평탄화 방법.
- 제1항에 있어서, 상기 제 1 층간절연막의 종류와 두께는하부의 절연층이나 금속층과 상기 제 1 SOG막과의 응력, 상기 금속배선의 간격, 상기 제 1 SOG막 에치백시의 식각정도에 따라 최적의 조건으로 결정하는 것을 특징으로 하는 반도체장치의 평탄화 방법.
- 제1항에 있어서, 상기 제 1 SOG막의 두께는상기 제 1 층간절연막 증착후 상기 제 1 SOG막을 코팅한 후 열처리하여 고형화 하여 상기 제 1 SOG막의 종류, 상기 금속배선 간격, 에치백시의 식각정도에 고형화한 후 최적이 되도록 조절하는 것으로서 약 2000∼5000Å정도인 것을 특징으로 하는 반도체장치의 평탄화 방법.
- 제1항에 있어서, 상기 에치백공정은CF4및 CHF3가스를 이용한 플라즈마 건식식각법인 것을 특징으로 하는 반도체장치의 평탄화 방법.
- 제6항에 있어서, 상기 플라즈마 건식식각시 CF4와 CHF3가스의 비를 조절하여 상기 제 1 층간절연막과 상기 제 1 SOG막의 식각속도를 다르게 하는 것을 특징으로 하는 반도체장치의 평탄화 방법.
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|---|---|---|---|---|
| KR100945867B1 (ko) * | 2007-12-03 | 2010-03-08 | 주식회사 동부하이텍 | 반도체 소자의 다층 배선 형성 방법 |
-
1997
- 1997-12-30 KR KR1019970079393A patent/KR19990059196A/ko not_active Application Discontinuation
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| KR100945867B1 (ko) * | 2007-12-03 | 2010-03-08 | 주식회사 동부하이텍 | 반도체 소자의 다층 배선 형성 방법 |
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