KR20090040869A - 하나 이상의 유전층을 형성시키는 방법 및 시스템 - Google Patents

하나 이상의 유전층을 형성시키는 방법 및 시스템

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KR20090040869A
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미하엘라 발세아누
빅터 응웬
드렉 알. 위티
히쳄 엠'사드
하이춘 양
씬리앙 루
치엔-테 카오
메이 창
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Abstract

본 발명의 구조물을 형성시키는 방법은 기판의 표면에 걸쳐 하나 이상의 피쳐를 형성시키는 것을 포함한다. 질소 함유 유전층이 하나 이상의 피쳐 상에 형성된다. 하나 이상의 피쳐의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분이 제 1 속도로 제거되고, 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분이 제 2 속도로 제거된다. 제 1 속도는 제 2 속도보다 크다. 유전층은 질소 함유 유전층 상에 형성된다.

Description

하나 이상의 유전층을 형성시키는 방법 및 시스템 {METHODS AND SYSTEMS FOR FORMING AT LEAST ONE DIELECTRIC LAYER}
관련 출원의 참조
본 출원은 2006년 5월 30일자 출원된 루보미르스키(Lubomirsky) 등의 공동 양도된 미국 가출원 제 60/803,499호(발명의 명칭: “PROCESS CHAMBER FOR DIELECTRIC GAPFILL”)와 관련된다. 이 출원은 2002년 5월 14일자 공고된 자나키라만(Janakiraman) 등의 공동 양도된 미국 특허 제 6,387,207호(발명의 명칭: “INTEGRATION OF REMOTE PLASMA GENERATOR WITH SEMICONDUCTOR PROCESSING CHAMBER”)와 관련된다. 이 출원은 2004년 12월 14일자 공고된 자나키라만 등의 공동 양도된 미국 특허 제 6,830,624호(발명의 명칭: “BLOCKER PLATE BY-PASS FOR REMOTE PLASMA CLEAN”)와 관련된다. 이 출원은 또한 쟈오(Zhao) 등의 공동 양도된 미국 특허 제 5,558,717호(발명의 명칭: “CVD PROCESSING CHAMBER”)와 관련된다. 관련 출원 모두의 전체 내용은 본원에 참고로 통합된다.
반도체 디바이스의 기하구조는 수십년 전에 도입된 이래 크기에 있어서 크게 감소되었다. 최근 반도체 제조 설비는 통상적으로 피쳐(feature) 크기가 250 nm, 180nm 및 65nm인 디바이스를 생산하고 있으며, 신규 설비는 훨씬 더 작은 기하구조를 갖는 디바이스를 제조하고자 개발되고 이행되고 있다. 그러나, 보다 작은 크기는 디바이스 엘레먼트가 함께 보다 긴밀하게 작용해야 하는 것을 의미하며, 이는 크로스-토크(cross-talk) 및 기생 용량(parasitic capacitance)을 포함하는 전기적 방해 가능성을 증가시킬 수 있다.
전기적 방해 정도를 감소시키기 위해, 갭, 트렌치, 및 디바이스 엘레먼트, 금속 라인 및 그 밖의 디바이스 피쳐 사이의 다른 공간을 충진시키는 데 유전 절연 물질이 사용된다. 유전 물질은 디바이스 피쳐 간의 공간에서의 형성의 용이성 및 낮은 유전 상수(즉, “k-값”)에 대해 선택된다. 낮은 k-값을 갖는 유전물질은 크로스-토크 및 RC 시간 지연을 최소화시키는데 뿐만 아니라, 디바이스의 전체 전력 소비를 감소시키는 데 보다 우수하다. 종래의 유전 물질은 종래의 CDV 기술로 증착되는 경우, 평균 k-값이 4.0 내지 4.2 사이인 산화규소를 포함한다.
반도체 디바이스의 형성 동안에, 다양한 적용에서 배리어 또는 에칭정지층(etch stop layer)으로서 질화규소 유전막이 사용되었다. 질화규소 유전막은 낮은 k-유전 물질과 같은 산화 규소와는 상이한 에칭율을 갖는다. 질화규소 유전막은 그 하부에 놓이는 트랜지스터 게이트(transistor gate)와 같은 구조물을 바람직하게 보호할 수 있다.
그러나, 조밀하고 분리된 디바이스를 갖는 웨이퍼에 걸쳐 형성된 질화규소 유전막의 두께 불균일성은 바람직하지 않을 수 있다. 또한, 단-높이 프로파일의 저부, 측벽 및 상부에 형성된 질화규소 유전막의 두께는 차후 낮은-k 유전 물질의 갭 충진 효과에 악영향을 미칠 수도 있다. 반도체 디바이스 기하구조가 축소되는 경우, 이러한 상황은 훨씬 더 악화되고 있다.
발명의 요약
예시적 구체예에 따르면, 구조물을 형성시키는 방법은 기판 표면에 걸쳐 하나 이상의 피쳐를 형성시키는 것을 포함한다. 질소 함유 유전층이 상기 하나 이상의 피쳐 상에 형성된다. 상기 하나 이상의 피쳐의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분이 제 1 속도로 제거되고, 상기 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분이 제 2 속도로 제거된다. 제 1 속도는 제 2 속도보다 크다. 유전층이 질소 함유 유전층 상에 형성된다.
또 다른 예시적 구체예에 따르면, 트랜지스터를 형성시키는 방법은 기판 상에 하나 이상의 트랜지스터 게이트를 형성시키는 것을 포함한다. 하나 이상의 유전 스페이서(spacer)가 하나 이상의 트렌지스터 게이트의 측벽에 형성된다. 하나 이상의 컨택트(contact) 영역이 기판 내 트렌지스터 게이트에 인접하여 형성된다. 질소 함유 유전층이 하나 이상의 트랜지스터 게이트 상에 형성된다. 하나 이상의 트랜지스터 게이트의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분이 제 1 속도로 제거되고, 상기 하나 이상의 트랜지스터 게이트의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분이 제 2 속도로 제거되며, 제 1 속도는 제 2 속도보다 크다. 유전층이 질소 함유 유전층 상에 형성된다.
또 다른 구체예에 따르면, 구조물을 형성하는 방법은 기판의 표면에 걸쳐 하나 이상의 피쳐를 형성시키는 것을 포함한다. 제 1 유전층이 하나 이상의 피쳐 상에 형성된다. 제 2 유전층이 제 1 유전층 상에 형성된다. 상기 하나 이상의 피쳐의 하나 이상의 측벽 상의 제 2 유전층의 제 1 부분이 제 1 속도로 제거되고, 상기 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 제 2 유전층의 제 2 부분이 제 2 속도로 제거된다. 제 1 속도는 제 2 속도보다 크다. 제 3 유전층이 에칭된 제 2 유전층 상에 형성된다.
다른 예시적 구체예에 따르면, 장치는 챔버를 포함한다. 기판에 걸쳐 형성된 하나 이상의 피쳐 상에 형성된 질소 함유층을 갖는 기판을 지지하기 위해 페데스탈(pedestal)이 챔버 내에 구성된다. 챔버내 기판 상에 샤워헤드가 구성된다. 플라즈마 생성기가 챔버와 연결되며, 플라즈마 생성기는 불소 이온 및 수소 이온을 포함하는 플라즈마를 생성시키기 위해 구성된다. 플라즈마가 챔버내 제공되어 하나 이상의 피쳐의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분을 제 1 속도로 제거하고, 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분을 제 2 속도로 제거하며, 제 1 속도는 제 2 속도보다 크다.
추가의 구체예 및 특징은 하기 기재에서 부분적으로 언급되며, 부분적으로는 명세서를 숙지한 당업자들에게 자명하거나, 본 발명의 실시에 의해 습득될 수 있다. 본 발명의 특징 및 이점은 본 명세서에 기술된 수단, 조합 및 방법에 의해 실현되거나 달성될 수 있다.
일부 예시적 구체예의 특성은 명세서의 나머지 부분 및 도면을 참조하여 보다 잘 이해될 수 있으며, 유사 구성 요소를 언급하기 위해 몇몇 도면에 대해 유사 도면 부호가 사용된다. 몇몇 예에서, 서브라벨은 참조 번호와 관련되며, 하이픈이 붙어 다수의 유사 구성요소중 어느 하나를 표시한다. 존재하는 서브라벨에 대해 상세한 설명 없이 참조 번호로 참조가 이루어지는 경우, 이러한 다중 유사 구성요소 전부를 나타내는 것으로 의도된다.
도 1a 내지 1d는 두개의 트랜지스터 게이트 사이에 예시적 유전 물질을 충진하기 위한 예시적 방법을 도시한 개략적인 단면도이다.
도 1e는 예시적 트랜지스터 상에 형성된 예시적 유전 구조물의 개략적인 단면도이다.
도2a는 질소 함유 유전층의 일부를 제거하기 위한 예시적 방법을 나타내는 플로우 챠트이다.
도 2b는 질소 함유 유전층의 일부를 제거하기 위한 또 다른 예시적 방법을 나타내는 플로우 챠트이다.
도 3a는 예시적 박막 증착 시스템의 수직 단면도를 도시한 것이다.
도 3b는 박막 증착 시스템의 예시적 시스템 모니터/제어기 구성 요소의 단순화된 도표이다.
도 4는 예시적 에칭 시스템의 개략적인 단면도이다.
기판의 표면에 걸쳐 형성된 하나 이상의 피쳐, 예를 들어 트랜지스터 게이트 상의 하나 이상의 유전층을 형성시키는 시스템 및 방법이 기술된다. 유전층은 에칭 공정으로 처리된다. 에칭 공정은 바람직하게는 가로세로비 갭 및/또는 트렌치를 감소시킬 수 있다(예를 들어 약 5:1 또는 그 초과의 가로세로비). 이후, 유전층은 가로세로비 갭 및/또는 트렌치가 실질적으로 갭 또는 시임 없이 유전 물질로 충진될 수 있도록 에칭된 유전층 상에 형성될 수 있다.
본 발명의 방법은 기판 표면에 걸쳐 하나 이상의 피쳐를 형성시키는 것을 포함한다. 유전층은 하나 이상의 피쳐 상에 형성된다. 피쳐의 코너 둘레에 유전층의 제 1부분은 제 1 속도로 제거되고, 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 유전층의 제 2 부분은 제 2 속도로 제거된다. 제 1 속도는 제 2 속도보다 크다. 유전층은 에칭된 유전층 상에 형성된다.
예시적 공정
도 1a 내지 1d는 두개의 트랜지스터 게이트 사이에 예시적 유전 물질을 충진하기 위한 예시적 방법을 도시한 개략적인 단면도이다.
도 1a와 관련하면, 하나 이상의 피쳐(101)가 기판(100)의 표면에 걸쳐 형성된다. 피쳐(101)는 예를 들어, 트랜지스터, 트랜지스터 게이트, 트렌치, 오프닝, 갭, 전도성 라인(conductive line) 또는 가로세로비를 갖는 그 밖의 피쳐일 수 있다. 트랜지스터(101)는 기판(100) 상에 형성될 수 있다. 기판(100)은 예를 들어, 규소 기판, 제 III-IV족 화합물 기판, 규소/게르마늄(SiGe) 기판, epi-기판, SOI(silicon-on-insulator) 기판, 액정 디스플레이(LCD), 플라즈마 디스플레이, 전계발광(EL) 램프 디스플레이와 같은 디스플레이 기판 또는 발광 다이오드(LED)일 수 있다. 일부 구체예에서, 기판(100)은 반도체 웨이퍼(예를 들어, 200mm, 300mm, 400mm 등의 실리콘 웨이퍼)일 수 있다.
각각의 트랜지스터(101)는 기판(100) 상에 형성된 게이트 유전층(105)을 포함할 수 있다. 트랜지스터 게이트(110)가 게이트 유전층(105) 상에 형성된다. 컨택트 영역(120), 예를 들어, 소스/드레인(source/drain) 영역이 기판(100) 내에 트랜지스터 게이트(110)에 인접하여 형성된다. 게이트 유전층(105)은 예를 들어, 산화규소, 질화규소, 옥시질화규소, 고-k 유전물질, 예를 들어, 산화알루미늄(Al2O3), 산화하프늄(HfO2), 옥시질화하프늄(HfON), 하프늄 실리케이트(HfSiO4), 산화지르코늄(ZrO2), 옥시질화지르코늄(ZrON), 지르코늄 실리케이트(ZrSiO4), 산화이트륨(Y2O3), 산화란타늄(La2O3), 산화세륨(CeO2), 산화티탄(TiO2), 산화탄탈륨(Ta2O5), 그 밖의 유전 물질, 또는 이들의 다양한 조합으로 이루어질 수 있다. 게이트 유전층(105)은 예를 들어, 화학적 증기 증착(CVD) 공정, 물리적 증기 증착(PVD) 공정, 게이트 유전 물질층을 형성하는 데 적용되는 그 밖의 반도체 공정, 또는 이들의 다양한 조합에 의해 형성될 수 있다.
트랜지스터 게이트(110)는 예를 들어, 폴리실리콘; 무정형 실리콘; 금속성 물질, 예를 들어, Ru, Ti, Ta, W, Hf, Cu, Al; 금속 질화물; 금속 산화물, 예컨대, RuO2 또는 IrO2; 금속 질화물, 예컨대, MoN, WN, TiN, TaN, TaAlN; 게이트 실리사이드(gate silicide), 예컨대, CoSi2 또는 NiSi; 트랜지스터 게이트용으로 사용되기에 적합한 그 밖의 금속성 물질, 또는 이들의 다양한 조합으로 이루어질 수 있다. 일부 구체예에서, 트랜지스터 게이트(110)는, CVD 공정, PVD 공정, 전기화학 도금 공정, 무전해 도금 공정, 또는 이들의 다양한 조합에 의해 형성될 수 있다.
컨택트 영역(120)이 기판(100) 내에 형성된다. 컨택트 영역(12)은 인 및 비소와 같은 n-타입 도펀트 또는 붕소와 같은 p-타입 도펀트를 지닐 수 있다. 컨택트 영역(120)은 하나 이상의 이식 공정에 의해 형성될 수 있다. 일부 구체예에서, 컨택트 영역(120)은 하나 이상의 LDD(lightly doped drain)를 포함할 수 있다.
다시 도 1a를 살펴보면, 산화물층(113), 질화물층(115) 및 산화물층(117)과 같은 하나 이상의 유전층이 트랜지스터 게이트(11)의 측벽 상에 형성된다. 산화물층(113), 질화물층(115) 및 산화물층(117)은 트랜지스터 게이트(110)를 보호하고/하거나 기판(100)에 이온을 주입하여 컨택트 영역(120)을 형성하기 위한 마스크(mask)로서 작용하도록 구성될 수 있다. 일부 구체예에서, 산화물층(113), 질화물층(115) 및 산화물층(117)은 예를 들어, CVD 공정에 의해 형성될 수 있다. 다층 스페이서는 단지 예시적 구체예일 뿐임을 유의한다. 단일 유전층 스페이서가 다른 구체예에서 사용될 수 있다.
일부 구체예에서, 트랜지스터 게이트(110)는 약 35nm의 폭 및 약 100nm의 높이를 가질 수 있다. 트랜지스터 게이트(110) 사이 간격은 약 180nm일 수 있다. 산화물층(113), 질화물층(115) 및 산화물층(117)의 저부 폭은 약 35nm일 수 있다. 트랜지스터(101)의 다른 치수도 바람직한 트랜지스터를 달성하는 데 사용될 수 있음을 유의한다. 본 발명의 범위는 이로 제한되지 않는다.
도 1b에서, 유전층(125)과 같은 하나 이상의 유전층이 트랜지스터(101) 상에 형성될 수 있다. 유전층(125)은 예를 들어, 질화규소(SiN)층, 옥시질화규소(SiON)층, 질화탄소규소(SiCN)층, 산화규소층, 옥시탄화규소층, 탄화규소층, 질화붕소규소층, 질화붕소층, 그 밖의 유전층, 또는 이들의 다양한 조합일 수 있다.
질소 함유 유전층을 형성하는 일부 구체예에서, 유전층(125)은 규소 함유 전구체, 예컨대, 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3), 및 사염화규소(SiCl3) 및 질소 함유 전구체, 예컨대, 질소(N2) 및 암모니아(NH3)로부터 형성될 수 있다. 다른 구체예에서, 유전층(125)은 규소 함유 전구체, 예컨대, 알콕시 디실란, 알콕시-알킬 디실란, 알콕시-아세톡시 디실란 및 폴리실란; 및 질소 함유 전구체, 예컨대, 질소 및 암모니아로부터 형성될 수 있다. 예를 들어, 알콕시 디실란은 Si2(EtO)6 에톡시 디실란, Si2(MeO)6 메톡시 디실란, 및 Si6(MeO)6 메톡시 시클로헥실실란을 포함하며, 여기서 Et는 에틸기(C2H6)를 나타내고, Me는 메틸기(CH3)를 나타낸다. 일부 구체예에서, 알콕시-알킬 디실란은 Si2(EtO)4(Me)2 테트라에톡시-디메틸 디실란, Si2(EtO)4(Et)2 테트라에톡시-디에틸 디실란, Si2(EtO)2(Me)4 디에톡시-테트라메틸 디실란, Si2(MeO)4(Me)2 테트라메톡시-디메틸 디실란, 및 Si4O2(Me)8 메틸 시클로헥실실록산, Si6(MeO)6(Me)6메톡시-메틸 시클로헥실실란, Si4O2(H2)4 히드로시클로헥실실란을 포함할 수 있다. 일부 구체예에서, 알콕시-아세톡시 디실란은 Si2(AcO)6 아세톡시 디실란, Si2(Me)4(AcO)2 테트라메틸-디아세톡시 디실란, 및 Si2(Me)2(AcO)4 디메틸-테트라아세톡시 디실란을 포함할 수 있으며, 여기서 Ac는 아세틸기를 나타낸다. 일부 구체예에서, 폴리실란은 시클로펜틸실란 또는 그 밖의 치환기를 포함한다.
다시 도 1b와 관련하면, 유전층(125)은 트랜지스터(101)의 코너(126) 둘레에 핀치-오프(pinch-off) 및/또는 네가티브 프로파일(negative profile)을 지닐 수 있다. 유전층(125)의 핀치-오프 및/또는 네가티브 프로파일은, 두꺼운 유전막(125)이 형성되는 경우 트랜지스터(101) 사이에서 공극 또는 시임을 초래할 수 있다. 일부 구체예에서, 트랜지스터 게이트(110) 상의 유전층(125)의 두께 "a"는 트랜지스터(101)의 저부 영역에 인접한 기판(100) 상의 유전층(125)의 두께 "b"보다 크다. 또 다른 구체예에서, 유전층(125)의 두께 "b"는 트랜지스터(101)의 측벽 상의 유전층(125)의 두께 "c"보다 크다.
도 1c와 관련하면, 에칭 공정(130)은 트랜지스터(101)의 코너(126) 둘레의 유전층(125)의 제 1 부분을 제 1 에칭율로 제거하고, 트랜지스터(101)의 저부 영역(127)에 인접한 유전층(125)의 제 2 부분을 제 2 에칭율로 제거할 수 있으며, 여기서 제 1 에칭율은 제 2 에칭율보다 크다.
유전층(125), 예를 들어, 질화규소(SiN)층의 일부를 제거하는 일부 구체예에서, 에칭 공정(130)은 불소 함유 전구체, 예컨대, 삼불화질소(NF3), 사불화규소(SiF4), 테트라플루오로메탄(CF4), 플루오로메탄(CH3F), 디플루오로메탄(CH2F2), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3F8), 헥사플루오로에탄(C2F6), 그 밖 불소 함유 전구체 또는 이들의 다양한 조합; 및 수소 함유 전구체, 예컨대, 수소(H2), 암모니아(NH3), 히드라진(N2H4), 히드라조산(HN3), 그 밖의 수소 함유 전구체 및 이들의 다양한 조합을 사용할 수 있다. 일부 구체예에서, 에칭 공정(130)은 약 10sccm(standard cubic centimeter per minute) 내지 약 5slm(standard liter per minute)의 기체 유량; 약 100밀리토르 및 약 200토르의 공정 압력; 약 5와트 내지 약 3,000와트의 라디오 주파수(RF) 전력 및 약 100kHz 내지 약 64MHz의 RF를 가질 수 있다. 다른 구체예에서, RF는 약 400kHz 내지 약 13.67MHz일 수 있다.
일부 구체예에서, NF3, H2, 및 He는 도 2a의 단계(210)에서 기술된 바와 같이 플라즈마를 생성시키기 위해 외부 플라즈마 생성기에 제공된다. NF3는 약 50sccm의 유량을 가질 수 있으며, H2는 약 300sccm의 유량을 가질 수 있으며, He는 약 100sccm의 유량을 가질 수 있다. 공정 압력은 약 3토르이고, RF 전력은 약 40와트이다. 일부 구체예에서, 플라즈마는 에칭 공정(130)을 수행하기 위해 구성된 에칭 챔버 내에서 생성될 수 있다. 플라즈마는 하기와 같이 기술된 식으로 생성될 수 있다:
NF3 + H2 → NHxFy(또는 NHxFy.HF) + HF + F
이후, 플라즈마는 질화규소층의 일부를 에칭하기 위한 에칭 챔버에 도입될 수 있다. 원격 생성된 플라즈마는 질화규소와 상호작용하여 도 2a의 단계(220)에 기술된 바와 같이 부산물, 예를 들어, (NF4)2SiF6를 형성할 수 있다. 일부 구체예에서, 기판(100)은 약 -100℃ 내지 약 1,000℃의 온도를 갖는 페데스탈 상에 위치한다. 다른 구체예에서, 페데스탈은 약 30℃의 온도를 가질 수 있다. 페데스탈의 온도는 바람직하게는 플라즈마 및 질화규소의 상호작용을 증진시킬 수 있다. 일부 구체예에서, 플라즈마와 질화규소의 산화작용은 에칭 단계로서 언급될 수 있다. 에칭 단계는 하기 식으로서 기술될 수 있다. :
NHxFy.HF +SiN → (NF4)2SiF6 + N2 + NH3
이후 부산물, (NF4)2SiF6는 단계 2a의 단계(230)에 기술된 바와 같이 열적 공정으로 부산물을 분해 및/또는 승화시킬 수 있다. 일부 구체예에서, 열적 공정은 부산물을 샤워헤드에 접근시킴으로써 수행될 수 있으며, 이는 약 -50℃ 내지 약 1,000℃의 공정 온도를 제공하도록 작동될 수 있다. 일 구체예에서, 공정 온도는 약 180℃이다. 다른 구체예에서, 열적 공정은 예를 들어, 오븐, 로, RTA(rapid thermal anneal) 장치, 또는 그 밖의 열적 장치에 의해 수행될 수 있다. 부산물의 분해 및/또는 승화는 하기 식으로서 기술될 수 있다:
(NF4)2SiF6 → SiF4 + NH3 + HF
다시 도 1c와 관련하면, 유전층(125)의 핀치-오프 및 네가티브 프로파일은 실질적으로 제거될 수 있다. 두께가 약 1,000Å인 유전층(125)을 형성시키는 일부 구체예에서, 에칭 공정(130)은 두께 b를 약 14% 감소시킬 수 있고, 두께 c를 약 50% 감소할 수 있다. 두께가 약 600Å인 질소 유전층(125)을 형성시키는 다른 구체예에서, 에칭 공정(130)은 두께 b를 약 11% 감소시킬 수 있고, 두께 c를 약 40% 감소시킬 수 있다. 에칭 공정(130)이 트랜지스터(101)의 저부 영역(127)에 인접한 유전층(125)보다 트랜지스터(101)의 코너(126) 둘레의 유전층(125)을 더 빨리 제거할 수 있기 때문에, 에칭된 유전층(125a) 사이의 갭의 가로세로비(도 1c에 도시됨)가 유전층(125) 사이의 갭의 가로세로비(도 1b에 도시됨)보다 낮다.
일부 구체예에서, 에칭 공정(130)은 두께 b보다 더 빨리 두께 a를 제거할 수 있다. 두께 a의 에칭율 대 두께 b의 에칭율의 비는 약 2:1 또는 그 초과일 수 있다. 다른 구체예에서, 상기 비는 약 10:1 또는 그 초과일 수 있다. 일부 구체예에서, 에칭 공정(130)은 두께 b와 실질적으로 동일하거나 보다 빠르게 두께 a를 제거할 수 있다. 두께 a의 에칭율 대 두께 b의 에칭율의 비는 약 1:1 또는 그 초과일 수 있다. 다른 구체예에서, 상기 비는 약 2:1 또는 그 초과일 수 있다.
도 1d에서, 유전층(135)은 에칭된 유전층(125a) 상에 형성된다. 유전층(135)은 예를 들어, 산화물, 질화물, 옥시질화물, 저-k 유전물질, 초저-k 유전물질, 그 밖의 유전물질 또는 이들의 다양한 조합으로 형성될 수 있다. 유전층(135)은 예를 들어, CVD 공정, 스핀-코팅(spin-coating) 공정, 유전층을 형성시키는 데 적용되는 그 밖의 방법, 또는 이들의 다양한 조합에 의해 형성될 수 있다. 유전층(125)의 핀치-오프 및 네가티브 프로파일(도 1b)에 도시됨)이 실질적으로 제거되기 때문에, 유전층(135)은 바람직하게는 에칭된 유전층(125a) 사이의 갭 내에서 바람직하게 충진될 수 있다.
다시 도 1d와 관련하면, 트랜지스터(101)는 P-타입 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 질소 함유층과 같은 에칭된 유전층(125a)은 트랜지스터 게이트(110)를 수평적으로 가압하는 압축층이다. 에칭된 유전층(125a)은 트랜지스터 게이트(110) 하의 기판(200)내 트랜지스터(101)의 채널 영역에서 압축 변형을 유도할 수 있다. 압축 변형은 바람직하게는 채널내 홀 이동도(hole mobility)를 증진시킬 수 있다.
두께 b'는 PMOSFET의 홀 이동도에 영향을 미칠 수 있는 것으로 나타났다. 두께 b'의 증가는 바람직하게는 PMOSFET의 홀 이동도를 증진시킬 수 있다. 에칭 공정(130)은 트랜지스터(101)의 저부(127)에 인접한 유전층(125)을 실질적으로 에칭할 수 없기 때문에, 에칭된 유전층(125)의 나머지 두께 b'는 바람직하게는 약 PMOSFET의 홀 이동도를 개선시킬 수 있다. 일부 구체예에서, 에칭된 유전층(125a)의 두께 b'는 약 600Å 또는 그 초과일 수 있다. 따라서, 두께 b'는 바람직하게는 PMOSFET의 홀 이동도를 증진시킬 수 있고, 뿐만 아니라 트랜지스터(101) 간의 가로세로비를 감축시킬 수 있다.
도 1e는 예시적 트랜지스터 상에 형성된 예시적 유전 구조물의 개략적인 단면도이다. 도 1e에서, 유전층(140) 및 (145)은 연속적으로 트랜지스터(101) 상에 형성될 수 있다. 일부 구체예에서, 유전층(140) 및 (145)은 상이한 유전층이다. 다른 구체예에서, 유전층(140) 및 (145)은 도 1b와 관련하여 상기 기술된 유전층(125)과 유사할 수 있다. 또 다른 구체예에서, 유전층(140) 및 (145)은 SiC 층/SiN 층, SiCN 층/SiN 층, SiCN 층/SiN 층, BN 층/SiN 층, 또는 이들의 다양한 조합이다.
일부 구체예에서, 도 1c와 관련하여 상기 기술된 에칭 공정(130)은 트랜지스터 게이트(110)의 상부 표면 상의 유전층(145)의 제 1 부분을, 트랜지스터(101)의 저부 영역(127)에 인접한 유전층(145)의 제 2 부분보다 빨리 제거할 수 있다. 다른 구체예에서, 에칭 공정(130)은 또한 트랜지스터(101)의 저부 영역(127)에 인접한 유전층을 실질적으로 제거하지 않으면서 트랜지스터 게이트(110)의 상부 표면 상의 유전층(140)의 일부를 제거할 수 있다.
유전층의 수가 상기 기술된 예시적 구체예로 제한되지 않아야 함을 유의한다. 2개 초과의 유전층이 트랜지스터(101) 상에 형성된 후, 에칭된 구조물의 바람직한 가로세로비를 달성하도록 에칭 공정(130)으로 처리될 수 있다. 또한, 에칭 공정(130)이 유전층(140) 및/또는 유전층(145)의 일부를 제거하기 위한 단일 단계 또는 다단계를 포함할 수 있음을 유의한다.
도 2b는 질화탄소규소(SiCN) 층의 일부를 에칭하기 위한 예시적 공정을 도시한 플로우챠트이다. 일부 구체예에서, 유전층(125)은 질화탄소규소층이다. NF3/H2/He 전구체는 탄소의 존재 때문에 SiCN을 바람직하게 제거하지 않을 수 있는 것으로 나타났다. 일부 구체예에서, SiCN 층은 예를 들어, 도 2b의 단계(240)에서 기술된 바와 같이 증착 챔버에서 산화될 수 있다. SiCN 층은 예를 들어, 산소, 오존, 그 밖의 산소 함유 기체, 또는 이들의 다양한 조합에 의해 산화될 수 있다. 산화 후, SiCN의 탄소는 바람직하게는 이로부터 제거될 수 있으며, SiCN 층은 실질적으로 옥시질화규소(SiCN) 층으로 산화될 수 있다.
다시 도 2b와 관련하면, 단계(250)은 불소 함유 플라즈마를 생성할 수 있다. 일부 구체예에서, 단계(250)은 도 2a와 관련하여 상기 기술된 단계(210)와 유사할 수 있다. 다른 구체예에서, 단계(250)은 불소 함유 플라즈마를 생성하기 위한 NF3/NH3 전구체일 수 있다. 또 다른 구체예에서, 단계(250)은 불소 함유 플라즈마를 생성하기 위해 NF3/H2/He 전구체 및 NF3/NH3 전구체를 사용할 수 있다.
다시 도 2b와 관련하면, 단계(260)는 불소 함유 플라즈마와 SiON 층의 일부가 상호작용하여 부산물을 형성하고, 단계(270)는 부산물을 열적으로 처리하여 분산물을 분해 또는 승화시킨다. 일부 구체예에서, 단계(260 및 270)는 도 2a와 관련하여 상기 기술된 단계(220 및 230)와 각각 유사하다.
단계(270) 이후, 유전층이 에칭된 유전층 상에 형성될 수 있다. 유전층 및 유전층을 형성시키는 방법은 도 1d와 관련하여 상기 기술된 것과 유사할 수 있다.
예시적 막 증착 시스템
유전층을 증착시킬 수 있는 증착 시스템은 다른 타입의 시스템 중에서, 고밀도 플라즈마 화학적 증기 증착(HDP-CVD) 시스템, 플라즈마 강화 화학적 증기 증착(PECVD) 시스템, 대기압 미만 화학적 증기 증착(SACVD) 시스템, 및 열적 화학적 증기 증착 시스템을 포함할 수 있다. 본 발명의 구체예를 이행할 수 있는 CVD 시스템의 특정 예로는 CENTURA ULTIMA™ HDP-CVD 챔버/시스템, 및 PROCUCER™ PECVD 챔버/시스템, 예컨대, 어플라이드 머티리얼스, 인코포레이티드(Applied Materials, Inc., Santa Clara, Californai)로부터 입수할 수 있는 PRODUCER™ Celera™ PECVD를 포함한다.
본 발명의 예시적 방법으로 사용될 수 있는 기판 처리 시스템의 예는, 그 전체 내용이 본원에 참고로 통합되는, 2006년 5월 30일자 출원된 루보미르스키(Lubomirsky) 등의 공동 양도된 미국 가출원 제 60/803,499호(발명의 명칭: “PROCESS CHAMBER FOR DIELECTRIC GAPFILL”)에 기재된 것들을 포함할 수 있다. 추가의 예시적 시스템은 본원에 참고로 통합되는 미국 특허 제 6,387,207호 및 미국 특허 제 6,830,624호에 기재된 것들을 포함할 수 있다.
이제, 도 3a와 관련하면, CVD 시스템의 수직 단면도는 챔버벽(15a) 및 챔버 뚜껑 어셈블리(15b)를 포함하는 진공 또는 공정 챔버(15)를 갖는 것으로 도시된다. CVD 시스템(10)은 공정 기체를, 공정 챔버(15)내 중앙에 위치한 가열된 페데스탈(12) 상에 안착되어 있는 기판(미도시)에 분배하기 위한 기체 분배 매니폴드(manifold)(11)를 포함한다. 기체 분배 매니폴드(11)는 용량성(capacitive) 플라즈마를 형성하기 위한 전극으로서 작용하도록 전기 전도성 물질로부터 형성될 수 있다. 처리 동안에, 기판(예를 들어, 반도체 웨이퍼)은 페데스탈(12)의 평면형(또는 약간 볼록면) 표면(12a) 상에 위치한다. 페데스탈(12)은 보다 낮은 로딩/오프-로딩 위치(도 3a에 도시됨)와, 매니폴드(11)과 가까이 인접하고 있는 상부 처리 위치(도 3a에서 점선(14)으로 표시됨) 사이에서 제어가능하게 이동될 수 있다. 센터보드(centerboard)(미도시)는 웨이퍼의 위치에 대한 정보를 제공하는 센서를 포함한다.
증착 및 운반 기체는 통상적인 평면형, 원형 기체 분배 면판(faceplate)(13a)의 천공된 홀(13b)를 통해 챔버(15)에 도입된다. 보다 구체적으로, 증착 공정 기체는 유입 매니폴드(11)를 통하고, 통상적인 천공된 블로커 플레이트(42)를 통한 후, 기체 분배 면판(13a)의 홀(13b)을 통해 챔버로 흐른다.
매니폴드(11)에 도달하기 전에, 증착 및 운반 기체는 기체 공급원(7)으로부터 기체 공급 라인(8)을 통해 혼합 시스템(9)에 유입되고, 여기서 합쳐진 후, 매니폴드(11)로 보내진다. 일반적으로, 각 공정 기체의 공급 라인은 (i) 공정 기체의 챔버로의 흐름을 자동 또는 수동으로 차단하는 데 사용될 수 있는 수개의 안전 차단 밸브(미도시됨), 및 (ii) 공급 라인을 통과하는 기체 흐름을 측정하는 질량 유량계(mass flow controller)를 포함한다. 독성 기체가 공정에 사용되는 경우, 수개의 안전 차단 밸브는 통상적인 구성으로 각각의 기체 공급 라인에 배치된다.
CVD 시스템(10)에서 수행되는 증착 공정은 열적 공정 또는 플라즈마 강화 공정일 수 있다. 플라즈마 강화 공정에서, RF 전력 공급원(44)은 공정 기체 혼합물을 여기시켜 면판(13a)과 페데스탈(12) 사이의 실린더형 영역에서 플라즈마를 형성시키도록 기체 분배 면판(13a)과 페데스탈(12) 사이에 전기 전력을 인가한다. (이러한 영역은 본원에서 "반응 영역"으로 언급될 것이다). 플라즈마의 구성원은 반응하여 페데스탈(12) 상의 지지된 반도체 웨이퍼의 표면 상에서 목적하는 막을 증착시킨다. RF 전력 공급원(44)은 일반적으로 13.56MHz의 높은 RF 주파수(RF1) 및 360MHz의 낮은 RF 주파수(RF2)로 전력을 공급하여 진공 챔버(15)에 도입된 반응성 종의 분해를 증진시키는 혼합된 주파수 RF 전력 공급원이다. 열적 공정에서, RF 전력 공급원(44)은 사용되지 않을 것이며, 공정 기체 혼합물은 열적으로 반응하여, 저항적으로 가열되어 반응에 대한 열 에너지를 제공하는 페데스탈(12) 상에 지지된 반도체 웨이퍼의 표면 상에 바람직한 표면을 증착시킨다.
플라즈마 강화 증착 공정 동안에, 플라즈마는 배기 경로(23) 및 차단 밸브(24)를 둘러싸는 챔버 바디(15a)의 벽을 포함하여, 공정 챔버(10) 전체를 가열한다. 플라즈마가 열적 증착 공정 시 또는 열적 증착 공정 동안에 변하지 않을 경우, 고온 액체가 공정 챔버(15)의 벽(15a)을 통해 순환되어 챔버를 상승된 온도로 유지시킨다. 챔버 벽(15a)의 나머지에서의 경로는 도시되지 않았다. 챔버 벽(15a)을 가열하는 데 사용된 유체는 일반적인 유체 타입, 즉, 수 기재 에틸렌 글리콜 또는 오일 기재 열 전달 유체를 포함한다. 이러한 가열("열교환기"에 의한 가열로서 언급됨)은 유리하게는 바람직하지 않은 반응성 생성물의 응축화를 감소시키거나 제거하고, 공정 기체의 휘발성 생성물, 및 냉각된 진공 경로의 벽 상에서 응축되어 기체 흐름이 없는 기간 동안에 공정 챔버로 다시 이동하게 될 경우 공정을 오염시킬 수 있는 그 밖의 오염물질의 제거를 개선시킨다.
반응 부산물을 포함하는, 층으로 증착되지 않은 나머지 기체 혼합물은 진공 펌프(미도시됨)에 의해 챔버(15)로부터 배기된다. 구체적으로, 이러한 기체는 반응 영역을 둘러싸는 환형의 슬롯 형상 오리피스(16)를 통해, 환형 배기 플레넘(planum)(17)으로 배기된다. 환형 슬롯(16) 및 플레넘(17)은 챔버의 실린더형 측벽(15a)의 상부(이 벽상의 상부 유전 라이닝(19) 포함)와 원형 챔버 뚜껑(20)의 저부 사이의 갭에 의해 정해진다. 슬롯 오리피스(16)와 플레넘(17)의 360도 원형 대칭성 및 균일성은 웨이퍼 상에 균일한 막이 증착되도록 웨이퍼 상에서 공정 기체의 균일한 흐름을 달성하는 데 중요하다.
배기 플레넘(17)로부터, 기체는 배기 플레넘(17)의 측면 연장부(21) 아래에서 관측 포트(미도시됨)을 지나, 하향 연장 기체 경로(23)를 통해, 진공 차단 밸브(24)(이의 바디는 저부 챔버벽(15a)와 통합된다)를 지나 배기 출구(25)로 흐르며, 배기 출구는 포라인(foreline)(미도시됨)을 통해 외부 배기 펌프(미도시됨)에 연결된다.
페데스탈(12)의 웨이퍼 지지 플래터(platter)(바람직하게는, 알루미늄, 세라믹, 또는 이들의 조합)는 평행한 동심원의 형태로 2번의 완전한 회전을 만들도록 구성된 삽입된 단일 루프 삽입 히터 엘레먼트를 사용하여 저항적으로 가열된다. 히터 엘레먼트의 외측 부는 지지 플레터의 경계선에 인접하여 이어지는 반면, 내측 부는 보다 작은 반경을 갖는 동심원의 경로 상에 이어진다. 히터 엘레먼트에 대한 배선(wiring)은 페데스탈(12)의 축을 통과한다.
일반적으로, 챔버 라이닝, 기체 유입 매니폴드 면판, 및 다양한 그 밖의 반응기 하드웨어 중 어느 하나 또는 전부는, 알루미늄, 아노다이징된(anodized) 알루미늄 또는 세라믹과 같은 물질로부터 제조된다. 이러한 CVD 장치의 예는 그 전부가 본원에 참고로 통합되는, 쟈오(Zhao) 등의 공동 양도된 미국 특허 제 5,558,717호(발명의 명칭: “CVD PROCESSING CHAMBER”)에 기재되어 있다.
리프트 메카니즘 및 모터(32)(도 3a)는 웨이퍼가 챔버(10)의 측면에서 삽입/제거 오프닝(26)을 통해 로봇 블레이드(미도시됨)에 의해 챔버의 몸체(15)내로, 그리고 밖으로 옮겨짐에 따라 히터 페데스탈 어셈블리(12) 및 이의 웨이퍼 리프트 핀(12b)을 상승시키고, 하강시킨다. 모터(32)는 공정 위치(14)와 하부의 웨이퍼-로딩 위치 사이에서 페데스탈(12)을 상승시키고 하강시킨다. 공급 라인(8), 기체 전달 시스템, 쓰로틀 밸브, RF 전력 공급원(44) 및 챔버 및 기판 가열 시스템에 연결된 모터, 밸브 또는 흐름 제어기는 모두 단지 일부만 도시된, 제어 라인(36) 상의 시스템 제어기에 의해 제어된다. 제어기(34)는 제어기(34)의 제어 하에 적합한 모터에 의해 움직이는 쓰로틀 밸브 및 서셉터(susceptor)와 같은 이동가능한 기계적 어셈블리의 위치를 결정하는 광학 센서로부터의 피드백(feedback)에 의존한다.
예시적 구체예에서, 시스템 제어기는 하드 디스크 드라이브(메모리(38)), 플로피 디스크 드라이브 및 프로세서(37)를 포함한다. 프로세서는 단일-보드 컴퓨터(SBC), 아날로그 및 디지탈 입력/출력 보드, 인터페이스 보드(interface board_ 및 스텝퍼 모터 제어기(stepper motor controller) 보드를 포함한다. CVD 시스템(10)의 여러 부는 보드, 카드 케이지(card cage), 및 커넥터 치수 및 타입을 규정하는 VME(Versa Modular European) 표준에 부합한다. 또한, VME 표준은 16-비트 데이타 버스(16-bit data bus) 및 24-비트 어드레스 버스(24-bit address bus)를 갖는 것과 같이 버스 구조를 규정한다.
시스템 제어기(34)는 CVD 기기의 작용성 전부를 제어한다. 시스템 제어기는 메모리(38)와 같이 컴퓨터 판독가능한 매체에 저장된 컴퓨터 프로그램인 시스템 제어 소프트웨어를 실행한다. 바람직하게는, 메모리(38)는 하드 디스크 드라이브이나, 메모리(38)는 또한 다른 종류의 메모리일 수 있다. 컴퓨터 프로그램은 타이밍, 기체의 혼합물, 챔버 압력, 챔버 온도, RF 전력 수준, 서셉터 위치, 및 그 밖의 특정 공정의 파라미터를 명령하는 일련의 지시사항을 포함한다. 예를 들어, 플로피 디스크 또는 그 밖의 다른 적합한 드라이브를 포함하는 다른 메모리 디바이스에 저장된 다른 컴퓨터 프로그램 또한 제어기(34)를 작동시키는 데 사용될 수 있다.
기판 상에 막을 증착시키는 공정 또는 챔버(15)를 세정하는 공정은 제어기(34)에 의해 수행되는 컴퓨터 프로그램 프로턱트를 사용하여 실행될 수 있다. 컴퓨터 프로그램 코드는 임의의 통상적인 컴퓨터 판독가능 프로그래밍 언어, 예를 들어, 68000 어셈블리 랭귀지, C, C++, 파스칼, 포트란 또는 기타로 기록될 수 있다. 적합한 프로그램 코드가 종래의 텍스트 에디터(text editor)를 사용하여 단일 파일, 또는 다수 파일로 도입되고, 컴퓨터의 메모리 시스템과 같은 컴퓨터 사용가능 매체에 저장 또는 삽입된다. 도입된 코드 텍스트가 높은 수준 언어로 존재하는 경우, 코드가 편집되고, 이후 형성된 편집 코드는 사전편집된 마이크로소프트 윈도우스® 라이브러리 루틴스(Microsoft Windows® library routines)의 목적 코드에 링크된다. 링크되고, 편집된 목적 코드를 실행시키기 위해, 시스템 사용자는 목적 코드를 불러내어 컴퓨터 시스템이 코드를 메모리에 로딩하도록 한다. 이후, CPU가 코드를 판독하고 실행하여 프로그램에서 확인된 임무를 수행한다.
사용자와 제어기(34) 간의 인터페이스는 도 3b에 도시된 CRT 모니터(50a) 및 라이트 펜(light pen)(50b)을 경유하며, 도 3b는 하나 또는 그 초과의 챔버를 포함할 수 있는 기판 처리 시스템에서 시스템 모니터 및 CVD 시스템(10)을 단순화시킨 도식이다. 바람직한 구체예에서, 두개의 모니터(50a)가 사용되며, 하나는 작업자를 위해 클린 룸 벽에 설치되며, 나머지는 서비스 기술자를 위해 벽 뒤편에 설치된다. 모니터(50a)는 동시에 동일한 정보를 디스플레이하나, 라이트 펜(50b)은 하나 만이 허가된다. 라이트 펜(50b)의 첨단부에 있는 광 센서는 CRT 디스플레이에 의해 방출된 빛을 검출한다. 특정 스크린 또는 기능을 선택하기 위해, 작업자는 디스플레이트스크린의 지정된 구역을 터치하고, 라이트 펜(50b) 상의 버튼을 누른다. 터치된 구역은 강조표시된 색상으로 변하거나, 새로운 메뉴 또는 스크린이 디스플레이되어 라이트 펜과 디스플레이 스크린 간의 소통을 확인한다. 키보드, 마우스, 또는 그 밖의 포인팅(poingting) 또는 통신 디바이스와 같은 그 밖의 디바이스가 라이트 펜(50b) 대신에 또는 부가하여 사용되어 사용자가 제어기(34)와 소통되도록 할 수 있다.
도 3a는 기체 분배 면판(13a) 및 기체 분배 매니폴드(11)를 포함하는 공정 챔버(15)의 뚜껑 어셈블리(15b) 상에 장착된 원격 플라즈마 생성기(60)를 보여준다. 장착 어댑터(64)는 도 3a에 가장 잘 도시된 바와 같이 상기 두껑 어셈블리(15b) 상에 원격 플라즈마 생성기(60)를 장착한다. 어댑터(64)는 일반적으로 금속으로 이루어진다. 혼합 디바이스(70)는 기체 분배 매니폴드(11)의 업스트림 측에 결합된다(도 3a). 혼합 디바이스(70)는 공정 기체를 혼합하기 위한 혼합 블록의 슬롯(74) 내측에 위치한 혼합 인서트(72)를 포함한다. 세라믹 아이솔레이터(ceramic isolator)(66)가 장착 어댑터(64)와 혼합 디바이스(70) 사이에 위치한다(도 6a). 세라믹 아이솔레이터(66)는 Al2O3(99% 순도), 테플론®(Teflon®) 등과 같은 세라믹 물질로 이루어질 수 있다. 설치되면, 혼합 디바이스(70)와 세라믹 아이솔레이터(66)는 뚜껑 어셈블리(15b)의 일부를 형성할 수 있다. 아이솔레이터(66)는 혼합 디바이스(70) 및 기체 분배 매니폴드(11)로부터 금속 어댑터(64)를 분리시켜 하기에 보다 자세히 논의되는 바와 같이 제 2 플라즈마가 뚜껑 어셈블리(15b)에서 형성될 가능성을 최소화킨다. 3방향 밸브(77)는 원격 플라즈마 생성기(60)를 통해 또는 직접적으로 공정 챔버(15)로의 공정 기체의 흐름을 제어한다.
원격 플라즈마 생성기(60)는 바람직하게는 두껑 어셈블리(15b) 상에 용이하게 설치될 수 있어, 비용 및 시간 소비적 변형 없이 기존 챔버로 용이하게 개장(retrofitting)될 수 있는 콤팩트 독립(self-contained) 유닛이다. 일 적합한 유닛은 어플라이드 사이언스 앤 테크놀로지 인코포레이티드(Applied Science and Technology, Inc., Woburn, Mass)로부터 입수할 수 있는 ASTRON® 생성기이다. ASTRON® 생성기는 저전계 토로이드형(toroidal) 플라즈마를 이용하여 공정 기체를 분해시킨다. 일례로서, 플라즈마는 NF3와 같은 불소 함유 기체 및 아르곤과 같은 운반기체를 포함하는 공정 기체를 분해하여 공정 챔버(15)에서 막 증착물을 세정하는 데 사용되는 유리 불소를 생성시킨다.
예시적 에칭 시스템
에칭 공정을 이행할 수 있는 에칭 시스템은 예를 들어, 어플라이드 머티리얼스, 인코포레이티드(Applied Materials, Inc., Santa Clara, California)로부터 입수할 수 있는 SiConi™ 프리클린(preclean) 챔버/시스템을 포함할 수 있다.
도 4는 예시적 에칭 챔버의 개략적인 단면도이다. 에칭 챔버(400)는 챔버 벽(430)을 포함할 수 있다. 에칭 챔버(400)는 공정 챔버내 중앙에 있는 페데스탈(420) 상에 안착되어 있는 기판(100)에 공정 플라즈마(415)를 분배시키기 위한, 관, 파이프 및/또는 매니폴드와 같은 플라즈마 분배 장치(410)를 포함할 수 있다. 에칭 챔버(400)는 플라즈마 분배 장치(410)를 통해 플라즈마 생성기(405)에 결합될 수 있다. 플라즈마 생성기(405)는 플라즈마(415)를 생성하도록 구성된다. 기판(100)은 핀(440)에 의해 샤워헤드(45)에 인접하여 하부 위치/상부 위치 사이에서 제어가능하게 이동할 수 있다. 기판(100)은 그 위에 형성되어 있는 피쳐(101) 및 유전층(125)(도 1b에 도시됨)을 지닐 수 있다.
일부 구체예에서, 플라즈마 분배 장치(410)는 예를 들어 각각 도 2a 또는 2b와 관련하여 상기에서 기술된 단계(210) 또는 (250)에 의해 생성된 플라즈마(415)를 공정 챔버(400)에 도입할 수 있다. 일부 구체예에서, 에칭 플라즈마(415)에 대한 공급 라인은 (i) 챔버로의 공정 플라즈마 흐름을 자동 또는 수동으로 차단하는 데 사용될 수 있는 수개의 안전 차단 밸브(미도시됨), 및 (ii) 공급 라인을 통해 플라즈마(415)의 흐름을 측정하는 질량 유량 제어기(미도시됨)를 포함할 수 있다.
다시 도 4와 관련하면, 챔버 벽(430)은 그 위에 에칭제 및/또는 부산물의 응축을 실질적으로 방지하는 온도를 가질 수 있다. 일부 구체예에서, 페데스탈(420)은 계판(100)의 표면, 즉, 기판(100) 상의 유전층(125) 상에서 에칭제를 응축시키는 약 -100℃ 내지 약 1,000℃의 바람직한 온도를 제공하도록 작동할 수 있다. 이후, 에칭제는 도 2a 또는 2b와 관련하여 상기 기술된 부산물을 생성하도록 기판(100) 상에 형성된 유전층(125)과 바람직하게 상호작용할 수 있다. 부산물의 생성 이후, 핀(440)은 샤워헤드(450)에 접근하도록 기판(100)을 상승시킬 수 있다. 샤워헤드(450)는 약 -50℃ 내지 약 1,000℃의 공정 온도를 제공하도록 작동할 수 있다. 일부 구체예에서, 샤워헤드(450)는 각각 도 2a 또는 2b와 관련하여 상기 기술된 단계(230 또는 270)을 수행하여 부산물을 분해 및/또는 승화시킴으로써 유전층(125)의 부분을 제거할 수 있다.
다시 도 4와 관련하면, 하나 이상이 펌핑 채널(460)이 에칭 챔버(400)내에 구성되어 부산물 및/또는 분해된 기체를 바람직하게 제거할 수 있다. 펌핑 채널(460)은 부산물이 바람직하게는 제거될 수 있도록, 예를 들어, 펌프 또는 모터에 연결될 수 있다. 일부 구체예에서, 펌핑 채널(460)은 하나 이상의 구멍(미도시됨)을 가질 수 있으며, 이를 통해 부산물이 바람직하게 제거될 수 있다.
일부 구체예에서, RF 전력 공급원(미도시됨)이 불소 함유 전구체 및 수소 함유 전구체를 포함하는 공정 기체를 여기시켜 플라즈마(415)를 형성하도록 플라즈마 생성기(405)에 연결될 수 있다. RF 전력 공급원은 약 5와트 내지 약 3,000와트의 RF 전력을 공급하도록 작동할 수 있다. RF 전력 공급원은 약 100kHz 내지 약 64MHz의 RF 주파수에서 전력을 공급할 수 있다.
시스템 제어기(미도시됨)는 에칭 시스템의 모든 작용을 제어할 수 있다. 시스템 제어기는 메모리와 같은 컴퓨터 판독가능 매체에 저장된 컴퓨터 프로그램인 시스템 제어 소프트웨어를 실행시킨다. 일부 구체예에서, 메모리는 하드 디스크 드라이브이나, 메모리는 또한 다른 종류의 메모리일 수 있다. 컴퓨터 프로그램은 타이밍, 기체의 혼합물, 챔버 압력, 챔버 온도, 및 그 밖의 특정 공정의 파라미터를 명령하는 일련의 지시사항을 포함한다. 예를 들어, 플로피 디스크 또는 그 밖의 다른 적합한 드라이브를 포함하는 다른 메모리 디바이스에 저장된 다른 컴퓨터 프로그램 또한 제어기를 작동시키는 데 사용될 수 있다.
기판 상의 막의 일부를 에칭시키는 공정은 상기 기술된 제어기에 의해 수행되는 컴퓨터 프로그램 프로덕트를 사용하여 실행될 수 있다. 컴퓨터 프로그램 코드는 임의의 통상적인 컴퓨터 판독가능 프로그래밍 언어, 예를 들어, 68000 어셈블리 랭귀지, C, C++, 파스칼, 포트란 또는 기타로 기록될 수 있다. 적합한 프로그램 코드가 종래의 텍스트 에디터를 사용하여 단일 파일, 또는 다수 파일로 도입되고, 컴퓨터의 메모리 시스템과 같은 컴퓨터 사용가능 매체에 저장 또는 삽입된다. 도입된 코드 텍스트가 높은 수준 언어로 존재하는 경우, 코드가 편집되고, 이후 형성된 편집 코드는 사전편집된 마이크로소프트 윈도우스® 라이브러리 루틴스(Microsoft Windows® library routines)의 목적 코드에 링크된다. 링크되고, 편집된 목적 코드를 실행시키기 위해, 시스템 사용자는 목적 코드를 불러내어 컴퓨터 시스템이 코드를 메모리에 로딩하도록 한다. 이후, CPU가 코드를 판독하고 실행하여 프로그램에서 확인된 임무를 수행한다.
상기 기술된 여러 구체예로부터, 당업자들은 본 발명의 사상으로부터 출발하지 않고도 다양한 변형, 대안적 구설 및 등가물이 사용될 수 있음을 인지할 것이다. 추가로, 다수의 널리 공지된 공정 및 엘레먼트는 본 발명을 불필요하게 불명료하게 하는 것을 피하기 위해 기술되지 않았다. 따라서, 상기 기재는 본 발명의 범위를 제한하지 않는 것으로 이해해야 한다.
값의 범위로 기재되는 경우, 각각의 문장에서 분명히 다르게 명시하지 않는 한, 그 범위의 상한과 하한 사이에 하한의 1/10 단위에 대한 각각의 개재 값이 또한 특별히 기술되는 것으로 이해해야 한다. 언급된 범위에서 임의의 언급된 값 또는 개재 값과, 그러한 언급된 범위에서 임의의 다른 명시되거나 개재된 값 사이의 각각의 보다 작은 범위는 본 발명에 포함된다. 이러한 보다 작은 범위의 상한 및 하한은 독립적으로 그 범위에 포함되거나 배제될 수 있으며, 상한 및 하한 둘 모두, 어느 하나가 보다 작은 범위내에 포함되거나, 둘 모두 포함되지 않는 각각의 범위 또한 언급된 범위에서 임의의 구체적으로 배제되는 제한을 받은 본 발명에 포함된다. 명시된 범위가 하나 또는 둘 모두의 한계치를 포함하는 경우, 그러한 포함되는 한계치 중 어느 하나 또는 둘 모두를 배제한 범위 또는 본 발명에 포함된다.
본원 및 첨부되는 청구의 범위에서 사용되는 단수 형태는 다르게 명시되지 않는 한 복수도 포함한다. 따라서, 예를 들어, "방법"은 복수의 방법을 포함하며, "전구체"에 대한 것은 당업자들에게 공지된 하나 또는 그 초과의 전구체 및 등가물에 대한 것을 포함할 수 있다.
또한, 본 명세서 및 하기 청구의 범위에서 사용되는 경우, 용어 "포함한다" 및 "포함하는"은 명시된 특징, 정수, 구성 요소, 또는 단계의 존재를 특정하고자 하나, 하나 또는 그 초과의 다른 특징, 정수, 구성 요소, 단계 또는 그룹(group)의 존재 또는 부가를 배제하지 않는다.

Claims (39)

  1. 기판 표면에 걸쳐 하나 이상의 피쳐(feature)를 형성시키고;
    하나 이상의 피쳐 상에 질소 함유 유전층을 형성시키고;
    하나 이상의 피쳐의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분을 제 1 속도로 제거하고, 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분을 제 2 속도로 제거하며, 제 1 속도는 제 2 속도보다 크고;
    질소 함유 유전층 상에 유전층을 형성시키는 것을 포함하여, 구조물을 형성시키는 방법.
  2. 제 1 항에 있어서, 하나 이상의 피쳐를 형성시키는 것이 하나 이상의 트랜지스터 게이트(transistor gate)를 형성시키는 것을 포함하는 방법.
  3. 제 2 항에 있어서, 기판 내에 하나 이상의 트랜지스터 게이트에 인접하여 하나 이상의 컨택트(contact) 영역을 형성시키고;
    하나 이상의 트랜지스터 게이트의 하나 이상의 측벽 상에 하나 이상의 유전 스페이서(spacer)를 형성시키는 것을 추가로 포함하는 방법.
  4. 제 1 항에 있어서, 질소 함유 유전층의 제 1 부분 및 제 2 부분을 제거하는 것이 하나 이상의 피쳐 상의 질소 함유 유전층의 제 3 부분을 제 3 속도로 제거하는 것을 추가로 포함하고, 제 3 속도 대 제 2 속도의 비가 약 2:1 또는 그 초과인 방법.
  5. 제 1 항에 있어서, 질소 함유 유전층을 형성시키는 것이 질화규소(SiN) 층 또는 옥시질화규소(silicon oxynitride)(SiON) 층을 형성시키는 것을 포함하는 방법.
  6. 제 1 항에 있어서, 질소 함유 유전층을 형성시키는 것이 질화탄소규소(silicon carbon nitride)(SiCN) 층을 형성시키는 것을 포함하는 방법.
  7. 제 6 항에 있어서, SiCN 층을 옥시질화규소층으로 실질적으로 산화시키는 것을 추가로 포함하는 방법.
  8. 제 1 항에 있어서, 질소 함유 유전층의 일부를 제거하는 것이
    불소 함유 플라즈마를 생성시키고;
    불소 함유 플라즈마를 질소 함유 유전층의 제 1 부분 및 제 2 부분과 상호작용시켜 부산물을 생성시키고;
    부산물을 열적으로 처리하여 질소 함유 유전층의 일부를 제거하는 것을 포함하는 방법.
  9. 제 8 항에 있어서, 불소 함유 플라즈마를 생성시키는 것이 삼불화질소(NF3), 사불화규소(SiF4), 테트라플루오로메탄(CF4), 플루오로메탄(CH3F), 디플루오로메탄(CH2F2), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3F8), 및 헥사플루오로에탄(C2F6)으로 이루어진 군으로부터 선택된 전구체를 사용하는 방법.
  10. 제 8 항에 있어서, 불소 함유 플라즈마를 질소 함유 유전층의 일부와 상호작용시키는 것이 온도가 약 -100℃ 내지 약 1,000℃인 페데스탈(pedestal) 상에 기판을 배치하는 것을 포함하는 방법.
  11. 제 8 항에 있어서, 부산물을 열적으로 처리하는 것이 부산물을 승화시키는 것을 포함하는 방법.
  12. 제 8 항에 있어서, 부산물을 열적으로 처리하는 것이 약 -50℃ 내지 약 1,000℃의 공정 온도를 갖는 것인 방법.
  13. 제 8 항에 있어서, 기판을 샤워헤드(showerhead)에 가깝게 상승시키는 것을 추가로 포함하는 방법.
  14. 기판 상에 하나 이상의 트랜지스터 게이트를 형성시키고,
    하나 이상의 트랜지스터 게이트의 측벽 상에 하나 이상의 유전 스페이서를 형성시키고,
    기판 내에 트랜지스터 게이트에 인접하여 하나 이상의 컨택트 영역을 형성시키고,
    하나 이상의 트랜지스터 게이트 상에 질소 함유 유전층을 형성시키고,
    하나 이상의 트랜지스터 게이트의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분을 제 1 속도로 제거하고, 하나 이상의 트랜지스터 게이트의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분을 제 2 속도로 제거하며, 제 1 속도는 제 2 속도보다 크고,
    질소 함유 유전층 상에 유전층을 형성시키는 것을 포함하여, 트랜지스터를 형성시키는 방법.
  15. 제 14 항에 있어서, 질소 함유 유전층을 형성시키는 것이 질화규소(SiN) 층 또는 옥시질화규소(SiON) 층을 형성시키는 것을 포함하는 방법.
  16. 제 14 항에 있어서, 질소 함유 유전층을 형성시키는 것이 질화탄소규소(SiCN) 층을 형성시키는 것을 포함하는 방법.
  17. 제 16 항에 있어서, SiCN 층을 옥시질화규소층으로 실질적으로 산화시키는 것을 추가로 포함하는 방법.
  18. 제 14 항에 있어서, 질소 함유 유전층의 제 1 부분 및 제 2 부분을 제거하는 것이
    불소 함유 플라즈마를 생성시키고;
    불소 함유 플라즈마를 질소 함유 유전층의 제 1 부분 및 제 2 부분과 상호작용시켜 부산물을 생성시키고;
    부산물을 열적으로 처리하여 질소 함유 유전층의 제 1 부분 및 제 2 부분을 제거하는 것을 포함하는 방법.
  19. 제 18 항에 있어서, 불소 함유 플라즈마를 생성시키는 것이 삼불화질소(NF3), 사불화규소(SiF4), 테트라플루오로메탄(CF4), 플루오로메탄(CH3F), 디플루오로메탄(CH2F2), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3F8), 및 헥사플루오로에탄(C2F6)으로 이루어진 군으로부터 선택된 전구체를 사용하는 방법.
  20. 제 18 항에 있어서, 불소 함유 플라즈마를 질소 함유 유전층의 일부와 상호작용시키는 것이 온도가 약 -100℃ 내지 약 1,000℃인 페데스탈(pedestal) 상에 기판을 배치하는 것을 포함하는 방법.
  21. 제 18 항에 있어서, 부산물을 열적으로 처리하는 것이 부산물을 승화시키는 것을 포함하는 방법.
  22. 제 18 항에 있어서, 부산물을 열적으로 처리하는 것이 약 -50℃ 내지 약 1,000℃의 공정 온도를 갖는 것인 방법.
  23. 제 18 항에 있어서, 기판을 샤워헤드에 가깝게 상승시키는 것을 추가로 포함하는 방법.
  24. 기판의 표면에 걸쳐 하나 이상의 피쳐를 형성시키고,
    하나 이상의 피쳐 상에 제 1 유전층을 형성시키고,
    제 1 유전층 상에 제 2 유전층을 형성시키고,
    하나 이상의 피쳐의 하나 이상의 측벽 상의 제 2 유전층의 제 1 부분을 제 1 속도로 제거하고, 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 제 2 유전층의 제 2 부분을 제 2 속도로 제거하며, 제 1 속도는 제 2 속도보다 크고,
    에칭된 제 2 유전층 상에 제 3 유전층을 형성시키는 것을 포함하여, 구조물을 형성시키는 방법.
  25. 제 24 항에 있어서, 제 2 유전층의 제 1 부분 및 제 2 부분을 제거하는 것이 하나 이상의 피쳐 상의 제 2 유전층의 제 3 부분을 제 3 속도로 제거하는 것을 추가로 포함하고, 제 3 속도 대 제 2 속도의 비가 약 2:1 또는 그 초과인 방법.
  26. 제 24 항에 있어서, 제 2 유전층의 제 1 부분 및 제 2 부분을 제거하는 것이 하나 이상의 피쳐의 저부 영역에 인접한 제 1 유전층을 실질적으로 제거하지 않으면서 하나 이상의 피쳐 상의 제 1 유전층의 일부를 제거하는 것을 추가로 포함하는 방법.
  27. 제 24 항에 있어서, 제 1 유전층이 탄화규소층, 질화탄화규소층, 질화붕소규소층, 질화붕소층, 산화규소층, 옥시탄화규소층 및 옥시질화규소 층 중 하나 이상의 포함하고, 제 2 유전층이 질화규소층을 포함하는 방법.
  28. 제 24 항에 있어서, 제 2 유전층의 제 1 부분 및 제 2 부분을 제거하는 것이
    불소 함유 플라즈마를 형성시키고;
    불소 함유 플라즈마를 제 2 유전층의 제 1 부분 및 제 2 부분과 상호작용시켜 부산물을 생성시키고;
    부산물을 열적으로 처리하여 제 2 유전층의 제 1 부분 및 제 2 부분을 제거하는 것을 포함하는 방법.
  29. 제 28 항에 있어서, 불소 함유 플라즈마를 생성시키는 것이 삼불화질소(NF3), 사불화규소(SiF4), 테트라플루오로메탄(CF4), 플루오로메탄(CH3F), 디플루오로메탄(CH2F2), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3F8), 및 헥사플루오로에탄(C2F6)으로 이루어진 군으로부터 선택된 전구체를 사용하는 방법.
  30. 제 28 항에 있어서, 불소 함유 플라즈마를 유전층의 제 1 부분 및 제 2 부분과 상호작용시키는 것이 온도가 약 -100℃ 내지 약 1,000℃인 페데스탈(pedestal) 상에 기판을 배치하는 것을 포함하는 방법.
  31. 제 28 항에 있어서, 부산물을 열적으로 처리하는 것이 부산물을 승화시키는 것을 포함하는 방법.
  32. 제 28 항에 있어서, 부산물을 열적으로 처리하는 것이 약 -50℃ 내지 약 1,000℃의 공정 온도를 갖는 것인 방법.
  33. 제 28 항에 있어서, 기판을 샤워헤드에 가깝게 상승시키는 것을 추가로 포함하는 방법.
  34. 챔버;
    기판에 걸쳐 형성된 하나 이상의 피쳐 상에 형성된 질소 함유층을 갖는 기판을 지지하기 위해 챔버내 구성된 페데스탈;
    챔버내 페데스탈 상에 구성된 샤워헤드; 및
    챔버와 연결되며, 불소 이온 및 수소 이온을 포함하는 플라즈마를 생성시키기 위해 구성되는 플라즈마 생성기로서, 플라즈마가 챔버내 제공되어 하나 이상의 피쳐의 하나 이상의 측벽 상의 질소 함유층의 제 1 부분을 제 1 속도로 제거하고, 하나 이상의 피쳐의 저부 영역에 인접한 기판 상의 질소 함유층의 제 2 부분을 제 2 속도로 제거하며, 제 1 속도는 제 2 속도보다 큰, 플라즈마 생성기를 포함하는 장치.
  35. 제 34 항에 있어서, 플라즈마 생성기와 챔버 사이에 결합된 플라즈마 분배 장치를 추가로 포함하는 장치.
  36. 제 34 항에 있어서, 기판 아래에 구성된 하나 이상의 핀을 추가로 포함하고, 하나 이상의 핀은 샤워헤드 쪽으로 기판을 들어올리도록 작동하는 장치.
  37. 제 34 항에 있어서, 챔버내 하나 이상의 펌핑 채널을 추가로 포함하는 장치.
  38. 제 34 항에 있어서, 페데스탈이 약 -100℃ 내지 약 1,000℃의 온도를 제공하도록 작동하는 장치.
  39. 제 34 항에 있어서, 샤워헤드가 약 -50℃ 내지 약 1,000℃의 온도를 제공하도록 작동하는 장치.
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