KR20090038348A - 반도체 기판 상에 3족 질화물 반도체층을 형성하는 방법 - Google Patents

Abstract

본 발명은 반도체 기판 상에 3족 질화물 반도체층을 형성하는 방법에 관한 것이다. 청결표면이 구비된 반도체기판을 제공하는 단계; GaN 나노막대 완충층을 형성하는 단계; GaN 나노막대 완충층 위에 GaN 에피층(epilayer)을 생성함으로써, 반도체 기판 위에 3족 질화물 반도체층을 형성하는 단계를 포함하여, 반도체기판 위에 3족 질화물 반도체층을 형성한다.

3족 질화물 반도체층, 반도체기판, GaN 나노막대, GaN 에피층

Description

반도체 기판 상에 3족 질화물 반도체층을 형성하는 방법{Method for forming III-Nitrides semiconductor epilayer on the semiconductor substrate}

본 발명은 반도체기판 위에 질화물 반도체층을 형성하는 방법에 관한 것으로, 특히 규소 반도체 기판 위에 3족 질화물 반도체층을 형성하는 방법에 관한 것이다.

도 1a에 도시된 바와 같이, 종래 반도체기술에서는「Characterization of Over grown GaN Layers on Nano-Columns Grown by RF-Molecular Beam Epitaxy, Jpn.J.Appl.Phys.Vol.40（2001）pp.L192L-194」문헌에서 제안되어 사용된 분자빔 에피택시법（Molecular Beam Epitaxy Method, MBE Method）에서와 같이, 사파이어기판(101) 위에 GaN 나노막대(GaN Nanorods)(102)를 형성한 후, 이를 GaN 표면연정(Overgrowth)의 완충층으로 삼았다. GaN 나노막대(GaN Nanorods)(102) 사이에는 공기틈새(105)가 형성된다.

또한 도 1b에 도시된 바와 같이, Ga-rich 조건에서, 표면연정 방식으로 GaN 에피층(epilayer)(103)을 GaN 나노막대 (102) 위에 코팅한다. 도 1b의 나타난 결함(104)은 후속 GaN 표면연정 시 발생한 것이다. 이는 표면연정 시 나노막대 상부 측면의 성장속도가 느려, 나노막대와 나노막대 사이에 아직 이차원 박막이 형성되지 않은 상태에서, 공기틈새에서 새로운 GaN 박막이 형성되기 때문인데, 이로 인해 결정경계가 생겨서, GaN 에피층(103)에 결함이 형성되고, 응력이 완전히 방출될 수 없게 된 것이다. GaN 나노막대(102) 사이와 GaN 나노막대와 공기틈새(105) 사이의 상관위치 때문이다.

따라서 종래 기술에는 문제점이 발생하는데, 반도체기술인 규소 제조과정에서 효과적인 정합이 불가능하고, 사파이어기판의 열도전성이 낮아 부품의 특성에 영향을 주는 것 이외에도, 면적이 큰 사파이어기판이 부족하여 큰 면적의 성장을 진행할 수 없다. 게다가 후속 GaN 표면연정 시 큰 공기틈새를 가진 나노막대는 박막을 형성하기가 어려워, 새로운 GaN이 공기틈새에서 성장하여 원래의 나노막대가 연결될 때에 나노빔으로 변형되어 결정경계를 발생시키므로, 이 현상은 효과적인 정합과 응력방출을 어렵게 한다.

그러므로 반도체기술에서 3족 질화물 반도체 상관기술을 발전시켜야 할 필요가 있는데, 이를 이용하여 인력과 시간 등 원가를 절감하여, 고품질의 3족 질화물 반도체층을 효과적으로 형성할 수 있게 될 것이다.

본 발명은 규소 제조과정과 효과적으로 정합될 수 있고, 규소의 열전도성이 좋아서 부품의 특성을 제고시키며, 규소 기판을 12인치까지 가능하게 하여, 큰 면적에서 에피택시가 진행되도록 하는 것을 목적으로 한다.

본 발명이 제공하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법은, 청결표면이 구비된 반도체기판을 제공하는 단계; 3족 질화물 나노막대 완충층을 형성하는 단계; 3족 질화물 나노막대 완충층 위에 3족 질화물 에피층(epilayer)을 생성함으로써, 3족 질화물 반도체층을 형성하는 단계를 포함한다.

본 발명으로 형성되는 나노 막대의 응력은 완전히 방출될 수 있으며, 일차원 성장에 가까워서 모든 나노막대는 결함이 거의 없다.

본 발명은 GaN 표면균열 문제를 해결할 수 있어, GaN이 규소기판 위에서 성장 한 후, 응력과 결정격자 불일치로 야기되는 대량의 결함밀도를 낮출 수 있다.

본 발명은 N-rich 조건 하에, 규소기판 위에 아래는 좁고 위는 넓은 나팔형태의 나노막대를 형성한다.

본 발명은 Ga-rich조건 하에, 표면연정방식으로 GaN 에피층을 성장시킨다.

본 발명의 장점과 발명정신은 다음의 상세한 설명과 첨부된 도면을 통해서 진일보한 이해될 수 있다.

본 발명은 나팔형태의 GaN 나노막대를 완충층으로 하여 GaN층을 반도체규소기판 위에 성장시킴으로써, 규소 기판 위의 GaN(3족 질화물) 반도체에서 발생하는 모든 고결함밀도, 응력 및 표면균열의 문제를 해결한다.

도 2의 201에서와 같이, 본 발명은 결정방향(111) 규소 반도체기판을 성장기 판으로 하되, 먼저 HF를 이용하여 그 표면 질화물을 제거한다. 이때 이온제거수 세정을 하지 않아, 규소 반도체 기판 표면이 불소이온에 덮여 단시간에 질화물을 형성하지 못하게 한다. 고온으로 불소이온, 질화물과 오염물을 제거하여 반도체규소기판의 표면 재조직을 진행한다.

이어서 도 2의 202와 같이, N-rich와 온도 약 700℃의 성장조건 하에서, 분자빔에피택시법이나 금속유기화학증착법（Metal-Organic Chemical Vapor Deposition, MOCVD）으로 나팔형태의 GaN 나노막대 완충층을 형성하는데, 그 높이는 약 540나노미터（nm）이다. GaN 나노막대의 하반부에 GaN 나노막대와 공기틈새의 크기는 균일하고, 그 구분이 분명하다. GaN 나노막대의 높이가 540nm보다 크면 GaN 나노막대의 상반부는 측면으로 기울어져 성장하여 나팔형태가 형성된다.

도 2의 203과 같이 Ga-rich와 온도 약 850℃의 성장조건 하에서, 분자빔에피택시법이나 금속유기화학증착법을 사용하여 표면연정방식으로 GaN 에피층을 GaN나노막대 완충층(202) 위에 형성함으로써, GaN 반도체층을 규소반도체기판 위에 형성한다. 만약 이 단계에서 분자빔에피택시법을 사용하면 동일한 성장챔버(Chamber)에서 완성이 가능하다.

도 3은 분자빔에피택시법을 사용하여 표면연정 성장으로 형성된 GaN층의 스캔식 전자현미경(SEM) 이미지를 나타내고 있다. Ga-rich 성장조건 하에서 표면연정 성장을 진행하면, GaN 표면연정층은 빠르게 박막을 형성할 수 있음을 알 수 있다.

도 4는 금속유기화학증착법으로 성장한 GaN의 스캔식 전자현미경（SEM）이미지를 나타내고 있다. Ga-rich 성장조건 하에서 표면연정 성장을 진행하여 형성된 GaN 층은 박막을 완전하게 형성하며, 그 표면은 상당히 평탄하다는 것을 알 수 있다.

도 5는 분자빔에피택시법으로 표면연정 성장한 GaN X선 분석도로서, 2θ= 34.57°임을 알 수 있다. 도면에서 응력이 완전히 방출되었음을 알 수 있다. 만약 GaN의 c축간거리가 5.185Å이면, GaN 나노막대 완충층에 사용된 GaN의 c축간거리는 5.1848Å로, GaN 코팅층 응력이 완전히 방출되어 단결정의 품질이 양호함을 알 수 있다.

도 6은 금속유기화학증착법으로 표면연정 성장을 진행한 GaN X선 분석도이다. GaN c축간거리는 5.1921Å인데, GaN 코팅층이 압응력을 받았음을 나타내며 뾰족한 GaN 봉우리는 그 단결정의 품질이 양호함을 알 수 있다.

이상의 내용을 종합해 보면 본 발명은 반도체 기판 상에 3족 질화물 반도체층을 형성하는 방법에 관한 것으로, 청결표면이 구비된 하나의 반도체기판을 제공하는 단계; 3족 질화물 나노막대 완충층을 형성하는 단계; 3족 질화물 나노막대 완충층 위에 3족 질화물 에피층을 생성함으로써, 3족 질화물 반도체층을 형성하는 단계를 포함하여, 반도체기판 위에 3족 질화물 반도체층을 형성한다.

상술한 실시예는 본 발명의 기술적 특징을 설명하기 위하여 예로서 든 실시태양에 불과한 것으로, 청구범위에 기재된 본 발명의 보호범위를 제한하기 위하여 사용되는 것이 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 본 발명의 정신과 범위를 벗어나지 않는 범위 내에서 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해해야 한다.

도 1a 및 도 1b는 종래 기술을 나타내는 설명도이다.

도 2는 본 발명의 실시흐름도이다.

도 3은 본 발명에 사용된 분자빔에피택시법의 스캔식 전자현미경 이미지이다.

도 4는 본 발명에 사용된 금속유기화학증착법의 스캔식 전자현미경 이미지이다.

도 5는 본 발명에 사용된 분자빔에피택시법의 X선 분석도이다.

도 6은 본 발명에 사용된 금속유기화학증착법의 X선 분석도이다.

* 주요 구성에 대한 도면부호의 설명 *

101 : 사파이어기판 102 : GaN 나노막대 103 : GaN 에피층

104 : 결함 105 : 공기틈새 201 : 청결규소기판표면

202 : GaN 완충층 형성 203 : GaN 에피층 형성

Claims (14)

1. 청결표면이 구비된 반도체기판을 제공하는 단계;

   3족 질화물 나노막대 완충층을 형성하는 단계; 및

   상기 3족 질화물 나노막대 완충층 위에 3족 질화물 에피층(epilayer)을 생성함으로써, 3족 질화물 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
2. 제 1 항에 있어서, 상기 3족 질화물은 GaN을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
3. 제 1 항에 있어서, 상기 반도체기판은 규소반도체기판을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
4. 제 1 항에 있어서, 상기 반도체기판의 청결표면은 불화수소산세정과 고온에 의해 산화물이 제거되는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
5. 제 1 항에 있어서, 상기 3족 질화물 나노막대 완충층 형성은 분자빔에피택시법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하 는 방법.
6. 제 1 항에 있어서, 상기 3족 질화물 나노막대 완충층 형성은 금속유기화학증착법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
7. 제 1 항에 있어서, 3족 질화물 에피층은 분자빔에피택시법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
8. 제 1 항에 있어서, 3족 질화물 에피층은 금속유기화학증착법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
9. 불화수소산세정과 고온에 의해 산화물이 제거된 청결표면이 구비된 규소 반도체기판을 제공하는 단계;

   3족 질화물 나노막대 완충층을 형성하는 단계; 및

   상기 3족 질화물 나노막대 완충층 위에 3족 질화물 에피층(epilayer)을 생성함으로써, 3족 질화물 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
10. 제 9 항에 있어서, 상기 3족 질화물은 GaN을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
11. 제 9 항에 있어서, 상기 3족 질화물 나노막대 완충층 형성은 분자빔에피택시법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
12. 제 9 항에 있어서, 상기 3족 질화물 나노막대 완충층 형성은 금속유기화학증착법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
13. 제 9 항에 있어서, 3족 질화물 에피층은 분자빔에피택시법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.
14. 제 9 항에 있어서, 3족 질화물 에피층은 금속유기화학증착법을 포함하는 것을 특징으로 하는 반도체기판 위에 3족 질화물 반도체층을 형성하는 방법.

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