KR20090038150A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 감광막의 손실을 방지할 수 있고, 또한 감광막의 손실에 의해 노출된 텅스텐전극이 후속 공정에서 이상산화되는 것과 이로 인한 하드마스크의 리프팅을 방지할 수 있는 반도체 소자의 제조방법을 제공하고, 본 발명은 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 식각예정영역을 오픈시키는 감광막패턴을 형성하는 단계; 감광막패턴의 손실을 감소시키기 위해 CHF3를 포함하는 혼합가스로 상기 피식각층을 식각하는 단계를 포함하여 종래보다 O2의 유량을 줄이고, CHF3가스를 포함한 혼합가스를 사용하여 감광막의 식각비를 줄일 수 있는 효과와 감광막의 식각비를 줄임으로써 게이트패턴의 측벽보호막 형성시 텅스텐전극의 노출에 의한 이상산화 및 게이트하드마스크의 리프팅 현상을 방지할 수 있는 효과가 있다.
감광막, 손실, 이상산화
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소스/드레인 제조방법에 관한 것이다.
잘 알려진 바와 같이, 주변영역은 NMOS영역과 PMOS영역으로 나뉘어져 있다. 이때, NMOS영역과 PMOS영역의 소스/드레인(Source/Drain)을 형성하기 위해서는 NMOS영역과 PMOS영역을 각각 나누어 이온주입을 실시해야 한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(11) 상에 게이트패턴(12)을 형성한다. 게이트패턴(12)은 폴리실리콘전극(12A), 텅스텐전극(12B) 및 게이트하드마스크질화막(12C)의 적층구조일 수 있다.
이어서, 게이트패턴(12)을 포함하는 전체 구조 상에 절연막(13)을 형성한다.
이어서, NMOS영역의 절연막(13) 상에 PMOS영역을 오픈시키는 감광막패턴(14) 을 형성한다.
도 1b에 도시된 바와 같이, PMOS영역의 절연막(13)을 식각하여 게이트패턴(12)의 측벽에 측벽보호막(13A)을 형성하면서 기판(11)을 노출시킨다.
이어서, 게이트패턴(12)의 양쪽에 노출된 기판(11)에 이온주입을 실시하여 소스/드레인을 형성한다.
후속 공정으로, NMOS영역을 오픈시키는 감광막패턴을 형성한 후, 절연막(13)을 식각하여 게이트패턴(12)의 측벽에 측벽보호막을 형성하고 이온주입을 실시하여 소스/드레인을 형성할 수 있다.
위와 같이, 종래 기술은 NMOS영역과 PMOS영역에 각각 소스/드레인을 형성하기 위해 각각의 영역을 오픈시키는 감광막패턴(14)을 형성한 후, 절연막(13)을 식각하고, 이온주입을 실시한다.
그러나, 종래 기술은 절연막(13)을 식각하는 공정에서 감광막패턴(14)의 마진(Margin) 부족으로 등방성 침식(Erosion)이 발생하는 문제점이 있다. 즉, 절연막(13)의 식각시 사용되는 혼합가스에 포함된 산소(O2)에 의해 감광막패턴(14)이 손실되고, 이로 인해 마스크역할을 하고 있는 감광막패턴(14)의 마진이 부족하게 되는 것이다.
또한, 감광막패턴(14)이 P1에서 P2로 침식되면서 오픈되는 NMOS영역의 절연막(13) 역시 식각되어 게이트패턴(12)의 측벽에 스페이서패턴(13B)의 형태로 잔류하게 된다. 더욱이, 후속 공정으로 NMOS영역에 소스/드레인을 형성하기 위한 식각 공정을 진행하는 경우 이미 스페이서패턴(13B)으로 잔류하는 부분은 두번의 식각이 진행되고, 이때 텅스텐전극(12B)이 노출되어 후속 열공정에 의해 이상산화(100)가 발생하는 문제점이 있다(도 2 참조). 그리고, 텅스텐전극(12B)의 이상산화에 의해 게이트하드마스크질화막(12C)이 리프팅(lefting)되는 문제점이 있다.
도 2는 텅스텐의 이상산화를 나타내는 TEM사진이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 감광막의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 감광막의 손실에 의해 노출된 텅스텐전극이 후속 공정에서 이상산화되는 것과 이로 인한 하드마스크의 리프팅을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 식각예정영역을 오픈시키는 감광막패턴을 형성하는 단계; 감광막패턴의 손실을 감소시키기 위해 CHF3를 포함하는 혼합가스로 상기 피식각층을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 소자의 소스/드레인 제조방법은 NMOS영역과 PMOS영역을 갖는 기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴을 포함하는 전체구조 상에 절연막을 형성하는 단계; 상기 NMOS영역의 절연막 상에 상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴의 손실을 감소시키기 위해 CHF3를 포함하는 혼합가스를 사용하여 상기 게이트패턴의 측벽에 잔 류하도록 상기 NMOS영역의 절연막을 식각하는 단계; 상기 PMOS영역의 기판에 불순물을 도핑하여 소스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 본 발명의 반도체 소자의 제조방법은 종래보다 O2의 유량을 줄이고, CHF3가스를 포함한 혼합가스를 사용하여 감광막의 식각비를 줄일 수 있는 효과가 있다.
또한, 감광막의 식각비를 줄임으로써 게이트패턴의 측벽보호막 형성시 텅스텐전극의 노출에 의한 이상산화 및 게이트하드마스크의 리프팅 현상을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 피식각층(22)을 형성한다. 피식각 층(22)은 질화막과 산화막의 적층구조 또는 산화막으로 형성할 수 있다.
이어서, 피식각층(22) 상에 감광막패턴(23)을 형성한다. 감광막패턴(23)은 피식각층(22) 상에 감광막을 코팅하고 노광 및 현상으로 식각예정지역이 오픈되도록 패터닝하여 형성할 수 있다.
도 3b에 도시된 바와 같이, CHF3를 포함하는 혼합가스를 사용하여 피식각층(22)을 식각하여 패턴(22A)을 형성할 수 있다. 피식각층(22)은 CF4, O2, Ar 및 CHF3의 혼합가스를 사용하여 식각할 수 있다.
특히, O2의 경우 종래보다 40％∼60％만큼 감소된 유량을 사용하여 감광막패턴(23)에 미치는 산소의 영향을 줄이고, 이와 동시에 종래에는 사용하지 않았던 CHF3가스를 첨가함으로써 피식각층(22)의 식각이 더욱 빨라짐으로써 피식각층(22) 식각시 감광막패턴(23)의 손실을 줄일 수 있다. 이때, O2는 8sccm∼15sccm의 유량, CHF3는 5sccm∼10sccm의 유량을 사용할 수 있다. 또한, 혼합가스는 CF4:O2:Ar:CHF3를 2:1:5:1의 비율로 혼합할 수 있다.
위와 같이, 감광막패턴(23)의 손실에 영향을 미치는 O2의 종래보다 줄이고, 피식각층(22)을 식각하기 위한 가스로 CHF3를 첨가함으로써 피식각층(22) 식각시 감광막패턴(23)의 손실을 줄일 수 있다. 예컨대, 종래에 CF4, O2 및 Ar을 사용한 혼합가스를 사용하여 피식각층(22)의 식각시 손실되는 감광막패턴(23)이 피식각층(22) 대비 2.9 였다면, 본 발명의 혼합가스를 사용하여 피식각층(22) 식각시 손실되는 감광막패턴(23)은 피식각층(22) 대비 1.6으로 종래보다 1.3만큼 손실량이 줄어든 것을 알 수 있다.
((실시예 2))
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 소스/드레인 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(31) 상에 게이트패턴(32)을 형성한다. 게이트패턴(32)은 폴리실리콘전극(32A), 텅스텐전극(32B) 및 게이트하드마스크(32C)의 적층구조일 수 있다. 여기서, 게이트하드마스크(32C)는 질화막일 수 있다.
특히, 폴리실리콘전극(32A)은 NMOS영역과 PMOS영역이 각각 서로 다른 도펀트(Dopant)가 도핑된 듀얼폴리실리콘전극일 수 있다. 즉, NMOS영역에는 N형 도펀트가, PMOS영역에는 P형 도펀트가 도핑된 폴리실리콘전극(32A)일 수 있다.
이어서, 게이트패턴(32)을 포함하는 전체 구조 상에 절연막(33)을 형성한다. 절연막(33)은 후속 공정에서 게이트패턴(32)의 측벽을 보호하기 위한 것으로, 질화막과 산화막의 적층구조 또는 산화막으로 형성할 수 있다. 질화막과 산화막의 적층구조인 경우 질화막의 두께보다 산화막의 두께가 더 두껍게 형성된다.
이어서, NMOS영역의 절연막(33) 상에 PMOS영역을 오픈시키는 제1감광막패턴(34)을 형성한다. 제1감광막패턴(34)은 절연막(33) 상에 게이트패턴(32)을 충분히 덮을 두께로 감광막을 코팅(Coating)하고, 노광 및 현상으로 PMOS영역이 오픈되 도록 패터닝하여 형성할 수 있다.
도 4b에 도시된 바와 같이, PMOS영역의 절연막(33)을 식각하여 게이트패턴(32)의 측벽에 제1측벽보호막(33A)을 형성한다. 절연막(33)의 식각은 CHF3를 포함하는 혼합가스를 사용하여 실시할 수 있고, 이때 CF4, O2, Ar 및 CHF3의 혼합가스를 사용할 수 있다.
특히, O2의 경우 종래보다 40％∼60％만큼 감소된 유량을 사용하여 제1감광막패턴(34)에 미치는 산소의 영향을 줄이고, 이와 동시에 종래에는 사용하지 않았던 CHF3가스를 첨가함으로써 절연막(33)의 식각이 더욱 빨라짐으로써 절연막(33) 식각시 제1감광막패턴(34)의 손실을 줄일 수 있다. 이때, O2는 8sccm∼15sccm의 유량, CHF3는 20sccm∼40sccm의 유량을 사용할 수 있다. 또한, 혼합가스는 CF4:O2:Ar:CHF3를 2:1:5:1의 비율로 혼합할 수 있다.
위와 같이, 제1감광막패턴(34)의 손실에 영향을 미치는 O2의 종래보다 줄이고, 절연막(33)을 식각하기 위한 가스로 CHF3를 첨가함으로써 절연막(33) 식각시 제1감광막패턴(34)의 손실을 줄일 수 있다. 예컨대, 종래에 CF4, O2 및 Ar을 사용한 혼합가스를 사용하여 절연막(33)의 식각시 손실되는 제1감광막패턴(34)이 절연막(33) 대비 2.9 였다면, 본 발명의 혼합가스를 사용하여 절연막(33) 식각시 손실되는 제1감광막패턴(34)은 절연막(33) 대비 1.6으로 종래보다 1.3만큼 손실량이 줄 어든 것을 알 수 있다.
절연막(33) 식각시 제1감광막패턴(34)의 손실을 줄임으로써 NMOS영역의 절연막(33)이 드러나는 것을 방지할 수 있고, 따라서 절연막(33)의 과도식각에 의한 텅스텐전극(32B)의 노출 및 후속 열공정에 의한 텅스텐전극(32B)의 이상산화를 방지할 수 있다.
이어서, PMOS영역의 게이트패턴(32)의 양쪽으로 노출된 기판(31)에 불순물을 도핑하여 제1소스/드레인영역(35)을 형성한다. PMOS영역에서 제1소스/드레인영역(35)을 형성하기 위한 불순물 도핑은 P형 도펀트(Dopant)를 사용할 수 있고, P형 도펀트는 보론(Boron)을 사용할 수 있다.
도 4c에 도시된 바와 같이, 제1감광막패턴(34)을 제거한다. 제1감광막패턴(34)은 건식식각으로 제거할 수 있고, 건식식각은 산소스트립으로 실시할 수 있다.
이어서, PMOS영역의 기판(31) 상에 NMOS영역을 오픈시키는 제2감광막패턴(36)을 형성한다. 제2감광막패턴(36)은 절연막(33) 상에 게이트패턴(32)을 충분히 덮을 두께로 감광막을 코팅(Coating)하고, 노광 및 현상으로 NMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, NMOS영역의 절연막(33)을 식각하여 게이트패턴(32)의 측벽에 제2측벽보호막(33B)을 형성한다. 절연막(33)의 식각은 CHF3를 포함하는 혼합가스를 사용하여 실시할 수 있고, 이때 CF4, O2, Ar 및 CHF3의 혼합가스를 사용할 수 있다.
특히, O2의 경우 종래보다 40％∼60％만큼 감소된 유량을 사용하여 제2감광막패턴(36)에 미치는 산소의 영향을 줄이고, 이와 동시에 종래에는 사용하지 않았던 CHF3가스를 첨가함으로써 절연막(33)의 식각이 더욱 빨라짐으로써 절연막(33) 식각시 제2감광막패턴(36)의 손실을 줄일 수 있다. 이때, O2는 8sccm∼15sccm의 유량, CHF3는 5sccm∼10sccm의 유량을 사용할 수 있다. 또한, 혼합가스는 CF4:O2:Ar:CHF3를 2:1:5:1의 비율로 혼합할 수 있다.
위와 같이, 제2감광막패턴(36)의 손실에 영향을 미치는 O2의 종래보다 줄이고, 절연막(33)을 식각하기 위한 가스로 CHF3를 첨가함으로써 절연막(33) 식각시 제2감광막패턴(36)의 손실을 줄일 수 있다. 예컨대, 종래에 CF4, O2 및 Ar을 사용한 혼합가스를 사용하여 절연막(33)의 식각시 손실되는 제2감광막패턴(36)이 절연막(33) 대비 2.9 였다면, 본 발명의 혼합가스를 사용하여 절연막(33) 식각시 손실되는 제2감광막패턴(36)은 절연막(33) 대비 1.6으로 종래보다 1.3만큼 손실량이 줄어든 것을 알 수 있다.
절연막(33) 식각시 제2감광막패턴(36)의 손실을 줄임으로써 PMOS영역의 제1측벽보호막(33A)이 드러나는 것을 방지할 수 있고, 따라서 절연막(33)의 과도식각에 의한 텅스텐전극(32B)의 노출 및 후속 열공정에 의한 텅스텐전극(32B)의 이상산화를 방지할 수 있다.
이어서, NMOS영역의 게이트패턴(32)의 양쪽으로 노출된 기판(31)에 불순물을 도핑하여 제2소스/드레인영역(37)을 형성한다. NMOS영역에서 제2소스/드레인영역(37)을 형성하기 위한 불순물 도핑은 N형 도펀트(Dopant)를 사용할 수 있고, N형 도펀트는 비소(As) 또는 인(P)을 사용할 수 있다.
도 4d에 도시된 바와 같이, 제2감광막패턴(36)을 제거한다. 제2감광막패턴(36)은 건식식각으로 제거할 수 있고, 건식식각은 산소스트립으로 실시할 수 있다.
따라서, 후속 열공정이 진행되어도 NMOS영역 및 PMOS영역의 제1 및 제2측벽보호막(33A, 33B)이 게이트패턴(32)의 측벽을 보호함으로써 텅스텐전극(32B)의 이상산화를 방지할 수 있고, 이와 동시에 텅스텐전극(32B)의 이상산화에 의한 게이트하드마스크(32C)의 리프팅 역시 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2는 텅스텐의 이상산화를 나타내는 TEM사진,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 게이트패턴
23 : 절연막 24 : 제1감광막패턴
25 : 제1소스/드레인영역 26 : 제2감광막패턴
27 : 제2소스/드레인영역
Claims (11)
- 기판 상에 피식각층을 형성하는 단계;상기 피식각층 상에 식각예정영역을 오픈시키는 감광막패턴을 형성하는 단계; 및감광막패턴의 손실을 감소시키기 위해 CHF3를 포함하는 혼합가스로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 피식각층은 질화막과 산화막의 적층구조 또는 산화막인 반도체 소자의 제조방법.
- 제2항에 있어서,상기 피식각층을 식각하는 단계는,CF4, O2, Ar 및 CHF3의 혼합가스를 사용하여 실시하는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 CF4, O2, Ar 및 CHF3의 혼합가스는 CF4:O2:Ar:CHF3를 2:1:5:1의 비율로 혼합하는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 O2는 8sccm∼15sccm의 유량, 상기 CHF3는 5sccm∼10sccm의 유량을 사용하는 반도체 소자의 제조방법.
- NMOS영역과 PMOS영역을 갖는 기판 상에 게이트패턴을 형성하는 단계;상기 게이트패턴을 포함하는 전체구조 상에 절연막을 형성하는 단계;상기 NMOS영역의 절연막 상에 상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계;상기 감광막패턴의 손실을 감소시키기 위해 CHF3를 포함하는 혼합가스를 사용하여 상기 게이트패턴의 측벽에 잔류하도록 상기 NMOS영역의 절연막을 식각하는 단계; 및상기 PMOS영역의 기판에 불순물을 도핑하여 소스/드레인영역을 형성하는 단 계를 포함하는 반도체 소자의 소스/드레인 제조방법.
- 제6항에 있어서,상기 절연막은 질화막과 산화막의 적층구조 또는 산화막인 반도체 소자의 소스/드레인 제조방법.
- 제7항에 있어서,상기 절연막을 식각하는 단계는,CF4, O2, Ar 및 CHF3의 혼합가스를 사용하여 실시하는 반도체 소자의 소스/드레인 제조방법.
- 제8항에 있어서,상기 CF4, O2, Ar 및 CHF3의 혼합가스는 CF4:O2:Ar:CHF3를 2:1:5:1의 비율로 혼합하는 반도체 소자의 소스/드레인 제조방법.
- 제8항에 있어서,상기 O2는 8sccm∼15sccm의 유량, 상기 CHF3는 5sccm∼10sccm의 유량을 사용하는 반도체 소자의 소스/드레인 제조방법.
- 제6항에 있어서,상기 불순물 도핑은 P형 불순물을 사용하는 반도체 소자의 제조방법.
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| KR1020070103495A KR20090038150A (ko) | 2007-10-15 | 2007-10-15 | 반도체 소자의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8259429B2 (en) | 2004-07-29 | 2012-09-04 | Samsung Electronics Co., Ltd. | Amplification relay device of electromagnetic wave and a radio electric power conversion apparatus using the device |
-
2007
- 2007-10-15 KR KR1020070103495A patent/KR20090038150A/ko not_active Application Discontinuation
Cited By (3)
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| US8259429B2 (en) | 2004-07-29 | 2012-09-04 | Samsung Electronics Co., Ltd. | Amplification relay device of electromagnetic wave and a radio electric power conversion apparatus using the device |
| US8681465B2 (en) | 2004-07-29 | 2014-03-25 | Jc Protek Co., Ltd. | Amplification relay device of electromagnetic wave and a radio electric power conversion apparatus using the device |
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