KR20090036852A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR20090036852A
KR20090036852A KR1020070102132A KR20070102132A KR20090036852A KR 20090036852 A KR20090036852 A KR 20090036852A KR 1020070102132 A KR1020070102132 A KR 1020070102132A KR 20070102132 A KR20070102132 A KR 20070102132A KR 20090036852 A KR20090036852 A KR 20090036852A
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주광철
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 활성 영역에는 터널 절연막 및 제1 도전막이 적층 구조로 형성되고, 소자 분리 영역에는 상부가 상기 터널 절연막보다 높게 돌출되면서 상기 제1 도전막의 측벽을 노출시키는 소자 분리막이 형성된 반도체 기판이 제공되는 단계; 감압 산화 공정을 실시하여 노출된 상기 제1 도전막의 표면을 산화시켜 상기 노출된 제1 도전막의 표면을 따라 제1 산화막을 형성하는 단계; 상기 제1 산화막 및 상기 소자 분리막 상에 고유전절연막을 형성하는 단계; 상기 고유전절연막 상에 제2 산화막을 형성하는 단계; 및 상기 제2 산화막 상에 제2 도전막을 형성하는 단계를 포함한다.
고유전체막, 산화막, 감압 산화 공정, 산소 리치 분위기, 커플링 비

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a falsh memory}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 간 고유전체막 사이의 간격을 넓게 확보하여 플로팅 게이트와 컨트롤 게이트 간 커플링 비(coupling ratio)를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다. 이러한 플래시 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성되며, 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서, 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(coupling ratio)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간절연막의 정전 용량의 합에 대한 게이트 층간절연막의 정전 용량의 비로 표현될 수 있다.
최근에는 소자가 고집적화되어 감에 따라 셀 사이즈가 줄어들게 되어 유전체막의 정전 용량이 감소하게 된다. 이로 인해, 스텝 커버리지(step coverage)가 85% 수준인 기존의 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 이용한 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 유전체막 구조로는 커플링 비와 누설 전류 스펙(leakage current spec)을 맞추기가 힘들어 커플링 비를 확보하기 위해 유전체막의 두께를 감소시키고 있다. 그러나, 유전체막의 두께가 감소하면, 누설 전류 증가 및 전하 보존(charge retention) 특성 감소를 가져와 소자의 특성을 저하시킨다.
상기한 문제점을 해결하기 위해, 최근 유전체막을 대체할 수 있는 새로운 물질로서 유전율이 높은 고유전 물질(high-k)을 이용한 유전체막의 개발이 활발히 진행되고 있다. 하지만, 고유전 물질(high-k)을 단독으로 사용하여 유전체막을 형성할 경우 높은 누설 전류에 의하여 전하 보존 특성을 만족시킬 수 없다. 따라서, 이러한 고유전 물질(high-k)의 취약점을 보완하기 위하여 고유전 물질(high-k)을 이용한 고유전절연막의 상·하부에 저유전 물질(low-k), 예를들어 실리콘 산화막(SiO2)을 적층하여 유전체막의 높은 누설 전류 특성을 개선하고 있다. 그러나, 이 경우 상·하부의 실리콘 산화막(SiO2)에 의하여 전체적으로 유전체막의 유전 상수(Dielectric Constant)가 낮아져 유효산화막두께(Equivalent Oxide Thickness; EOT) 및 물리적인 두께(Physical Thickness)가 증가함에 따라 셀 간 브릿지(bridge)가 발생할 수 있다. 또한, 브릿지가 발생하지 않는다 하더라도 셀 간 플 로팅 게이트의 측벽을 매립하게 될 경우 셀 간 유전체막 사이의 간격이 좁아 플로팅 게이트 사이에 컨트롤 게이트용 폴리실리콘막 또는 금속층이 매립될 수 없기 때문에 플로팅 게이트 측벽에 형성된 유전체막이 유전체막으로서의 역할을 수행할 수 없어 결과적으로 커패시터로서의 기능을 할 수 없다. 이는 플로팅 게이트 측면을 활용할 수 없기 때문에 정전 용량의 감소를 초래하여 소자의 동작에 요구되는 커플링 비를 감소시키게 된다.
본 발명은 고유전체막의 하부 산화막 형성 시, 감압 산화 공정을 이용하여 노출된 플로팅 게이트용 도전막의 표면을 산화시켜 형성함으로써, 셀 간 고유전체막 사이의 간격을 넓게 확보하여 플로팅 게이트와 컨트롤 게이트 간 커플링 비(coupling ratio)를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 활성 영역에는 터널 절연막 및 제1 도전막이 적층 구조로 형성되고, 소자 분리 영역에는 상부가 상기 터널 절연막보다 높게 돌출되면서 상기 제1 도전막의 측벽을 노출시키는 소자 분리막이 형성된 반도체 기판이 제공되는 단계, 감압 산화 공정을 실시하여 노출된 제1 도전막의 표면을 산화시켜 노출된 제1 도전막의 표면을 따라 제1 산화막을 형성하는 단계, 제1 산화막 및 소자 분리막 상에 고유전절연막을 형성하는 단계, 고유전절연막 상에 제2 산화막을 형성하는 단계, 및 제2 산화막 상에 제2 도전막을 형성하는 단계를 포함하다.
상기에서, 제1 도전막은 폴리실리콘막으로 형성된다. 감압 산화(oxidation) 공정은 감압 상태에서 라디컬(radical)을 이용하여 산화막을 형성하는 방식을 적용한다. 감압 산화 공정은 600 내지 1050℃의 온도 및 0.1 내지 200torr 압력하에서 실시된다.
감압 산화 공정은 수소(H2)의 가스량보다 산소(O2)의 가스량이 더 많은 산소 리치(oxygen rich) 분위기에서 실시된다. 산소 리치 분위기는 산소(O2): 수소(H2)의 가스 비가 1:1 내지 15:1이다. 라디컬은 퍼니스(furnace) 방식 또는 플라즈마(plasma) 방식을 이용하여 형성되며, H*, O* 또는 OH*이 사용된다.
제1 산화막은 10 내지 100Å의 두께로 형성된다. 제1 산화막은 유효 필드 산화막 높이(Effective Field oxide Height; EFH)를 낮춘다. 소자 분리막은 산화막으로 형성된다.
고유전절연막은 원자층 증착(Atomic Layer Deposition; ALD) 방법 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성된다.
제2 산화막은 화학기상증착 방법으로 형성된다. 제2 도전막은 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성된다.
본 발명은 다음과 같은 효과가 있다.
첫째, 고유전체막의 하부 산화막 형성 시, 감압 산화 공정을 이용하여 노출된 플로팅 게이트용 도전막의 표면을 산화시켜 형성함으로써, 원하는 두께의 산화막을 형성하면서 초기 증착된 도전막의 측벽 표면으로부터 증가되는 산화막의 두께 는 작게 하여 셀 간 고유전체막 사이의 간격을 넓게 확보할 수 있다.
둘째, 감압 산화 공정에 의한 고유전체막의 하부 산화막 형성 시 소자 분리막 상에는 산화막이 형성되지 않으므로, 최종적인 유효 필드 산화막 높 이(Effective Field oxide Height; EFH)를 낮춰 셀 간 간섭 효과(interference effect)를 개선할 수 있다.
셋째, 셀 간 고유전체막 사이의 간격을 넓게 확보하여 셀 간 고유전체막 사이로 컨트롤 게이트가 형성되는 면적은 넓게 확보하면서 플로팅 게이트 측벽에 형성된 고유전체막이 유전체막으로서의 역할을 제대로 수행할 수 있도록 함으로써, 플로팅 게이트 측벽의 정전 용량을 증가시켜 플로팅 게이트와 컨트롤 게이트 간 커플링 비(coupling ratio)를 향상시킬 수 있다.
넷째, 셀 간 간섭 효과 개선을 통해 프로그램 시 프로그램 문턱전압 분포(program Vth distribution)를 개선하여 프로그램 속도를 향상시킬 수 있다.
다섯째, 감압 산화 공정에 의해 막질이 치밀하게 형성된 산화막을 포함하여 고유전체막을 형성함으로써, 고유전체막의 누설 전류(leakage) 특성 및 전하 보존(charge retention) 특성 등과 같은 전기적은 특성을 향상시켜 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 제1 도전막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트(Floating Gate)를 형성하기 위한 것으로, 폴리실리콘막(polysilicon layer)으로 형성한다.
소자 분리 마스크(112)는 버퍼 절연막(106), 식각 정지막(108) 및 하드 마스크막(110)의 적층 구조로 형성할 수 있다. 식각 정지막(108)은 후속한 소자 분리막 형성을 위한 평탄화 공정 시 식각 정지막(etch stopper)로 사용하기 위한 것으로, 실리콘 질화막(Si3N4)으로 형성할 수 있다. 버퍼 절연막(106)은 식각 정지막의 스트레스를 완화하기 위하여 더 형성하는 것으로, 실리콘 산화막(SiO2)으로 형성할 수 있다. 하드 마스크막(110)은 후속한 트렌치 형성 공정 시 식각 마스크로 사용하기 위하여 더 형성하는 것으로, 실리콘 산화질화막(SiON), 산화막 또는 아모퍼스 카본(amorphous carbon)막의 단일막 또는 혼합막으로 형성할 수 있다.
도 1b를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분 리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 패터닝된 소자 분리 마스크(112)를 이용한 식각 공정으로 제1 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 한편, 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크막(110)도 일부 두께만큼 식각될 수 있다.
그런 다음, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다. 이렇게, 트렌치(114)는 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다.
한편, 트렌치(114) 형성을 위한 식각 과정에서 소자 분리 마스크(112)의 하드 마스크막(110)도 일부 두께만큼 식각될 수 있다.
도 1c를 참조하면, 트렌치(114)가 채워지도록 트렌치(114)를 포함한 소자 분리 마스크(112) 상에 절연막(116)을 형성한다. 절연막(116)은 소자 분리막을 형성하기 위한 것으로, 산화막으로 형성할 수 있다. 예를들어, 절연막(116)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막, SOG(Spin On Glass)막, BPSG(Boron-Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Galss)막 및 PSG(Phosphorus Silicate Glass)막 중에서 선택되는 어느 하나로 형성할 수 있다.
도 1d를 참조하면, 소자 분리 마스크(112)의 식각 정지막(108)이 노출되는 시점까지 절연막(116)의 평탄화 식각 공정을 실시한다. 평탄화 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 전면 식각(etchback) 공정으로 실시할 수 있다. 이로써, 트렌치(114) 내부에만 절연막(116)이 잔류되어 소자 분리막(116a)이 형성된다. 이때, 소자 분리막(116a)에 의해 소자 분리 영역과 활성 영역이 정의된다.
도 1e를 참조하면, 잔류된 소자 분리 마스크(112)의 식각 정지막(108) 및 버퍼 산화막(106) 제거를 위한 식각 공정을 실시한다. 여기서, 식각 공정은 습식 식각(Wet Etch) 공정으로 실시할 수 있으며, 인산(H3PO4) 용액과 HF가 포함된 용액(예를들어, BOE(Buffered Oxide Etchant))을 순차적으로 이용하여 실시한다. 이때, 인산(H3PO4) 용액에 의해 식각 정지막(108)이 선택적으로 제거되고, 이후 HF가 포함된 용액에 의해 버퍼 산화막(106)이 제거되어 제1 도전막(104)의 표면이 노출된다. 이로써, 소자 분리막(116a)은 제1 도전막(104)의 상부 표면보다 높게 돌출된다.
도 1f를 참조하면, 유효 필드 산화막 높이(Effective Field oxide Height; EFH) 조절을 위한 식각 공정을 실시한다. 여기서, 식각 공정은 습식 식각 또는 건식 식각 공정으로 실시할 수 있으며, 이 경우 제1 도전막(104)의 손실(loss)이 최소화될 수 있도록 제1 도전막(104) 보다 소자 분리막(116a)에 대해 높은 식각 선택비를 갖는 식각 레시피(etch recipe)를 사용하여 실시한다.
본 발명의 일 실시예에 따르면, 제1 도전막(104)은 폴리실리콘막으로 형성하고, 소자 분리막(116a)은 산화막으로 형성하므로, EFH 조절을 위한 식각 공정은 폴 리실리콘막보다 산화막에 대해 높은 식각 선택비를 갖는 식각 레시피를 사용하여 실시한다. 이로써, 돌출부를 갖는 소자 분리막(116a)이 식각되어 제1 도전막(104)의 상부 측벽이 노출됨에 따라 초기 EFH(EHF1)가 조절된다. 이때, 초기 EFH(EFH1)는 싸이클링(cycling) 특성을 확보하기 위하여 터널 절연막(102)의 상부 표면보다 높게 형성하는 것이 바람직하다.
도 1g를 참조하면, 노출된 제1 도전막(104)의 표면을 산화시켜 노출된 제1 도전막(104)의 표면을 따라 제1 산화막(118)을 형성한다. 제1 산화막(118)은 고유전체막의 하부막으로 사용하기 위한 것으로, 감압 산화(oxidation)(또는 감압 상태의 스팀 어닐(steam anneal)) 공정을 실시하여 10 내지 100Å의 두께로 형성할 수 있다.
본 발명의 일 실시예에 따른 감압 산화 공정은 감압 상태에서 활성도가 매우 높은 라디컬(radical, H*, O*, OH*)을 이용하여 산화막을 형성하는 방식을 적용하며, 이를 위하여 고온 및 감압 상태에서 수소(H2)의 가스량보다 산소(O2)의 가스량이 더 많은 산소 리치(oxygen rich) 분위기를 조성한다.
바람직하게, 감압 산화 공정은 600 내지 1050℃의 온도 및 0.1 내지 200torr 압력의 감압 상태에서 산소(O2): 수소(H2)의 가스 비가 1:1 내지 15:1인 분위기에서 실시한다. 이때, 라디컬(H*, O*, OH*)은 퍼니스(furnace) 방식 또는 플라즈마(plasma) 방식을 이용하여 형성할 수 있다.
이로써, 노출된 제1 도전막(104)의 표면이 산화되어 노출된 제1 도전막(104) 의 상부 및 측벽 표면이 소정 두께만큼 제1 산화막(118)으로 형성된다. 특히, 산화 공정에 의해 폴리실리콘막으로 이루어진 제1 도전막(104)의 내, 외부로 각각 소정 두께만큼 제1 산화막(118)이 성장하므로 산화된 제1 도전막(104)은 초기 증착 시에 비해 높이와 폭이 감소된다.
이처럼, 제1 산화막(118)은 감압 산화 공정에 의해 제1 도전막(104)을 내, 외부로 각각 소정 두께만큼 산화시켜 형성함으로써, 동일한 두께의 산화막을 형성할 경우 화학기상증착(Chemical Vapor Deposition; CVD) 방법에 비해 초기 증착된 제1 도전막(104)의 상부 및 측벽 표면으로부터 증가되는 산화막의 두께를 작게 하면서도 원하는 산화막의 두께를 확보함에 따라 제1 산화막(118) 형성 후 셀 간 제1 산화막(118) 사이의 간격을 넓게 확보할 수 있다.
또한, 감압 산화 공정에 의해 제1 산화막(118) 형성 시 소자 분리막(116a) 상에는 제1 산화막(118)이 형성되지 않으므로, 기존의 CVD 방법으로 산화막을 형성하는 것에 비해 소자 분리막(116a) 상에 형성될 고유전체막의 높이를 낮춰 최종적으로 형성될 EFH의 두께를 낮출 수 있는 효과가 있다.
더욱이, 감압 산화 방식은 CVD 방식과는 달리 폴리실리콘막으로 이루어진 제1 도전막(104)의 실리콘(Si) 소스와 챔버 내부의 산소(O2)가 반응하여 형성됨에 따라 CVD 방식에 비해 막질이 치밀한 제1 산화막(118)을 형성할 수 있게 된다.
이어서, 제1 산화막(118) 및 소자 분리막(116a) 상에 고유전절연막(120) 및 제2 산화막(122)을 순차적으로 형성한다. 고유전절연막(120)은 SiO2의 유전 상수인 3.9보다 큰 유전 상수를 갖는 고유전 물질(high-k) 증착하여 형성하며, 바람직하게 HfO2, ZrO2, SiON, Al2O3, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST 및 PZT 중에서 어느 하나로 형성할 수 있다. 고유전절연막(120)은 원자층 증착(Atomic Layer Deposition; ALD) 방법 또는 CVD 방법을 이용하여 형성할 수 있다.
제2 산화막(122)은 HTO(High Temperature Oxide)막, 예를들어 DCS(dichlorosilane)-HTO막으로 형성할 수 있으며, 이 경우 CVD 방법을 이용하여 형성할 수 있다. 이때, DCS-HTO막은 600 내지 900℃의 온도에서 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 디클로로실란(SiCl2H2) 및 이산화이질소(N2O2) 가스를 반응시켜 형성할 수 있다. 한편, 고유전절연막(120) 형성 후에는 시간이 지체되지 않게(No Time Delay) 하여 제2 산화막(122)을 증착하는 것이 바람직하다.
이로써, 제1 산화막(118), 고유전절연막(120) 및 제2 산화막(122)으로 이루어지는 고유전체막(124)이 형성된다.
상기한 바와 같이, 감압 산화 공정에 의해 형성된 제1 산화막(118)을 포함하여 형성된 고유전체막(124)은 제1 도전막(104) 측벽에 형성된 고유전체막(124) 사이의 간격(d)을 넓게 확보할 수 있다. 또한, 소자 분리막(116a) 상에 형성되는 고유전체막(124)의 높이(h)를 낮추어 최종 EFH(EFH2)를 낮춤으로써, 셀 간 간섭 효과(interference effect)를 개선할 수 있다.
도 1h를 참조하면, 고유전체막(124)의 제2 산화막(122) 상에 제2 도전막(미도시)을 형성한다. 제2 도전막은 플래시 메모리 소자의 컨트롤 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있다. 이때, 금속층은 금속 실리사이드(metal silicide)층을 포함하며, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt 등에서 어느 하나로 형성할 수 있다.
이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(124) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a) 및 제2 도전막으로 이루어지는 컨트롤 게이트(126)을 형성한다. 이로써, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(124) 및 컨트롤 게이트(126) 적층 구조를 갖는 게이트 패턴(미도시)이 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면, 셀 간 고유전체막(124) 사이의 간격(d)을 넓게 확보하여 셀 간 고유전체막(124) 사이에 컨트롤 게이트(126)의 면적은 넓게 확보하면서 플로팅 게이트(104a) 측벽에 형성된 고유전체막(124)이 유전체막으로서의 역할을 제대로 수행할 수 있도록 함으로써, 플로팅 게이트(104a) 측벽의 정전 용량을 증가시켜 플로팅 게이트(104a)와 컨트롤 게이트(126) 간 커플링 비(coupling ratio)를 향상시킬 수 있다.
또한, 최종 EFH(EFH2)를 낮춰 셀 간 간섭 효과를 개선하여 프로그램 시 프로그램 문턱전압 분포(program Vth distribution)를 개선하여 프로그램 속도를 향상시킬 수 있다.
뿐만 아니라, 감압 산화 공정에 의해 막질이 치밀하게 형성된 제1 산화막(118)을 포함하여 고유전체막(124)을 형성함으로써, 고유전체막(124)의 누설 전류(leakage current) 특성 및 전하 보존(charge retention) 특성 등과 같은 전기적인 특성을 향상시켜 소자의 신뢰성을 향상시킬 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 버퍼 절연막 108 : 식각 정지막
110 : 하드 마스크막 112 : 소자 분리 마스크
114 : 트렌치 116 : 절연막
116a : 소자 분리막 118 : 제1 산화막
120 : 고유전절연막 122 : 제2 산화막
124 : 고유전체막 126 : 컨트롤 게이트

Claims (14)

  1. 활성 영역에는 터널 절연막 및 제1 도전막이 적층 구조로 형성되고, 소자 분리 영역에는 상부가 상기 터널 절연막보다 높게 돌출되면서 상기 제1 도전막의 측벽을 노출시키는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    감압 산화 공정을 실시하여 노출된 상기 제1 도전막의 표면을 산화시켜 상기 노출된 제1 도전막의 표면을 따라 제1 산화막을 형성하는 단계;
    상기 제1 산화막 및 상기 소자 분리막 상에 고유전절연막을 형성하는 단계;
    상기 고유전절연막 상에 제2 산화막을 형성하는 단계; 및
    상기 제2 산화막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막은 폴리실리콘막으로 형성되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 감압 산화 공정은 감압 상태에서 라디컬(radical)을 이용하여 산화막을 형성하는 방식을 적용하는 플래시 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 감압 산화 공정은 600 내지 1050℃의 온도 및 0.1 내지 200torr 압력하에서 실시되는 플래시 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 감압 산화 공정은 수소(H2)의 가스량보다 산소(O2)의 가스량이 더 많은 산소 리치(oxygen rich) 분위기에서 실시되는 플래시 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 산소 리치 분위기는 산소(O2): 수소(H2)의 가스 비가 1:1 내지 15:1인 플래시 메모리 소자의 제조 방법.
  7. 제 3 항에 있어서,
    상기 라디컬은 퍼니스(furnace) 방식 또는 플라즈마(plasma) 방식을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
  8. 제 3 항에 있어서,
    상기 라디컬은 H*, O* 또는 OH*이 사용되는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1 산화막은 10 내지 100Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제1 산화막은 유효 필드 산화막 높이(Effective Field oxide Height; EFH)를 낮추는 플래시 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 소자 분리막은 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 고유전절연막은 원자층 증착(Atomic Layer Deposition) 방법 또는 화학기상증착(Chemical Vapor Deposition) 방법으로 형성되는 플래시 메모리 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제2 산화막은 화학기상증착 방법으로 형성되는 플래시 메모리 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제2 도전막은 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성되는 플래시 메모리 소자의 제조 방법.
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