KR20090034535A - Manufacturing method of mos transistor - Google Patents

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Abstract

A method of manufacturing the MOS transistor is provided to prevent the penetration of boron by forming the silicon oxynitride layer on the surface of the gate insulating layer. The silicon oxide film(31) is formed on the top of the semiconductor substrate(10). The silicon oxide film of the low voltage region is removed through the photograph/etching process. The second silicon oxide film(32) is formed due to the thermal oxidation. The surface of the second silicon oxide film is nitrided by the plasma to form the SiON(33). The patterning of the gate electrode, and the side-wall oxidation and anneal process are performed. The LDD ion implant process, the process of forming spacer and source/drain ion injection progress are performed. The metal silicide layer is formed on the surface of the gate electrode and source/drain area.

Description

모스 트랜지스터 제조방법{Manufacturing method of MOS transistor}Manufacturing method of MOS transistor

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 신뢰성을 향상시키기 위한 모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a MOS transistor manufacturing method, and more particularly to a MOS transistor manufacturing method for improving the reliability of the semiconductor device.

일반적으로 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소로 모스 트랜지스터의 채널 길이가 점점 짧아지고 있다. 또한 반도체 소자의 고속화 및 저전압화에 따른 게이트 산화막 두께의 축소도 급속히 진행되어 왔고, 특히 0.13 미크론 공정기술의 경우 게이트 산화막의 두께가 30Å 내외로 적용하게 된다.In general, the channel length of MOS transistors is getting shorter due to the reduction of design rules due to the higher integration of semiconductor devices. In addition, the reduction of the thickness of the gate oxide film due to the high speed and the low voltage of the semiconductor device has been rapidly progressed. In particular, in the case of the 0.13 micron process technology, the thickness of the gate oxide film is about 30 kW.

이처럼 게이트 산화막의 두께가 얇아지게 되면 PMOS 소자의 보론 침투(boron penetration) 문제가 심각하게 대두된다. 즉 PMOS 트랜지스터에서 폴리실리콘 게이트의 도핑 레벨을 높이기 위해 보론 이온이 주입되고나서, 후속 열처리 공정이 진행되면 보론의 확산이 이루어진다. As the thickness of the gate oxide film becomes thinner, the boron penetration problem of the PMOS device becomes serious. In other words, after the boron ions are implanted in the PMOS transistor to increase the doping level of the polysilicon gate, the boron is diffused when a subsequent heat treatment process is performed.

이때 보론의 확산은 주로 폴리실리콘의 그레인 바운더리(grain boundary)를 통하여 일어나게 되는데, 일부는 다른 지역보다 매우 빠르게 확산 되어 보론이 게이트 산화막을 국부적으로 통과하여 반도체 기판으로 들어가는 현상을 말한다.In this case, the diffusion of boron occurs mainly through grain boundaries of polysilicon. In some cases, diffusion of boron is much faster than that of other regions, so that boron passes locally through the gate oxide layer and enters the semiconductor substrate.

이러한 보론 침투 현상은 반도체 소자의 문턱 전압(threshold voltage) 제어를 어렵게 할 뿐만 아니라 게이트 산화막의 신뢰성을 떨어뜨리는 문제점이 있다. 보론 침투를 억제하기 위해 NO 산화막을 게이트 절연막으로 적용하는 방법이 알려져 있다. This boron penetration not only makes it difficult to control the threshold voltage of the semiconductor device, but also has a problem of lowering the reliability of the gate oxide film. In order to suppress boron penetration, the method of applying a NO oxide film as a gate insulating film is known.

여기서 NO 산화막이라 함은 퍼니스(furnace) 장비를 이용하여 게이트 절연막으로 형성된 실리콘산화막을 산화 질소(NO) 가스 분위기에서 어닐링(annealing)함에 따라 반도체 기판과 실리콘산화막 사이의 계면에 형성되는 실리콘산화질화막(SiON)을 말한다.Here, the NO oxide film is a silicon oxynitride film formed at an interface between a semiconductor substrate and a silicon oxide film by annealing a silicon oxide film formed as a gate insulating film using a furnace equipment in a nitrogen oxide (NO) gas atmosphere. SiON).

최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어 등과 같은 시스템은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같은 요구를 충족시키기 위해 시스템을 구성하는 서로 다른 기능을 갖는 반도체 회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다. Recently, systems such as multimedia, which simultaneously display images, voices, and texts, are required to be miniaturized and lightweight while having various, complex, and improved functions. In order to meet such demands, a technology of forming a single chip in which semiconductor circuits having different functions constituting a system are integrated and formed on the same chip has been developed.

이러한 1칩화된 반도체 회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체 기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체 기판 상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 위해서는 소자들의 문턱전압을 서로 다르게 구현하여야 한다.Such single-chip semiconductor circuits have different functions, and a plurality of circuits operating in different power sources must be formed such that the original functions and performances are maintained on the same semiconductor substrate. That is, a configuration of transistors having different driving voltages is required on the same semiconductor substrate, and for this purpose, threshold voltages of devices must be implemented differently.

반도체 소자의 입력/출력단자 부위와 실질적으로 로직(logic)이 동작하는 코어(core) 부위의 동작전압이 각기 다르게 요구되는 경우 듀얼 게이트 산화막(dual gate oxide) 형성공정이 적용된다.A dual gate oxide forming process is applied when an input voltage of a semiconductor device and an operating voltage of a core portion of which a logic operates substantially are different from each other.

즉, 종래 기술에서는 반도체 기판에 대한 초기 산화공정 후 일측의 산화막을 제거하고 동시에 타측의 잔류 산화막의 두께를 낮추거나 재산화공정으로 산화막을 양측에 모두 성장시켜 두께가 서로 다른 산화막을 하나의 칩에 형성하는 것이다.That is, in the prior art, after an initial oxidation process for a semiconductor substrate, an oxide film of one side is removed and at the same time, the thickness of the remaining oxide film of the other side is reduced or an oxide film is grown on both sides by a reoxidation process so that oxide films having different thicknesses are formed on one chip. To form.

도 1a 내지 도 1f는 종래 기술에 따른 듀얼 게이트 산화막 형성 공정을 채용한 모스 트랜지스터 제조방법을 설명하기 위한 반도체 소자의 단면도이다.1A to 1F are cross-sectional views of a semiconductor device for explaining a MOS transistor manufacturing method employing a dual gate oxide film forming process according to the prior art.

첨부된 도 1a 내지 도 1c를 참조하면, 종래 기술에 따른 모스 트랜지스터 제조방법은 먼저 활성영역과 필드영역이 필드 산화막(20)에 의하여 정의되고, 이후의 공정에서 두꺼운 게이트산화막이 형성되는 고전압 영역(A1)과 상대적으로 얇은 게이트산화막이 형성되는 저전압 영역(A2)이 정의된 반도체 기판(10)을 제공한다. 1A to 1C, in the method of manufacturing a MOS transistor according to the related art, an active region and a field region are first defined by a field oxide layer 20, and a high voltage region in which a thick gate oxide layer is formed in a subsequent process ( A semiconductor substrate 10 having a low voltage region A2 in which A1) and a relatively thin gate oxide film are formed is provided.

즉, 활성영역과 필드영역이 정의된 반도체 기판(10) 상에 두꺼운 제1 실리콘산화막(31)을 성장시키고 나서(도 1a 참조), 상기 제1 실리콘산화막(31) 상에 사진공정을 진행하여 저전압 영역(A2)을 노출시키는 감광막 패턴(40)을 형성한다(도 1b 참조).That is, after the thick first silicon oxide film 31 is grown on the semiconductor substrate 10 in which the active area and the field area are defined (see FIG. 1A), a photolithography process is performed on the first silicon oxide film 31. The photosensitive film pattern 40 which exposes the low voltage area | region A2 is formed (refer FIG. 1B).

이 후, 상기 감광막 패턴(40)을 이용하여 상기 제1 실리콘산화막(31)을 식각하고나서, 상기 감광막 패턴(40)을 제거한다. 이어, 상기 반도체 기판(10) 전면에 상기 제1 실리콘산화막(31)보다 얇게 제2 실리콘산화막(32)을 성장시킨다(도 1c 참조). Thereafter, the first silicon oxide layer 31 is etched using the photoresist pattern 40, and then the photoresist pattern 40 is removed. Next, the second silicon oxide film 32 is grown on the entire surface of the semiconductor substrate 10 to be thinner than the first silicon oxide film 31 (see FIG. 1C).

이때, 상기 제1 실리콘산화막 및 제2 실리콘산화막(31)(32)은 800∼900℃온도에서 수소와 산소, 또는 산소가스만을 사용하여 열산화방식으로 형성되고나서 산 화 질소(NO) 가스 분위기에서 어닐링 공정이 수행된다. At this time, the first silicon oxide film and the second silicon oxide film 31 and 32 are formed by a thermal oxidation method using only hydrogen, oxygen, or oxygen gas at a temperature of 800 to 900 ° C., and then a nitrogen oxide (NO) gas atmosphere. The annealing process is performed at

첨부된 도 1d에 도시한 바와 같이, 웨이퍼의 전면에 폴리실리콘막을 증착한 후 사진/식각 공정을 진행하여 게이트 전극(50)을 형성한다. 이후 게이트 전극(50) 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행한다. 이어 LDD(lightly doped drain) 이온주입 공정을 수행한다. As shown in FIG. 1D, the gate electrode 50 is formed by depositing a polysilicon film on the entire surface of the wafer and then performing a photo / etch process. Thereafter, sidewall oxidation and annealing processes are performed to cure plasma damage of the gate electrode 50 and the gate insulating layer. Then, a lightly doped drain (LDD) ion implantation process is performed.

첨부된 도 1e에 도시된 바와 같이, 웨이퍼의 전면에 버퍼막(61) 및 실리콘 질화막(Si3N4)(62)을 순차적으로 형성한 후 전면 식각 공정을 실시하여 게이트 전극(50) 측면에 스페이서(60)를 형성한다. 이후 상기 스페이서(60)를 포함한 게이트 전극(50)을 마스크(mask)로 하여 소오스/드레인 이온주입을 수행한 후, 950℃이상의 온도에서 급속 열처리를 실시하여 주입된 불순물을 활성화시킨다. As shown in FIG. 1E, a buffer layer 61 and a silicon nitride layer (Si 3 N 4 ) 62 are sequentially formed on the entire surface of the wafer, and then a front side etching process is performed to the side of the gate electrode 50. The spacer 60 is formed. After the source / drain ion implantation is performed using the gate electrode 50 including the spacer 60 as a mask, rapid implantation is performed at a temperature of 950 ° C. or higher to activate the implanted impurities.

도 1f에 도시된 바와 같이, 접촉 저항을 낮추기 위하여 게이트 전극(50) 및 소오스/드레인 상부에 살리사이드층(70)을 형성한다. 이때, 상기 살리사이드층(70) 형성 공정은, 먼저 전체 상부에 금속 물질로 코발트를 증착하고나서, 열처리를 실시하며, 미반응 금속 물질을 제거하는 공정 순으로 진행된다.As shown in FIG. 1F, the salicide layer 70 is formed on the gate electrode 50 and the source / drain to lower the contact resistance. At this time, the process of forming the salicide layer 70 proceeds in the order of first depositing cobalt with a metal material on the whole, followed by heat treatment and removing unreacted metal material.

그러나 게이트 절연막으로 NO가스에 의한 실리콘산화질화막을 적용하는 경우 게이트 누설전류 특성은 개선되지만 기판과 게이트 절연막 사이의 계면에 과도한 질소 이온 증가 현상이 유발되어 PMOS 트랜지스터의 홀 이동도(hole mobility)를 감소시키고, NO 가스 변화에 대한 급격한 문턱 전압 변화 문제를 발생시킨다. However, when the silicon oxynitride film by NO gas is used as the gate insulating film, the gate leakage current characteristics are improved, but excessive nitrogen ions increase at the interface between the substrate and the gate insulating film, thereby reducing the hole mobility of the PMOS transistor. And a sudden threshold voltage change problem with respect to the NO gas change.

뿐만 아니라 고정된 트랩 전하(fixed trap charge)가 증가하고, 제조공정이 복잡하게 하는 여러 가지 단점이 있다. 더욱이 유독성 가스(toxic gas)를 사용하고, 높은 열적 제한(high thermal budget)의 문제점이 있다.In addition, there are a number of disadvantages that increase fixed trap charge and complicate the manufacturing process. Moreover, there is a problem of using toxic gas and high thermal budget.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 보론 침투를 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a MOS transistor manufacturing method capable of improving the electrical characteristics and reliability of a semiconductor device by preventing boron penetration.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 모스 트랜지스터 제조방법은 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 제1 실리콘산화막을 형성하는 제1 단계; 사진/식각 공정을 진행하여 저전압 영역의 제1 실리콘산화막을 제거하는 제2 단계; 열산화 방식에 의하여 제2 실리콘산화막을 형성하는 제3 단계; 상기 제2 실리콘산화막의 표면을 플라즈마에 의하여 질화시키는 제4 단계; 게이트 전극 형성을 위한 폴리실리콘막을 증착한 후 사진/식각 공정을 진행하여 게이트 전극을 패터닝하고나서 측벽 산화 및 어닐 공정을 수행하는 제5 단계; LDD 이온주입 공정, 스페이서 형성 공정 및 소오스/드레인 이온주입 공정을 수행하는 제6 단계; 그리고 상기 게이트 전극과 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a MOS transistor, the method including: forming a first silicon oxide layer on an upper surface of a semiconductor substrate on which a field oxide layer for defining an active region and an isolation region between elements is formed; Performing a photo / etch process to remove the first silicon oxide layer in the low voltage region; A third step of forming a second silicon oxide film by a thermal oxidation method; A fourth step of nitriding the surface of the second silicon oxide film by plasma; A fifth step of depositing a polysilicon layer for forming a gate electrode and then performing a photo / etch process to pattern the gate electrode, and then performing sidewall oxidation and annealing; A sixth step of performing an LDD ion implantation process, a spacer formation process, and a source / drain ion implantation process; And forming a metal silicide layer on surfaces of the gate electrode and the source / drain regions.

또한, 제4 단계는 10 ~ 100 SCCM의 질소(N2) 가스 유량, 1 ~ 20mTorr의 압력, 100 ~ 200W의 RF 파워, 700 ~ 800℃의 온도를 사용하는 공정조건으로 진행하는 것을 특징으로 한다.In addition, the fourth step is characterized by proceeding to the process conditions using a nitrogen (N 2 ) gas flow rate of 10 ~ 100 SCCM, a pressure of 1 ~ 20mTorr, RF power of 100 ~ 200W, temperature of 700 ~ 800 ℃ .

또한, 제4 단계는 실리콘산화질화막의 두께가 5 ~ 15Å인 것을 특징으로 한다.In addition, the fourth step is characterized in that the thickness of the silicon oxynitride film is 5 ~ 15Å.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 모스 트랜지스터 제조방법에 의하면 게이트 절연막의 표면에 실리콘산화질화막을 구비함으로써 보론 침투를 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, according to the method of manufacturing the MOS transistor according to the present invention, the silicon oxide nitride film is provided on the surface of the gate insulating film to prevent boron penetration, thereby improving electrical characteristics and reliability of the semiconductor device.

또한 유독성 가스인 NO가스를 사용하지 아니할 수 있고, 낮은 열적 제한(low thermal budget)을 가지는 공정을 이룰 수 있다. 특히 CIS 소자(CMOS image sensor device)에서 노이즈(noise) 특성을 개선할 수 있는 효과가 있다.It is also possible to avoid the use of NO gas, which is a toxic gas, and to achieve a process with a low thermal budget. In particular, there is an effect that can improve the noise (noise) characteristics in the CMOS image sensor device (CIS device).

본 발명의 일실시예에 따른 모스 트랜지스터 제조방법은 제1 단계 내지 제7 단계를 포함하여 이루어져 있다.The MOS transistor manufacturing method according to the embodiment of the present invention includes the first to seventh steps.

상기 제1 단계는 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 제1 실리콘산화막을 형성하는 단계이다.The first step is to form a first silicon oxide film on the semiconductor substrate on which the field oxide film for defining the active region and the isolation region between devices is formed.

상기 제2 단계는 사진/식각 공정을 진행하여 저전압 영역의 제1 실리콘산화막을 제거하는 단계이다.The second step is to remove the first silicon oxide film in the low voltage region by performing a photo / etching process.

상기 제3 단계는 열산화 방식에 의하여 제2 실리콘산화막을 형성하는 단계이다.The third step is a step of forming a second silicon oxide film by thermal oxidation.

상기 제4 단계는 상기 제2 실리콘산화막의 표면을 플라즈마에 의하여 질화시키는 단계이다.The fourth step is to nitride the surface of the second silicon oxide film by plasma.

상기 제5 단계는 게이트 전극 형성을 위한 폴리실리콘막을 증착한 후 사진/식각 공정을 진행하여 게이트 전극을 패터닝하고나서 측벽 산화 및 어닐 공정을 수행하는 단계이다.The fifth step is a step of depositing a polysilicon layer for forming a gate electrode and then performing a photo / etch process to pattern the gate electrode, and then performing sidewall oxidation and annealing.

상기 제6 단계는 LDD 이온주입 공정, 스페이서 형성 공정 및 소오스/드레인 이온주입 공정을 수행하는 단계이다.The sixth step is a step of performing an LDD ion implantation process, a spacer formation process, and a source / drain ion implantation process.

상기 제7 단계는 상기 게이트 전극과 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계이다.The seventh step is to form a metal silicide layer on the gate electrode and the source / drain regions.

본 발명의 다른 일실시예에 따른 모스 트랜지스터 제조방법에서, 제4 단계는 10 ~ 100 SCCM의 질소(N2) 가스 유량, 1 ~ 20mTorr의 압력, 100 ~ 200W의 RF 파워, 700 ~ 800℃의 온도를 사용하는 공정조건으로 진행하는 것이 바람직하다.In the MOS transistor manufacturing method according to another embodiment of the present invention, the fourth step is a nitrogen (N 2 ) gas flow rate of 10 ~ 100 SCCM, a pressure of 1 ~ 20mTorr, RF power of 100 ~ 200W, 700 ~ 800 ℃ It is preferable to proceed to the process conditions using the temperature.

본 발명의 또 다른 일실시예에 따른 모스 트랜지스터 제조방법에서, 제4 단계는 실리콘산화질화막의 두께가 5 ~ 15Å인 것이 바람직하다.In the MOS transistor manufacturing method according to another embodiment of the present invention, the fourth step is preferably a silicon oxynitride film thickness of 5 ~ 15 ~.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 모스 트랜지스터 제조방법을 설명하기 위한 반도체 소자의 단면도이다.2A to 2F are cross-sectional views of a semiconductor device for describing a MOS transistor manufacturing method according to an embodiment of the present invention.

첨부된 도 2a를 참조하면, 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(20)이 형성된 반도체 기판(10)의 상부에 제1 실리콘산화막(31)을 형성한다. 이때 형성되는 필드 산화막(20)은 STI(shallow trench isolation) 공정 또는 LOCOS(local oxidation of silicon) 공정에 의하여 형성하는 것이 바람직하다. 이후 P웰(well) 또는 N웰 형성을 위한 이온 주입 공정 및 문턱전압 조절을 위한 이온 주입 공정을 수행한다.Referring to FIG. 2A, the first silicon oxide layer 31 is formed on the semiconductor substrate 10 on which the field oxide layer 20 for defining the active region and the isolation region between the elements is formed. The field oxide film 20 formed at this time is preferably formed by a shallow trench isolation (STI) process or a local oxidation of silicon (LOCOS) process. Thereafter, an ion implantation process for forming P wells or N wells and an ion implantation process for adjusting threshold voltages are performed.

첨부된 도 2b를 참조하면, 사진/식각 공정을 진행하여 저전압 영역(A2)의 제1 실리콘산화막(31)을 제거한다. 이때 사용되는 식각방식으로 플라즈마를 이용한 건식식각 방식을 사용할 수 있으나, 플라즈마에 의한 데미지(damage)를 방지하기 위해 습식식각 방식으로 실리콘산화막을 제거하는 것이 바람직하다.Referring to FIG. 2B, a photo / etch process may be performed to remove the first silicon oxide layer 31 in the low voltage region A2. In this case, a dry etching method using plasma may be used as the etching method, but it is preferable to remove the silicon oxide film by a wet etching method in order to prevent damage caused by plasma.

첨부된 도 2c를 참조하면, 열산화 방식(thermal oxidation)에 의하여 제2 실리콘산화막(32)을 형성한다. 예를 들어, 퍼니스(furnace) 장비에서 수소와 산소, 또는 산소 가스만을 사용하여 800 ~ 900℃의 온도에서 열산화 방식에 의하여 실리콘산화막을 형성한다.Referring to FIG. 2C, a second silicon oxide film 32 is formed by thermal oxidation. For example, a silicon oxide film is formed by thermal oxidation at a temperature of 800 ° C. to 900 ° C. using only hydrogen, oxygen, or oxygen gas in a furnace equipment.

첨부된 도 2d를 참조하면, 상기 제2 실리콘산화막(32)의 표면을 플라즈마에 의하여 질화(nitridation)시킨다. 이때 사용하는 공정조건으로 10 ~ 100 SCCM의 질소(N2) 가스 유량, 1 ~ 20mTorr의 압력, 100 ~ 200W의 RF 파워, 700 ~ 800℃의 온도로 진행하는 것이 바람직하다. 또한 질소 플라즈마 처리에 의하여 제2 실리콘산화막(32)의 표면에 형성되는 실리콘산화질화막(33)의 두께는 5 ~ 15Å인 것이 바람직하다.Referring to FIG. 2D, the surface of the second silicon oxide film 32 is nitrided by plasma. At this time, it is preferable to proceed with the nitrogen (N 2 ) gas flow rate of 10 ~ 100 SCCM, pressure of 1 ~ 20mTorr, RF power of 100 ~ 200W, temperature of 700 ~ 800 ℃ as the process conditions used. In addition, the thickness of the silicon oxynitride film 33 formed on the surface of the second silicon oxide film 32 by nitrogen plasma treatment is preferably 5 to 15 kPa.

첨부된 도 2e를 참조하면, 게이트 전극 형성을 위한 폴리실리콘막을 증착한 후 사진/식각 공정을 진행하여 게이트 전극(50)을 패터닝하고나서 측벽 산화 및 어닐 공정을 수행한다. 이때 사용되는 식각 공정은 HBr가스가 포함된 비등방성 건식식각 공정으로 진행하며, 플라즈마에 의한 식각 데미지를 보상하기 위해 산소가스 분위기에서 어닐링한다. Referring to FIG. 2E, a polysilicon layer for forming the gate electrode is deposited, and then a photo / etching process is performed to pattern the gate electrode 50, followed by sidewall oxidation and annealing. At this time, the etching process used is an anisotropic dry etching process containing HBr gas, and annealed in an oxygen gas atmosphere to compensate for etching damage by plasma.

첨부된 도 2f를 참조하면, LDD 이온주입 공정, 스페이서 형성 공정 및 소오스/드레인 이온주입 공정을 수행한다. 이때 형성되는 스페이서(60)는 LPCVD(low pressure chemical vapor deposition) 방식을 이용하여 TEOS(tetra-ethyl-ortho-silicate)막을 증착한 후 블랭킷 식각(blanket etch)을 진행하여 형성하거나 버퍼 막(61) 및 실리콘 질화막(Si3N4)(62)을 순차적으로 형성한 후 블랭킷 식각(blanket etch)을 진행하여 형성하는 것이 바람직하다. 이후 소오스/드레인 접합을 형성하기 위한 이온 주입을 한 후, 주입된 불순물을 활성화(activation)하기 위해 RTA(rapid thermal anneal) 장비에서 열처리하는 것이 바람직하다.Referring to FIG. 2F, an LDD ion implantation process, a spacer formation process, and a source / drain ion implantation process are performed. In this case, the spacer 60 is formed by depositing a tetra-ethyl-ortho-silicate (TEOS) film by using a low pressure chemical vapor deposition (LPCVD) method and then performing a blanket etch or a buffer film 61. And forming a silicon nitride layer (Si 3 N 4 ) 62 sequentially and then performing a blanket etch. After ion implantation to form a source / drain junction, it is preferable to heat-treat in a rapid thermal anneal (RTA) apparatus to activate the implanted impurities.

첨부된 도 2g를 참조하면, 상기 게이트 전극(50)과 소오스/드레인 영역 표면 상에 금속 실리사이드막(70)을 형성한다. 예를 들어 코발트 금속을 증착한 후 열처리함으로서 코발트실리사이드층을 상기 게이트 전극과 소오스/드레인 영역 표면에 형성하고나서 반응하지 않은 코발트 금속을 제거함으로써 살리사이드 공정을 수행하여 본 발명의 일실시예에 따른 모스 트랜지스터 제조방법을 완성한다.Referring to FIG. 2G, a metal silicide layer 70 is formed on the gate electrode 50 and the source / drain regions. For example, a cobalt silicide layer is formed on the surface of the gate electrode and the source / drain region by depositing a cobalt metal, and then performing a salicide process by removing the unreacted cobalt metal. Complete the MOS transistor manufacturing method.

따라서 종래의 모스 트랜지스터 제조방법으로 진행할 경우, 도 3의 좌측 그래프에 도시한 바와 같이 게이트 산화막과 반도체 기판의 계면 사이에 질소(N) 성분이 축적되지만, 본 발명의 일실시예에 따른 모스 트랜지스터 제조방법의 경우는 도 3의 우측 그래프에 도시한 바와 같이 게이트 산화막의 표면에 질소 성분의 축적이 이루어진다. 도 3은 게이트 절연막의 깊이에 따른 질소의 농도를 보여주는 그래프이다.Therefore, when proceeding with the conventional MOS transistor manufacturing method, as shown in the left graph of Figure 3, the nitrogen (N) component is accumulated between the interface between the gate oxide film and the semiconductor substrate, but manufacturing a MOS transistor according to an embodiment of the present invention In the case of the method, nitrogen is accumulated on the surface of the gate oxide film as shown in the right graph of FIG. 3 is a graph showing the concentration of nitrogen according to the depth of the gate insulating film.

그러므로 본 발명의 일실시예에 따른 모스 트랜지스터 제조방법은 반도체 기판과 게이트 절연막 사이의 계면에 과도한 질소 이온 증가 현상을 억제하여 PMOS 트랜지스터의 홀 이동도(hole mobility)를 감소를 줄일 수 있고, NO 가스 변화에 대한 급격한 문턱 전압 변화를 방지할 수 있는 것이다.Therefore, the MOS transistor manufacturing method according to the embodiment of the present invention can reduce the hole mobility of the PMOS transistor by reducing excessive nitrogen ion increase at the interface between the semiconductor substrate and the gate insulating film, and reduce the NO gas. It is possible to prevent a sudden change in the threshold voltage for the change.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

도 1a 내지 도 1f는 종래 기술에 따른 듀얼 게이트 산화막 형성 공정을 채용한 모스 트랜지스터 제조방법을 설명하기 위한 반도체 소자의 단면도, 1A to 1F are cross-sectional views of a semiconductor device for explaining a MOS transistor manufacturing method employing a dual gate oxide film forming process according to the prior art;

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 모스 트랜지스터 제조방법을 설명하기 위한 반도체 소자의 단면도,2A through 2F are cross-sectional views of a semiconductor device for describing a MOS transistor manufacturing method according to an embodiment of the present invention;

도 3은 게이트 절연막의 깊이에 따른 질소의 농도를 보여주는 그래프.3 is a graph showing the concentration of nitrogen according to the depth of the gate insulating film.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체 기판 20 : 필드 산화막10 semiconductor substrate 20 field oxide film

30 : 게이트 절연막 31 : 제1 실리콘산화막30 gate insulating film 31 first silicon oxide film

32 : 제2 실리콘산화막 33 : 실리콘산화질화막32: second silicon oxide film 33: silicon oxynitride film

40 : 감광막 패턴 50 : 게이트 전극40: photosensitive film pattern 50: gate electrode

60 : 스페이서 61 : 버퍼막60 spacer 61 buffer layer

62 : 실리콘 질화막 70 : 금속 실리사이드막62 silicon nitride film 70 metal silicide film

Claims (3)

활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 제1 실리콘산화막을 형성하는 제1 단계; 사진/식각 공정을 진행하여 저전압 영역의 제1 실리콘산화막을 제거하는 제2 단계; 열산화 방식에 의하여 제2 실리콘산화막을 형성하는 제3 단계; 상기 제2 실리콘산화막의 표면을 플라즈마에 의하여 질화시키는 제4 단계; 게이트 전극 형성을 위한 폴리실리콘막을 증착한 후 사진/식각 공정을 진행하여 게이트 전극을 패터닝하고나서 측벽 산화 및 어닐 공정을 수행하는 제5 단계; LDD 이온주입 공정, 스페이서 형성 공정 및 소오스/드레인 이온주입 공정을 수행하는 제6 단계; 그리고 상기 게이트 전극과 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.A first step of forming a first silicon oxide film on the semiconductor substrate on which the field oxide film for defining the active region and the isolation region between devices is formed; Performing a photo / etch process to remove the first silicon oxide layer in the low voltage region; A third step of forming a second silicon oxide film by a thermal oxidation method; A fourth step of nitriding the surface of the second silicon oxide film by plasma; A fifth step of depositing a polysilicon layer for forming a gate electrode and then performing a photo / etch process to pattern the gate electrode, and then performing sidewall oxidation and annealing; A sixth step of performing an LDD ion implantation process, a spacer formation process, and a source / drain ion implantation process; And forming a metal silicide layer on surfaces of the gate electrode and the source / drain regions. 제1항에 있어서, 제4 단계는 10 ~ 100 SCCM의 질소(N2) 가스 유량, 1 ~ 20mTorr의 압력, 100 ~ 200W의 RF 파워, 700 ~ 800℃의 온도를 사용하는 공정조건으로 진행하는 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the fourth step proceeds to process conditions using a nitrogen (N 2 ) gas flow rate of 10 ~ 100 SCCM, a pressure of 1 ~ 20mTorr, RF power of 100 ~ 200W, temperature of 700 ~ 800 ℃ MOS transistor manufacturing method characterized in that. 제1항에 있어서, 제4 단계는 실리콘산화질화막의 두께가 5 ~ 15Å인 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the fourth step is a MOS transistor manufacturing method, characterized in that the silicon oxynitride film thickness of 5 ~ 15 ~.
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