KR20090031033A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은, 반도체 기판 상에 형성되며, 반도체 기판 상에 형성되며, 활성 영역을 정의하는 트렌치의 측벽 하단에 불순물을 경사 이온 주입하여 트렌치에 대응하는 반도체 기판에 제1 채널부를 형성하는 단계와, 트렌치 내에 소자분리막을 형성하는 단계와, 반도체 기판 상에 불순물을 이온 주입하여 제1 채널부와 연결된 제2 채널부를 형성하는 단계와, 제1 채널부와 인접한 소자분리막에 형성된 제1 리세스부 및 활성 영역을 패터닝하여 제2 채널부를 노출하는 제2 리세스부를 갖는 적어도 하나의 돌기형 패턴을 형성하는 단계와, 제1 및 제2 리세스부에 게이트 구조물을 형성하는 단계를 포함한다. 이로써, 본 발명에 따르면, 상기 돌기형 패턴 형성공정에서 경사 이온 주입공정을 수행하여 상기 트렌치의 측벽 하단에 채널부를 형성함으로써, 돌출된 채널 예정 영역의 탑(Top) 부분 및 측벽 부분에서의 불순물의 도핑농도를 균일하게 해 줄 수 있으며, 이로 인해, 상기 돌출된 채널 예정 영역의 상면 부분과 측벽 부분 간의 전계를 감소시킬 수 있는 효과가 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(Length)와 폭(Width)이 감소하고 있고, 아울러, 접합영역으로의 도핑농도는 증가하여 전계(Electric field) 증가에 따른 GIDL(Gate Induced Drain Leakage) 발생이 증가하고 있다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정 개발 연구가 활발히 진행되고 있으며, 이러한 노력 중의 하나로 최근 로직 소자(Logic device) 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서, 돌기형 트랜지스터(Fin transistor) 구조가 제안되었다.
이하에서는, 종래 기술에 따른 돌기형 트랜지스터 제조방법을 간략하게 설명하도록 한다.
활성 영역을 한정하는 소자분리막을 구비한 반도체 기판을 형성한 후, 상기 소자분리막의 일부 두께를 식각하여 상기 활성 영역의 채널 예정 영역을 돌출시킨다. 그런 다음, 상기 돌출된 활성 영역의 채널 예정 영역의 문턱전압 조절을 위한 채널 이온주입을 수행한 후, 상기 돌출된 활성 영역의 채널 예정 영역을 감싸도록 게이트를 형성한다. 계속해서, 상기 게이트 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하여 트랜지스터를 제조한다.
전술한 바와 같이, 종래의 돌기형 트랜지스터 제조방법에서는 문턱전압 조절을 위한 채널 이온주입을 한번 수행하였다.
그러나, 상기와 같이 문턱전압 조절을 위한 이온 주입을 한번 수행하게 되면, 상기 돌출된 채널 예정 영역의 탑 부분은 도핑농도가 높고, 상기 돌출된 채널 예정 영역의 양측벽 부분은 도핑농도가 낮아지게 되어 채널의 위치에 따라 문턱전압이 달라지게 된다.
이로 인해, 상기 돌출된 채널 예정 영역의 탑(Top) 부분에 전계가 증가하게 되어 GIDL 또한 증가하게 되고, 그 결과, 소자의 특성이 감소하게 된다.
본 발명은 돌기형 트랜지스터의 문턱전압 조절을 위한 이온주입 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 형성되며, 반도체 기판 상에 형성되며, 활성 영역을 정의하는 트렌치의 측벽 하단에 불순물을 경사 이온 주입하여 상기 트렌치에 대응하는 상기 반도체 기판에 제1 채널부를 형성하는 단계와, 상기 트렌치 내에 소자분리막을 형성하는 단계와, 상기 반 도체 기판 상에 불순물을 이온 주입하여 상기 제1 채널부와 연결된 제2 채널부를 형성하는 단계와, 상기 제1 채널부와 인접한 상기 소자분리막에 형성된 제1 리세스부 및 상기 활성 영역을 패터닝하여 상기 제2 채널부를 노출하는 제2 리세스부를 갖는 적어도 하나의 돌기형 패턴을 형성하는 단계와, 상기 제1 및 제2 리세스부에 게이트 구조물을 형성하는 단계를 포함한다.
여기서, 상기 제1 채널부는 P형 불순물을 30∼45°의 각도로 1.0×1013∼2.0×1013atoms/㎠의 도우즈로 주입하여 형성된다.
상기 제2 채널부는 P형 불순물을 1.0×1013∼2.0×1013atoms/㎠의 도우즈로 주입하여 형성된다.
상기 제1 채널부를 형성하는 단계는, 상기 트렌치를 포함한 반도체 기판 상에 희생 절연막을 형성하는 단계와, 상기 트렌치 상에 형성된 상기 희생 절연막의 일부를 에치백하는 단계와, 상기 에치백된 희생 절연막을 이용하여 상기 트렌치의 측벽 상단에 선택적으로 블럭킹 패턴을 형성하는 단계와, 상기 에치백된 희생 절연막을 제거하는 단계와, 상기 블럭킹 패턴을 이온 주입 마스크로 이용하여 상기 트렌치의 측벽 하단에 불순물을 경사 이온 주입하는 단계를 포함한다.
상기 블럭킹 패턴의 길이는 800∼900Å이고, 상기 블럭킹 패턴의 두께는 100∼200Å이다.
상기 블럭킹 패턴을 형성하는 단계는, 상기 희생 절연막이 형성된 상기 트렌치를 포함한 반도체 기판 표면에 블럭킹 절연막을 형성하는 단계와, 상기 트렌치의 측벽에 선택적으로 형성하기 위해 상기 블럭킹 절연막을 건식 식각하는 단계를 포함한다.
상기 블럭킹 절연막은 질화막을 포함한다.
상기 제1 채널부는, 상기 트렌치의 바닥으로부터 상기 트렌치의 50∼90％의 높이에 대응하는 상기 트렌치의 측벽에 형성된다.
상기 트렌치는 2500∼3000Å의 깊이로 형성되며, 상기 경사 이온 주입은 상기 트렌치의 바닥으로부터 1250∼2700Å의 높이에 대응하는 상기 트렌치의 측벽에 수행된다.
본 발명은 돌기형 트랜지스터의 제조방법으로서, 상기 돌기형 트랜지스터(Fin transistor)의 문턱전압 조절을 위한 이온주입 공정을 2단계로 서로 다른 스텝(Step)에서 해주어, 돌출된 채널 예정 영역의 탑(Top) 부분 및 측벽 부분의 불순물의 도핑농도를 균일하게 해줄 수 있다. 이로 인해, 상기 돌출된 채널 예정 영역의 탑 부분과 측벽 부분 간의 전계(electric field)를 감소시킬 수 있다.
또한, 본 발명은 상기 서로 다른 스텝에서 수행된 이온주입 공정으로 인하여 불순물의 도핑농도를 균일하게 해줌으로써, 상기 돌출된 채널 예정 영역의 탑 부분과 측벽 부분 간의 전계를 감소시켜 GIDL(Gate Induced Drain Leakage)의 발생을 방지할 수 있으며, 그 결과, 소자의 특성을 향상시킬 수 있는 효과를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 트렌치의 측벽 상단에 블럭킹 패턴을 형성한 후, 상기 블럭킹 패턴을 이온 주입 마스크로 이용하여 상기 트렌치의 측벽 하단부에 불순물을 경사 이온 주입한다.
이처럼, 경사 이온 주입을 수행한 후, 후속으로 반도체 기판 전면 상에 다시 한번 이온 주입을 수행하면, 상기 반도체 기판 내에 균일한 도핑농도를 갖는 프로파일을 형성할 수 있으며, 이로 인해, 돌출된 채널 예정 영역의 탑(Top) 부분과 측벽 부분 간에 발생되는 전계를 억제할 수 있다.
따라서, 본 발명은, 돌출된 채널 예정 영역의 탑 부분과 측벽 부분에 균일한 농도로 불순물을 도핑시킴으로써, 소망하는 문턱전압 특성을 얻을 수 있으며, 그 결과, 후속의 돌기형 트랜지스터 형성에서 발생되는 GIDL(Gate Induced Drain Leakage) 현상을 억제하여 소자의 특성을 향상시킬 수 있다.
도 1a 내지 도 1l들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 1a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(100) 상에는 패드 산화막(102) 및 패드 질화막(104)으로 이루어진 하드마스크막(105)이 형성된다. 상기 하드마스크막(105) 상에는 소자분리 영역을 노출시키는 마스크 패턴(도시안됨)이 형성된다.
상기 마스크 패턴(도시안됨)을 이용하여 상기 노출된 패드 질화막(104), 패 드 산화막(102) 및 반도체 기판(100)은 각각 식각된다. 이로써, 상기 반도체 기판(100)에는 상기 활성 영역을 정의하는 트렌치(T)가 형성된다. 상기 트렌치(T)는, 예를 들어, 약 250㎚∼약 300㎚의 깊이를 가질 수 있다. 그런 다음, 상기 마스크 패턴은 상기 하드마스크막(105)으로부터 제거된다.
도 1b를 참조하면, 상기 마스크 패턴이 제거된 상기 패드 질화막(104) 및 상기 트렌치(T)을 덮는 제1 절연막(도시안됨)이 형성된다. 상기 제1 절연막(도시안됨)은, 예를 들어, SOD(Spin-On Dielectric) 공정에 의하여 형성될 수 있다.
그런 다음, 상기 제1 절연막(도시안됨)의 일부가 상기 트렌치(T)의 저면부에 잔류되도록, 상기 트렌치(T) 상에 형성된 상기 제1 절연막(도시안됨)의 일부를 에치백(Etch-back)하여 제1 절연막 패턴(106)을 형성한다.
도 1c를 참조하면, 상기 제1 절연막 패턴(106)이 잔류된 상기 트렌치(T)를 포함한 반도체 기판(100) 표면에는 블럭킹 절연막(도시안됨)이 형성된다.
상기 블럭킹 절연막(도시안됨)은, 예를 들어, 질화막일 수 있으며, 상기 블럭킹 절연막(도시안됨)은 상기 트렌치(T)의 측벽에 선택적으로 형성하기 위해 건식 식각 공정에 의하여 식각된다. 이로써, 상기 트렌치(T)의 측벽에는 블럭킹 패턴(108)이 선택적으로 형성된다.
이때, 상기 블럭킹 패턴(108)의 길이는, 예를 들어, 약 800Å∼약 900Å이고, 상기 블럭킹 패턴(108)의 두께는, 예를 들어, 약 100Å∼약 200Å의 두께를 갖도록 형성할 수 있다.
도 1d를 참조하면, 상기 제1 절연막 패턴(106) 및 상기 패드 질화막(104) 상 의 제1 절연막 패턴(106)은 상기 블럭킹 패턴(108)을 이용하여 상기 트렌치(T) 및 패드 질화막(104)으로부터 제거된다. 이때, 상기 제1 절연막 패턴(106)은 습식 식각 공정에 의해서 제거될 수 있다.
도 1e를 참조하면, 상기 제1 절연막 패턴(106)이 제거된 상기 트렌치(T)의 측벽 하단에 불순물을 경사 이온 주입하여 상기 트렌치(T) 측벽 하단의 상기 반도체 기판(100) 내에 제1 채널부(110a)가 형성된다. 상기 제1 채널부(110a)는, 예를 들어, P형 불순물을 30∼45°의 각도로 1.0×1013∼2.0×1013atoms/㎠의 도우즈로 주입하여 형성되며, 상기 제1 채널부(110a)는, 상기 트렌치(T)의 바닥으로부터 상기 트렌치(T)의 약 50％∼약 90％의 높에에 대응하는 상기 트렌치(T)의 측벽에 형성된다.
바람직하게, 상기 트렌치(T)는, 예를 들어, 약 2500Å∼약 3000Å의 깊이로 형성되며, 상기 경사 이온 주입은 상기 트렌치(T)의 바닥으로부터 약 1250Å∼약 2700Å의 높이에 대응하는 상기 트렌치(T)의 측벽에 수행된다.
도 1f를 참조하면, 상기 블럭킹 패턴(108)은 상기 트렌치(T)의 측벽으로부터 제거된다.
도 1g를 참조하면, 상기 트렌치(T)를 포함한 상기 반도체 기판(100) 상에는 측벽산화막(도시안됨), 선형질화막(Linear nitride)(도시안됨), 선형산화막(Liner oxide)(도시안됨) 및 제2 절연막(112a)이 형성된다. 여기서, 상기 제2 절연막(112a)은, 예를 들어, HDP(High Density Plasma) 공정에 의하여 형성될 수 있다.
도 1h를 참조하면, 상기 제2 절연막(112a), 선형산화막(도시안됨), 선형질화막(도시안됨) 및 측벽산화막(도시안됨)은, 예를 들어, CMP(Chemical Mechanical Polishing) 공정에 의하여 연마되어, 상기 트렌치(T) 내벽에 소자분리막(112)이 형성된다.
도 1i를 참조하면, 상기 소자분리막(112)이 형성된 반도체 기판(100)의 전면 상에는 문턱전압을 조절하기 위한 스크린 산화막(114)이 형성된다.
그런 다음, 상기 스크린 산화막(114)을 이용하여 상기 반도체 기판(100) 내에 불순물을 이온 주입하여, 이로써, 상기 제1 채널부(110a)와 연결된 제2 채널부(110b)를 형성한다. 상기 제2 채널부(110b)는, 예를 들어, P형 불순물을 1.0×1013∼2.0×1013atoms/㎠의 도우즈로 주입하여 형성된다.
이때, 상기 제1 채널부(110a)와 제2 채널부(110b)에는 균일한 농도로 불순물이 도핑되어, 이로 인해, 후속의 돌기형 패턴 공정에서 돌출된 채널 예정 영역의 탑(Top) 부분 및 측벽 부분에서 불순물의 도핑농도를 균일하게 해줄 수 있다. 이로 인해, 채널 영역(110)에는 균일한 농도로 불순물이 도핑된 상기 제1 채널부(110a) 및 제2 채널부(110b)가 포함된다.
도 1j를 참조하면, 상기 스크린 산화막(114)은 상기 반도체 기판(100)으로부터 제거된다. 그런 다음, 상기 소자분리막(112)이 구비된 상기 반도체 기판(100)의 상에 버퍼산화막(116)과 하드마스크막(121)이 차례로 형성된다. 이때, 상기 하드마스크막(121)은, 예를 들어, 카본막(118)과 실리콘질산화막(120)으로 형성될 수 있 다. 이어서, 상기 실리콘질산화막(120) 상에는 게이트 형성 영역을 노출시키는 감광막 패턴(122)이 형성된다.
도 1k을 참조하면, 상기 감광막 패턴을 이용하여 상기 실리콘질산화막(120)과 카본막(118)으로 이루어진 하드마스크막(121)을 식각한 후, 상기 감광막 패턴(122)을 상기 실리콘질산화막(120)으로부터 제거한다.
그런 다음, 상기 하드마스크막(121)을 식각마스크로 이용하여 상기 버퍼산화막(116), 소자분리막(112) 및 반도체 기판(100)을 식각하여 상기 제1 채널부(110a)와 인접한 상기 소자분리막(112)에 형성된 제1 리세스부(R1) 및 상기 활성 영역을 패터닝하여 상기 제2 채널부(110b)를 노출하는 제2 리세스부(R2)를 갖는 적어도 하나의 돌기형 패턴이 형성된다.
도 1l을 참조하면, 상기 돌기형 패턴을 감싸도록 게이트 절연막(도시안됨), 게이트 도전막(124) 및 게이트 하드마스크막(도시안됨)을 형성한 후, 상기 게이트 하드마스크막, 게이트 도전막(124) 및 게이트 절연막을 차례로 패터닝하여 돌기형 게이트(G)를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 돌기형 트랜지스터를 형성한다.
본 발명은, 상기 돌기형 트랜지스터의 문턱전압 조절을 위한 이온주입 공정을 2단계로 서로 다른 스텝(Step)에서 해주어, 돌출된 채널 예정 영역의 탑(Top) 부분 및 측벽 부분의 불순물의 도핑농도를 균일하게 해줄 수 있으며, 이로 인해, 상기 돌출된 채널 예정 영역의 탑 부분과 측벽 부분 간의 전계를 감소시킬 수 있 다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1l들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.

Claims (9)

  1. 반도체 기판 상에 형성되며, 활성 영역을 정의하는 트렌치의 측벽 하단에 불순물을 경사 이온 주입하여 상기 트렌치에 대응하는 상기 반도체 기판에 제1 채널부를 형성하는 단계;
    상기 트렌치 내에 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 불순물을 이온 주입하여 상기 제1 채널부와 연결된 제2 채널부를 형성하는 단계;
    상기 제1 채널부와 인접한 상기 소자분리막에 형성된 제1 리세스부 및 상기 활성 영역을 패터닝하여 상기 제2 채널부를 노출하는 제2 리세스부를 갖는 적어도 하나의 돌기형 패턴을 형성하는 단계; 및
    상기 제1 및 제2 리세스부에 게이트 구조물을 형성하는 단계;
    을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 채널부는 P형 불순물을 30∼45°의 각도로 1.0×1013∼2.0×1013atoms/㎠의 도우즈로 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 채널부는, P형 불순물을 1.0×1013∼2.0×1013atoms/㎠의 도우즈로 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 채널부를 형성하는 단계는,
    상기 트렌치를 포함한 반도체 기판 상에 희생 절연막을 형성하는 단계;
    상기 트렌치 상에 형성된 상기 희생 절연막의 일부를 에치백하는 단계;
    상기 에치백된 희생 절연막을 이용하여 상기 트렌치의 측벽 상단에 선택적으로 블럭킹 패턴을 형성하는 단계;
    상기 에치백된 희생 절연막을 제거하는 단계; 및
    상기 블럭킹 패턴을 이온 주입 마스크로 이용하여 상기 트렌치의 측벽 하단에 불순물을 경사 이온 주입하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 블럭킹 패턴의 길이는 800∼900Å이고, 상기 블럭킹 패턴의 두께는 100∼200Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 블럭킹 패턴을 형성하는 단계는,
    상기 희생 절연막이 형성된 상기 트렌치를 포함한 반도체 기판 표면에 블럭킹 절연막을 형성하는 단계; 및
    상기 트렌치의 측벽에 선택적으로 형성하기 위해 상기 블럭킹 절연막을 건식 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 블럭킹 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 채널부는, 상기 트렌치의 바닥으로부터 상기 트렌치의 50∼90％의 높이에 대응하는 상기 트렌치의 측벽에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 트렌치는 2500∼3000Å의 깊이로 형성되며, 상기 경사 이온 주입은 상 기 트렌치의 바닥으로부터 1250∼2700Å의 높이에 대응하는 상기 트렌치의 측벽에 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
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