KR20090017468A - 반도체 웨이퍼 처리 방법 및 장치 - Google Patents

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Abstract

본 발명은 반도체 웨이퍼의 처리 방법에 관련된 것으로,
a) 반도체 웨이퍼의 전체 표면에 걸쳐 파라미터의 위치 의존(position-dependent) 값을 결정하기 위해 반도체 웨이퍼를 특징화(characterize)하는 상기 파라미터를 위치 의존 방식으로 측정하는 단계,
b) 산화제의 작용 및 상기 전체 표면의 동시 노광(exposure)하에 상기 반도체 웨이퍼의 전체 표면을 산화시키는 단계로서, 산화율 및 이로부터 얻어지는 산화물층(oxide layer)의 두께는 상기 반도체 웨이퍼 표면에서의 광도(light intensity)에 의존하는 것인 단계, 및
c) 상기 산화물층을 제거하는 단계를 포함하며,
단계 b)에서의 상기 광도는, 단계 b)에서의 위치 의존 광도로부터 초래하는 상기 위치 의존 산화율 및 단계 c)에서의 상기 산화물층의 후속되는 제거에 의해, 단계 a)에서 측정된 상기 위치 의존 값들의 차이가 감소되도록 위치 의존 방식으로 미리 정해진 것이다.
본 발명은 또한 본 발명에 따른 방법을 수행하기 위한 장치에 관한 것이다.

Description

반도체 웨이퍼 처리 방법 및 장치{METHOD AND APPARATUS FOR THE TREATMENT OF A SEMICONDUCTOR WAFER}
본 발명은 국소적으로 상이한 산화율(oxidation rate)을 갖는 산화수단에 의해 반도체 웨이퍼를 처리하는 방법 및 장치와 관련된 것이다.
반도체 웨이퍼, 특히 반도체 산업에서 사용하기 위한 단결정(single-crystal) 실리콘 웨이퍼는, 특히 집적 회로 제작의 요구조건을 참작하기 위해서 높은 평탄도(flatness)를 가져야 한다. 일반적으로 인식되는 경험 법칙에 의하면, 반도체 웨이퍼의 SFQRmax 값은 반도체 웨이퍼 상에 제조되도록 의도되는 컴포넌트의 선폭보다 크지 않아야 한다. 가능한 최대 개수의 회로를 집적화할 수 있도록 하기 위해, 요구되는 평탄도는, 컴포넌트가 위에 제조되도록 의도된 면으로 정의되는 전방면(front side)의 에지에 가능한 한 근접한 부분까지 확보되어야 한다. 즉, 매우 작은 에지 제외부(edge exclusion)를 가지고 평탄도의 측정이 수행되어야 하고, 특정 평탄도 값이 이른바 풀 사이트(full site) 뿐만 아니라 부분 사이트에 대해서도 만족하도록 요구되는 것을 의미한다.(풀 사이트는 그 위에 완전한 컴포넌트가 제조될 수 있는 모든 표면 요소이고, 부분 사이트는 그 위에 완전한 컴포넌트를 위해 불충분한 공간이 있는 웨이퍼 에지에서의 표면 요소이다.)
반도체 웨이퍼의 평탄도를 정의함에 있어, SEMI 표준 M1-94는 글로벌 평탄도(global flatness)와 국부적 평탄도 사이를 구분한다. 글로벌 평탄도는 전체 웨이퍼 표면에서, 정해지게 될 에지 제외부가 제외된 부분과 관련된다. 그것은 GBIR("전체 후방 표면(backsurface) 기준의 이상적 평면(ideal plane)/범위" = 반도체 웨이퍼의 전체 전방면에 대한 후방 표면 기준의 이상적 평면으로부터의 양 및 음의 편차의 범위)로 표현되고, 이것은 정식으로 흔히 사용되던 용어 TTV("Total thickness variation")에 대응한다. 국소적 평탄도는 반도체 웨이퍼 상의 제한된 영역에 관련되며, 이는 일반적으로 탑재될 컴포넌트의 영역에 대응한다. 그것은 종종 SFQR("사이트 전방 표면 기준 최소 제곱/범위" = 정의된 디멘션(dimension)의 면적에 대한 오차 평방 최소화로 정의되는, 전방면으로부터의 양 및 음의 편차의 범위)로 표현된다. 변수 SFQRmax는 특정 반도체 웨이퍼 상의 모든 컴포넌트 영역에 대한 SFQR 값의 최고값을 나타낸다. SFQR의 경우에, 예컨대, ITRS 로드맵(roadmap)에 따라 26 × 8 ㎟의 영역과 같이, 지시된 값과 관련된 영역을 나타내는 것이 항상 필요하다.
다른 평탄도 파라미터는 나노토포그래피(nanotopography)로 알려진 것이다. 이것은, 예컨대 2×2 ㎟의 미리 정의된 표면 요소 내의 피크-투-밸리(peak-to-valley)로 정의된다. 나노토포그래피는 ADE CR 83 SQM, ADE PhaseShift Nanomapper, 또는 KLA Tencor SNT와 같은 측정 유닛을 이용하여 측정된다.
반도체 웨이퍼의 에지 영역에서의 평탄도는 이른바 "에지 롤 오프(Edge Roll off)"에 의해 중대한 영향을 받는다. 참고 문헌 "A New Method for the Precise Measurement of Wafer Roll off of Silicon Polished Wafer", Jpn. J. Appl. Phys.
Vol. 38(1999), 페이지 38-39에는 "웨이퍼 롤 오프(wafer roll off)"(= 에지 롤 오프)의 측정이 기재되어 있다. 에지 롤 오프는 반도체 웨이퍼의 전방면 및 후방면 모두에서 일어날 수 있다. 이것은 웨이퍼의 에지에 위치한 표면 요소의 SFQR 값에 상당한 영향을 미칠 수 있다. 에지 롤 오프는 특히, 예를 들면 SOI 웨이퍼를 제조하기 위해, 또 다른 반도체 웨이퍼에 결합되어(접합되어) 있는 반도체 웨이퍼의 경우에 방해가 되는데, 이는 서로 결합될 웨이퍼 표면의 에지 롤 오프는 웨이퍼의 에지에서 접합 품질에 상당한 영향을 주기 때문이다.
따라서, 본 발명의 목적은 65nm 이하의 선폭을 가지는 컴포넌트의 제조에 적합한, 향상된 평탄도(특히 에지 영역에서) 및 나노토포그래피를 가지는 반도체 웨이퍼를 제공하는 것이다. 여기서, "반도체 웨이퍼"라 함은 SOI 웨이퍼도 포함하는 것이다. 다른 목적은 특히 에지 영역에서 향상된 층두께 균일성(homogeneity)을 가지는 SOI 웨이퍼를 제공하는 것이다.
현재, 마이크로일렉트로닉 컴포넌트의 제조용 기판으로 사용되는 반도체 웨이퍼는 일반적으로 이하의 통상적 프로세스 시퀀스에 의해 제조된다: 소잉(sawing), 래핑(lapping) 및/또는 그라인딩(grinding), 습식 화학적 에칭, 스톡 제거 연마(stock-removal polishing) 및 미러 연마(mirror polishing). 이러한 프로세스 시퀀스는 계속 감소하는 선폭에 대해 요구되는 평탄도를 보장할 수 없음을 알게 되었다.
특허문헌 EP798766A1에서, 반도체 웨이퍼의 평탄도를 향상시키기 위해, PACE("플라즈마 보조 화학적 에칭") 방법에 따른 기상 에칭 단계에 이어서 열처리 단계를 통상적 프로세스 시퀀스 내의 스톡 제거 연마 및 미러 연마 사이에 삽입한다. 200mm의 직경을 가지는 실리콘 웨이퍼의 처리를 기초로 하여, 상기 프로세스 시퀀스는 0.2 내지 0.3㎛의 GBIR을 얻을 수 있는 것으로 나타나 있다. 상기 문헌은 국소적 평탄도 데이터는 전혀 제시하고 있지 않다. 또한, 평탄도 측정을 위한 에지 제외부의 크기에 대해 언급되어 있지 않다.
특허문헌 EP961314A1은 유사한 방법을 기술하고 있는데, 소잉, 그라인딩, PACE 및 미러 연마 후, 최상의 GBIR 값으로서 0.14㎛ 및 최상의 SFQRmax 값으로서 0.07㎛가 얻어진다.
EP961314A1에 제안된 바와 같이, PACE 방법은 연마된 웨이퍼의 거칠기(roughness)를 악화시키며, 이는 PACE 직전에 추가적인 소수화 단계(hydrophobizing step)에 의해 부분적으로 감소될 수 있다. PACE는 진공(in vacuo)에서 수행되어야 하며, 이로 인해 설비 기술의 관점에서 프로세스가 복잡해진다. 또한, EP1100117A2에 기술된 바와 같이, 반도체 웨이퍼가 에칭용으로 사용되는 가스의 분해 산물로 오염되어, 추가적인 세정 단계를 필요로 한다. 더욱이, 이 프로세스는 전체 표면에 걸쳐 수행되는 것이 아니고, 반도체 웨이퍼의 스캐닝에 의해 수행된다. 이는 시간 소모가 많을 뿐만 아니라, 스캐닝 오버랩 영역에서의 나노토포그래피 및 웨이퍼의 에지로부터 약 5mm의 거리까지의 반도체 웨이퍼의 외측 영역에서의 평탄도(SFQRmax 및 에지 롤 오프)에 관한 문제점을 야기한다. 하나의 가능한 이유로, 작업이 진공에서 수행되기 때문에, 반도체 웨이퍼의 에지에서 강화된 흡입 효과와 그에 따른 에칭 매체의 감소이다. 스캐닝중에 요구되는 오버랩은 오버랩 위치에서, 특히 나노토포그래피에 대해 역효과를 가진다. 에칭 매체를 공급하는 데 사용되는 노즐의 직경이 커질수록 악화 현상은 더욱 심해진다. 그러나, 경제적 이유 때문에, 노즐 직경은 원할 수 있는 만큼 작게 선택할 수 없다.
따라서, 종래 기술에 알려져 있는 방법들은 선폭이 65nm 이하, 즉 SFQRmax 값 이 최대 65nm인 컴포넌트에 대한 기하학적 요구조건을 충족시킬 수 없다. 이러한 맥락에서, 현재 3mm(90nm의 선폭에 대해)인 에지 제외부가 미래의 선폭 65nm 이하에 대해 2mm 또는 1mm로 감소되고, 평탄도를 평가할 때 부분 사이트도 고려하기 때문에, 반도체 웨이퍼의 에지 영역에서 가장 심각한 문제가 발생한다.
이른바 SOI 웨이퍼의 경우에는 추가적인 문제가 발생한다. 이러한 반도체 웨이퍼는 캐리어 웨이퍼(베이스 웨이퍼 또는 핸들 웨이퍼)의 표면에 위치한 반도체층을 가진다. 반도체층의 두께는 처리될 컴포넌트의 함수로서 변화한다. 일반적으로, 이른바 "얇은 층"(100nm 미만의 두께)과 이른바 "두꺼운 층"(100nm 내지 약 80㎛) 사이가 구분된다. 캐리어 웨이퍼는 온전히 전기적 절연 물질(예컨대, 유리, 석영, 사파이어)로 이루어지거나, 예를 들면 반도체 재료, 바람직하게는 실리콘으로 이루어질 수 있고, 전기적 절연층에 의해 반도체 층으로부터 분리되어 있을 수 있다. 전기 절연층은, 예컨대, 실리콘 산화물로 이루어질 수 있다.
SOI 웨이퍼는 마이크로일렉트로닉 컴포넌트의 제조를 위해 매우 중요하다. SOI 웨이퍼의 반도체층은 최외각 에지 영역에 이르기까지 매우 균일한 두께를 가져야 한다. 특히 100nm 이하의 두께를 가진 반도체층의 경우에, 예컨대 임계 전압과 같은 트랜지스터 특성이 층두께가 불균일한 경우에는 매우 상당히 변한다. 반도체층이 얇고 두꺼운 SOI 웨이퍼에 대한 절대 두께 공차(tolerance)는 층두께에 의존한다. 층두께를 측정하는 데 이용되는 측정 방법은 바람직하게는 분광 엘립소메트리(ellipsometry), 반사측정법(reflectometry), 또는 간섭측정법(interferometry)이다.
또한, 최대한 많은 개수의 회로를 집적화하기 위해, 요구되는 층두께의 균일성은 전방 표면의 에지에 가능한 한 근접한 부분까지 확보되어야 한다. 이것은 매우 작은 에지 제외부를 의미한다.
층두께의 균일성을 향상시키는 목적인 SOI 웨이퍼의 사후처리 방법도 알려져 있다. 이들 방법은 일반적으로, 층두께가 더 높은 위치에서 더 높은 에칭 제거가 제공되는, SOI 웨이퍼의 스캐닝 단계를 포함하는 국소적 에칭 방법이며: 특허문헌 US2004/0063329A1에 따르면, 기체 에칭 매체를 국소적으로 공급하는 데 사용되는 노즐에 의해 SOI 웨이퍼의 표면이 건식 에칭 방법으로 스캐닝된다. 특허문헌 EP488642A2 및 EP511777A1에는 SOI 웨이퍼의 반도체층이 그 전체 표면에 걸쳐 에칭 매체에 노출되는 방법이 기재되어 있다. 그러나, 이 에칭 매체는 표면을 스캐닝하는 단계를 포함하는 방식(광화학적 에칭)에서, 광학 시스템을 이용하여 초점을 맞춘 광원으로부터의 레이저 빔 또는 광 빔에 의해 국소적으로 활성화되어야 한다.
에칭에 의해 국소적으로 상이한 재료의 제거를 달성하기 위해 반도체층의 표면을 스캐닝해야 하는 모든 방법은 매우 시간 소모적이어서 비용이 많이 든다. 또한, 스캐닝은 광원 또는 노즐의 일부에 있어서, 또는 SOI 웨이퍼에 있어서 복잡한 동작을 필요로 한다.
또한, 층두께의 부가적 불균일성은 특히 웨이퍼의 에지 영역, 즉 웨이퍼의 에지로부터 5mm까지의 영역 및 스캐닝중에 오버랩이 일어나는 영역에서 발생된다. 두께가 520nm로 주어졌을 때, EP488642A2에 따르면, 에지 제외부에 대한 상세한 설명 없이 10nm의 층두께 균일성이 얻어진다. EP511777A1에 따르면, 층두께가 108nm 일 경우, 에지 제외부에 대한 상세한 설명 없이 8nm의 층두께 균일성이 얻어진다.
따라서, 복잡한 방법임에도 불구하고, 요구되는 층두께 균일성은, 특히 SOI 웨이퍼의 에지 영역에서는 얻어지지 않는다.
본 발명의 목적은,
a) 반도체 웨이퍼의 전체 표면에 걸쳐 파라미터의 위치 의존(position-dependent) 값을 결정하기 위해 반도체 웨이퍼를 특징화하는 파라미터를 위치 의존 방식으로 측정하는 단계,
b) 산화제의 작용 및 상기 전체 표면의 동시 노광(exposure)하에 상기 반도체 웨이퍼의 전체 표면을 산화시키는 단계 -산화율 및 이로부터 얻어지는 산화물층(oxide layer)의 두께가 상기 반도체 웨이퍼의 표면에서의 광도(light intensity)에 의존함-, 및
c) 산화물층을 제거하는 단계를 포함하고,
단계 b)에서의 상기 광도는, 단계 b)에서의 위치 의존 광도에 의한 상기 위치 의존 산화율 및 단계 c)에서의 상기 산화물층의 후속되는 제거에 의해, 단계 a)에서 측정된 상기 파라미터의 위치 의존 값들의 차이가 감소되도록 위치 의존 방식으로 미리 정해지는 것인, 반도체 웨이퍼의 처리 방법에 의해 달성된다.
본 발명은 65nm 이하의 선폭을 가지는 컴포넌트의 제조에 적합한, 향상된 평탄도(특히 에지 영역에서) 및 나노토포그래피를 가지는 반도체 웨이퍼를 제공한다. 또한, 특히 에지 영역에서 향상된 층두께 균일성을 가지는 SOI 웨이퍼를 제공한다.
본 발명의 대상은 반도체 웨이퍼의 표면들 중 적어도 하나에서의 산화 및 산화물층의 제거에 의한 반도체 웨이퍼의 처리 방법이다. 이 방법에서, 반도체 웨이퍼의 표면(SOI 웨이퍼의 경우에는, 반도체 층)은, 종래 기술과는 달리, 펑티폼(punctiform) 또는 스캐닝 방식으로 처리되는 것이 아니고, 전체 표면에 걸쳐 처리된다. 단계 a)에서의 위치 의존 방식으로 측정된 파라미터의 교정(correction)은 단계 b)에서의 산화물층의 위치 의존 성장율(이하에서 산화율이라고도 언급됨)에 의해 달성된다. 이로 인해, 위치 의존 방식에서 산화물층의 두께가 상이해지고, 상기 산화물층은 그 후에 단계 c)에서 바람직하게는 완전히 제거된다. 위치 의존 방식에서 산화물층의 산화 및 제거에 의해 재료의 양이 상이하게 제거된다. 교정을 위해 요구되는 국소적으로 상이한 산화율은 국소적으로 상이한 광도(light intensity)에 의해 달성된다. 광도의 국소적 분배는 이전에 측정된 파라미터의 국소적 값에 의해 결정된다. 본 발명에 따른 방법에서 최적화될 파라미터는 단계 a)에서 측정된다. 얻어지는 측정값은 국소적 광도를 제어하는 데 사용된다.
본 발명에 따른 방법은, 예컨대 게르마늄, 바람직하게는 실리콘 게르마늄 또는 실리콘 카바이드를 포함하는 모든 반도체 웨이퍼에 적용될 수 있다. 실리콘에 적용하는 것이 특히 바람직하다. 이 유형의 반도체 웨이퍼의 전방면의 평탄도를 향상시키고자 할 경우에는, 정해진 이상적인 평면으로부터의 높이 편차가, 전술한 대로 상기 방법의 단계 a)에서 측정되는 파라미터로서 적합하다. 상기 높이 편차 는 종래의 기하학적 측정 유닛(geometry measuring unit)에 의해 결정될 수 있다.
반도체 웨이퍼의 글로벌 평탄도(GBIR)를 최적화하고자 할 경우에는, 단계 a)에서 웨이퍼 후방면에 의해 정해지는 이상적인 평면으로부터의 웨이퍼 전방면의 편차가 결정되고, 단계 b)에서 국소적으로 상승된 위치에서 높은 산화율이 얻어지고, 국소적으로 하강된 위치에서 낮은 산화율이 얻어지도록, 국소적 광도가 제어된다.
대조적으로, 반도체 웨이퍼의 국소적 평탄도(SFQR)를 최적화하고자 할 경우에는, 단계 a)에서, 예컨대 26×8 ㎟의 크기의 특정 측정 윈도우로 언급되는 이상적인 평면으로부터의 웨이퍼 전방면의 편차가 결정되고, 단계 b)에서, 국소적으로 상승된 위치에서 높은 산화율이 얻어지고, 국소적으로 하강된 위치에서 낮은 산화율이 얻어지도록, 국소적 광도가 제어된다.
본 발명에 따른 방법은, SOI 웨이퍼에 역시 적용될 수 있고, 그 경우에 SOI 웨이퍼의 반도체층은 예컨대 게르마늄을 포함할 수 있다. 실리콘 게르마늄 또는 실리콘 카바이드를 포함하는 반도체층에 적용하는 것이 선호되고, 실리콘에 적용하는 것이 특히 선호된다. 반도체층의 두께 균일성을 향상시키고자 할 경우에는, 상기 층두께가 본 발명에 따른 방법의 단계 (a)에서 측정된다. 반도체층의 두께는, 예컨대 엘립소미터(ellipsometer), 간섭계(interferometer) 또는 반사계(reflectometer)에 의해 위치 의존 방식으로 측정될 수 있다. 후속 단계 b)에서, 층두께가 큰 위치에서 높은 산화율이 얻어지고, 층두께가 작은 위치에서 낮은 산화율이 얻어지도록, 국소적 광도가 제어된다.
반도체 웨이퍼의 표면 상의 각 지점에 대해 요구되는 재료 제거율은 단계 a) 에서의 측정을 기초로 하여 결정된다. 요구되는 산화 처리의 지속시간 및 반도체 웨이퍼의 표면 상의 각 지점에 대해 요구되는 광도는 모두, 광도에 의존하는 산화율로부터 계산될 수 있고, 이 산화율은 적절한 반도체 재료에 대해 사용되는 에칭 매체가 달성하는, 재료 제거율로 정의되는 것이다.
일반적으로, 측정 지점의 개수와 위치는 원하는 해상도(resolution)에 의존한다. 측정 지점의 가능한 최대 개수는 측정 프로브(probe)의 크기에 의존한다. 예를 들어, 측정 프로브의 크기는, ADE 9500 측정 유닛(200 ㎜의 직경을 가지는 반도체 웨이퍼를 위한) 및 ADE AFS 측정 유닛(300 ㎜의 직경을 가지는 반도체 웨이퍼를 위한)의 경우에 2×2 ㎟이다.
요구되는 국소적 광도는 상기 측정된 값으로부터 그 후에 계산된다. GBIR 또는 SFQR을 최적화하는 적합한 방법이 기하학적 데이터를 기초로 이하에서 설명되나, 상기 방법은 SOI 웨이퍼의 경우에 나노토포그래피 데이터 또는 반도체층의 층두께에 필요한 변경을 가할 수도 있다.
기하학적 측정 유닛은 직경이 D인 반도체 웨이퍼의 두께 t의 완전한 매핑(mapping)을 측정하기 위해 A×A의 크기(통상적으로 4×4 ㎟ 또는 2×2 ㎟)를 가지는 측정 프로브를 사용한다. 이 경우에, 두께 t는 정확히 말하면 반도체 웨이퍼의 후방면에 의해 정해지는 이상적인 평면으로부터의 높이 편차이다. 이러한 데이터는 원시 데이터로서 기하학적 측정 유닛으로부터 컴퓨터에 전송될 수 있다. 직교 좌표의 시스템이 반도체 웨이퍼의 중심을 통해 배치되는 경우, 두께 값 t(x,y)는 각각의 지점 x,y에 대해 존재한다. 이 경우에, x와 y는 측정 윈도우 크기의 격 자에서 변화되고, 이것은 t(x,y)가, x-A/2에서 x+A/2까지와 y-A/2에서 y+A/2까지로 정해지는, 정사각형 상의 두께 평균값으로 이해되어야 한다. 노광 장치는 예컨대 1024×1024 와 같은 B×B 픽셀의 해상도를 가진다. 원래 두께 매트릭스로부터 대응하는 값이, B×B의 크기를 갖는 컴퓨터-내부 매트릭스의 도움과 함께 각 매트릭스 요소 M(a,b)에 할당될 수 있다:
M(a,b) = t(|-D/2+a*D/B|, |-D/2+b*D/B|) (1)
이 경우에 | |은 절대값 함수를 나타낸다. 노광 장치의 해상도는 통상적으로 원래 두께 데이터의 해상도보다 크기 때문에, 절대값 함수를 적용할 수 있다. 그 반대의 경우에는, 원래 데이터의 기하학적 평균만을 구하면 된다.
이 변환에 따르면, 데이터가 평활화(smoothed)된다. 평균 반경 R은 제어 파라미터로서 존재한다. 좌표 i,j를 가지는 픽셀은 점 i,j 주위에 반경 R인 원 안에 놓인 모든 픽셀로부터의 평균이 할당된다. 점 x,y는 이하의 조건이 만족될 경우에 i,j 주위의 원 안에 정확히 놓여 있다:
(i-x)*(i-x)+(j-y)*(j-y) ≤ R*R (2)
새로운 값이 상기 조건을 만족시키는 모든 M(x,y)의 평균으로부터 계산된다:
Msmooth(i,j) = 평균(M(x1,y1), M(x2,y2), M(x3,y3),... M(xn,yn)) (3)
좌표의 원시스템을 기초로, R은 통상 0.1㎝ 및 2㎝ 사이의 값이고 튜닝 파라미터로서 사용된다.
그러나, 이 기하학적 평활화에 더하여, EDP에서 보통 사용되는 다른 모든 표 준 평활화 방법을 수행하는 것도 가능하다.
매트릭스 Msmooth의 최대값 MaxM 및 최소값 MinM에 의해 반도체 웨이퍼의 노광을 위한 그레이스케일(grayscale) 매트릭스를 생성한다:
픽셀 i,j의 투명 컴포넌트 =
(Msmooth(i,j)-MinM)*(MaxM-MinM)*100% (4)
픽셀 i,j의 블랙 컴포넌트 =
100% - (Msmooth(i,j)-MinM)*(MaxM-MinM)*100% (5)
이 알고리즘은 반도체 웨이퍼의 특히 두꺼운 위치를 투명하게 나타내어, 이 두꺼운 지점들이 높은 강도에 노광되도록 한다. 반면에, 가장 얇은 지점은 블랙으로 나타나고, 그에 따라 노광될 수 없거나 낮은 광도로만 노광될 수 있다.
본 발명은, 특정 산화 반응 속도가 안에 방사되는 빛의 세기 및 파장에 의존하는 것을 이용한다. 이것은 실리콘의 예를 기초로 이하의 구체적인 용어로 설명된다. 그러나, 본 발명은 다른 반도체 재료에도 역시 적용될 수 있다.
실리콘의 열산화 속도는 1) 반응성 산화종(reactive oxidizing species)의 형성, 2) 상기 종들이 웨이퍼 표면으로부터, 실리콘 웨이퍼 안으로 성장하는 실리콘 산화물과 실리콘 사이의 경계면으로의 확산, 및 3) 상기 경계면에서 실리콘 산화물의 형성에 의해 본질적으로 결정된다. 하나 이상의 이러한 반응 단계와 산화 반응 속도는 적당한 파장을 가지는 빛으로 방사함으로써 가속화될 수 있다고 알려져 있다.
광도 및 파장의 영향과 하부 산화물 모델이 Young 등과 Kazor 등(Young et al., Applied Physic Letters (50(2) (1987), page 80; Kazor et al., Applied Surface Science 54(1992), pages 460-464)에 의해 설명된다.
단계 b)에서 사용되는 산화제는 바람직하게는 기체이다. 특히 선호되는 산화제는 산소(O2)이다. N2O와 같은 질소 산화물도 역시 적합하다. 기체 분위기는 수소(H2)나 염소(Cl2)와 같은 반응성 기체 및 질소(N2)나 희가스(noble gas)와 같은 비반응성 기체를 추가적으로 더 포함할 수 있다. 또한 수증기(H2O)(이 경우에 습식 산화로 언급됨)를 포함할 수도 있다. 예컨대, 공기로 산화될 수도 있다.
산화제가 산소인 경우에, 250 nm 미만의 파장을 가지는 UV 광의 조사로 인해 O-O 결합이 끊어지고, 그 결과로 고반응성 단원자 산소(O) 및 오존(O3)이 발생한다. 파장이 짧아짐에 따라 이 효과가 증가해, 산소가 산화제로 사용되는 경우에 200nm 미만의 파장을 가지는 빛을 사용하는 것이 선호된다. 단원자 산소(O) 및 오존(O3)은 산소 분자(O2)보다 실질적으로 강한 산화제이다. 따라서, 산화율은 언급한 파장 범위에서의 UV 광을 조사함으로써 상당히 가속화될 수 있다. 이 영향은 Boyd 등(Boyd et al., Nuclear Instruments and Methods in Physic Research B 121(1997), pages 349-356)에 의해 설명된다.
오존 및 단원자 산소는 매우 짧은 수명을 가지며, 이는 온도가 올라감에 따라 더 감소한다. 단계 b)에서의 산화 처리는 바람직하게는 100 내지 1100℃의 온 도, 특히 바람직하게는 300 내지 500℃에서 수행된다. 이러한 온도에서, 언급된 반응성 산소종(reactive oxygen species)의 수명이 너무 짧아서, 그들이 생산되고 난 후에 상기 종들의 인식할 수 있는 확산은 일어나지 않는다.
UV광의 위치 의존 광도에 의해, 상이한 위치에서 상기 반응성 산소종이 상이한 양만큼 생성될 수 있다. 상기 종의 확산이 실질적으로 작고, 위치 의존적이고, 상기 종의 밀도가 변하기 때문에 위치 의존적인 산화율이 역시 그 결과로 얻어진다.
더 긴 파장을 가지는 빛을 사용하는 경우에도, 산화 반응의 단계 2) 및 3)에 대한 영향에 의해 위치 의존 산화율을 달성할 수 있다. 그러나 250nm 미만, 특히 200nm 미만에서의 파장과 산화 반응의 단계 1)에서의 상기 파장의 영향을 통해 최대 효과를 얻을 수 있다.
흡수의 스펙트럼 의존은 본 발명을 구현하기 위해 적합한 광원을 선택하는 데 중요하다. 예컨대, 아크 램프는 광역 스펙트럼 및 고강도에 의해 구별된다. 즉, 이들은 반도체 웨이퍼 전체를 노광시키기 위해 성공적으로 사용될 수 있다. 적당한 파장의 범위는 적합한 필터(고역 통과, 저역 통과)를 사용하여 설정될 수 있다. 그러나, 원칙적으로, 위에서 언급한 효과를 얻기에 적합한 빛을 가지는 모든 광원을 사용할 수 있다. 예컨대, 저압 수은 램프, 소듐 증기 램프(sodium vapor lamp), 중수소 램프(deuterium lamp), 엑시머 램프(eximer lamp), 레이저 또는 LED가 역시 적합하다. 산화제로 산소를 사용할 때, 위치 의존 노광에 의해, 반응성 산소종의 발생(전술한 바와 같이)에 주로 영향을 미치도록 하는 경우에는, 250nm 미만 또는 심지어는 200nm 미만 파장의 빛의 일부를 방출하는 광원(예컨대, 중수소 램프, 엑시머 램프 또는 저압 수은 램프)이 바람직하다.
본 발명에 따른 방법의 단계 b)에서 위치 의존 방식을 달리하는 노광을 구현하기 위한 많은 가능성들이 있다.
예컨대, 단일 광원을 가지는 노광 장치를 사용하는 것이 가능하고, 위치 의존 투과(transmission)를 가지는 필터와 위치 의존 반사율을 가지는 미러(mirror)에 의해 위치 의존 노광을 달성한다. 계산된 그레이스케일 값의 매트릭스는 적합한 광학 장치를 이용해 노광 장치에 의해 반도체 웨이퍼의 표면 상으로 정밀하게 투사되어, 국소적 광도를 제어하는 데 사용될 수 있다. 광학 장치는 바람직하게는, 광원과 반도체 웨이퍼 사이에 위치 의존 투과를 가지는 필터가 없거나 위치 의존 반사율을 가지는 미러가 없는 경우에, 노광시킬 반도체 웨이퍼의 표면이 전체 표면에 걸쳐 최대한 균일하게 노광되도록, 즉 바람직하게는 편차가 ±10% 미만이 되도록 설계된다. 대안으로, 그레이스케일 값의 계산을 위한 알고리즘에서 광원 또는 광학 장치에 의한 노광의 불균일성이 고려될 수 있고, 이 방식으로 보상될 수 있다.
본 발명의 일 실시예에서, 단계 a)에서 얻어지는 반도체 웨이퍼의 측정 결과는, 상기 반도체 웨이퍼에 정확히 정합되는 필터를 제조하는 데 사용되고, 이어서 이 반도체 웨이퍼를 노광하는 데 사용된다. 필터의 그레이스케일 값은 위에서 설명한 알고리즘을 이용해 계산될 수 있다. 필터 그 자체는, 다양한 방식으로, 예컨대 인쇄 방법을 이용한 필터 필름을 제조하는 방법으로 제조될 수 있다. 반도체 웨이퍼의 노광을 위해, 이를 위해 제조되는 필터가, 반도체 웨이퍼에 정확히 투영되도록 광원과 반도체 웨이퍼 사이에 정확한 방향을 가지고 적합한 방식으로 제공된다.
대안으로, 전기적 전압 인가에 의해 위치 의존 방식으로 투과량이 변화할 수 있는 LCD 필터를 사용할 수도 있다.
그러나, 원칙적으로, 대략 0 - 100%의 투과 및 적합한 국소적 해상도를 허용하는 모든 유형의 필터가 적합하다.
국소적으로 상이한 광 투과율을 가지는 필터 대신에, 국소적으로 상이한 반사율을 가지는, 대응하여 제조된 미러를 사용할 수도 있다.
각각 하나의 반도체 웨이퍼만을 위해 사용될 수 있는 필터 또는 미러는 제조하기에 매우 고가이다. 이 이유로, 파장≥250 nm인 다음과 같은 본 발명의 실시예가 특히 바람직하다: 그레이스케일 맵은, 제어 유닛, 바람직하게는 컴퓨터를 이용하여, 단계 a)에서 측정된 파라미터의 위치 의존 값으로부터 계산된다. 이를 위해 전술한 알고리즘을 사용할 수 있다. 단계 b)에서 반도체 웨이퍼의 노광은, 상기 그레이스케일 맵의 이미지를 반도체 웨이퍼 표면 상으로 투사하는 투사 장치에 의해 수행된다. 이 경우에, 노광 장치는, 고정 필터나 미러를 사용하지 않고, 상기 그레이스케일 맵의 이미지를 반도체 웨이퍼 상으로 직접 투사할 수 있는 투사 장치이다. 투사 장치는 바람직하게는 데이터나 비디오 투사기("비머(beamer)"로 알려져 있음)의 원리에 따라 작동한다. 이 경우에, 투사 램프로부터의 빛은 제어가능한 미러 칩(면적이 수 ㎠인 칩 상에 수십만개의 초소형 미러의 매트릭스)에 의해 편향된다. 이 형태의 투사 장치는 현재 상용화되어 있으며 , 예컨대 1024×768 픽셀의 해상도로 0~100%의 범위에서 광 투과율을 제어할 수 있다. 이로 인해, 직경 300mm인 처리될 반도체 웨이퍼의 표면 상에 약 6.5 점(points)/㎟의 밀도가 얻어진다.
더 짧은 파장, 특히 250nm 미만의 파장에서, 미러로서 적합한 재료를 찾기가 점점 어려워진다. 이 경우에, 서로 나란히 배열된 다수 광원의 배열을 통해 광도가 국소적으로 상이하게 제조하는 것이 특히 유리하며, 상기 광원은 반도체 웨이퍼를, 직접 또는 추가 필터를 통해서 조사(irradiate)한다. 상기 광원들은, 반도체 웨이퍼의 표면 상의 각 위치에서의 광도 작용이 단계 a)에서 측정된 파라미터의 위치 의존 값과 설정된 관계가 있도록, 개별적 또는 그룹으로 제어된다. 광원들의 배열은 더 긴 파장의 경우, 즉 250nm 이상의 파장에서도 사용될 수 있다.
언급된 각각의 실시예들에서, 광원들은, 산화율에 있어서 원하는 국소적 차이가 반도체 재료와 산화물 사이의 고 평면 경계면(highly planar interface)을 가능케 하기에 충분하도록 선택된다. 산화율은 온도, 파장, 광도 및 산화제의 유형 및 농도에 의존한다.
산화제 또는 분위기의 조성이, 사용되는 광 파장 범위와 함께, 산화율이 광도 및 파장에 충분히 큰 의존성을 나타내도록 반도체 재료에 의존하는 방식으로 선택된다. 낮은 온도(550℃ 미만)에서 통상의 산화 조건은 Kazor 등(Applied Surface Science 54(1992), pages 460-464) 및 Ishikawa 등(Jpn.J.Appl.Phys.30 (1991) L661)에 의해 설명된다. 산화율의 파장에 대한 의존성은 Young 등(Applied Physics Letters 50(2) (1987), page 12)에 의해 설명된다.
산화 처리에 대한 적합한 파라미터의 세트는 예비 실험(Kazor et al., Applied Surface Science 54(1992), pages 460-464; Boyd et al., Nuclear Instruments and Methods in Physics Research B121(1997), pages 349-356)에 의해 결정될 수 있다.
본 발명에 따른 방법의 맥락에서, 예컨대 산소가 실리콘의 위치 의존 산화를 위한 산화제로서 적합하다. 산소는 100~1000 ㎤/분, 바람직하게는 150~600 ㎤/분의 흐름 속도로 산화 챔버(chamber)에 공급된다. 바람직한 압력 범위는 광파장(light wavelength)에 의존한다. 185 nm 이상의 파장에서, 대기압 또는 감소된 압력하에서 작용할 수 있다. 더 낮은 파장에서는, 산소에 의한 흡수가 증가하기 때문에 감소된 압력, 바람직하게는 100hPa 미만의 압력이 선호된다. UV조사 하에서 산소 분자로부터 형성되는 오존의 수명은 감소된 압력에서 더 길고, 반면에, 오존 밀도의 위치에 대한 의존성은 더 짧아진 수명 때문에 대기압에서 보다 잘 정의된다. 따라서, 구체적인 조건은 물체에 따라 적용되어야 한다.
산화 처리의 다른 파라미터에 따라, 안에 방사되는 빛의 세기가 원하는 산화율을 달성하도록 선택된다. 0 W/㎠ ~ 10 W/㎠ 범위의 국소적 세기(레이저의 경우)가 가능하고, 0 ~ 100 mW/㎠ 범위가 바람직하며, 0 ~ 30 mW/㎠ 범위가 특히 바람직하다. 실리콘 산화에 바람직한 광원은 185와 254nm의 파장에서 방출하는 저압 수은 램프이다.
충분한 산화율을 얻기 위해, 산화 처리중에 300~500℃의 온도가 선호된다. 상기 온도에서, 광도에 따라 시간당 2~6nm의 산화율이 가능하다. 보통 요구되는 산화물층 두께를 얻기 위해, 약 1~4시간 동안의 처리가 요구된다.
산화율을 더 증가시키기 위해, 500~1100℃의 범위의 더 높은 온도를 사용하는 것이 역시 가능하다(Oren et al., Journal of applied Physics 42(2) (1971), pages 752-756; Young et al., Applied Physics Letters, 50(2) (1987), page 80).
발생할 수 있는 산화제의 흐름 불균일성에 의해 반도체 웨이퍼 에지에서 편향 재료 제거에 이를 수 있고, 이 흐름 불균일성은 국소적 광도의 대응하는 교정에 의해 보상될 수 있다.
그 후에 산화물층은 단계 c)에서 제거될 수 있다. 산화물층은 바람직하게는 단계 c)에서 완전히 제거된다. 이것은 바람직하게는 적합한 에칭 방법에 의해 수행된다. 에칭 방법은 기상 에칭 방법, 습식 화학적 에칭 방법, 또는 플라스마 에칭 방법일 수 있다. 바람직하게는, 에칭 방법이 오직 산화물만 공격하고, 반도체 재료 그 자체는 공격하지 않도록 조건이 선택된다. 반도체 재료가 실리콘인 경우, 이것은 플루오르화 수소(HF)를 포함하는 수용액을 이용하여 달성할 수 있다. 산화제가 없는 경우, 플루오르화 수소는 실리콘 산화물만 공격하고, 실리콘은 공격하지 않는다.
각 경우에서 산화 및 산화물층의 제거는 전체 표면 상에서 진행되기 때문에, 표면의 시간 소모적 스캐닝(scanning)을 피할 수 있다. 따라서, 본 발명에 따른 방법은 저렴한 방식으로 수행될 수 있다. 위치 의존 광도의 계조 해상도(gradation resolution) 및 공간 해상도(spatial resolution)가 매우 정교하게 선택될 수 있기 때문에, 종래 기술에 따른 스캐닝 동안에 일어나는 오버랩(overlap) 효과는 피할 수 있다.
본 방법은, 반도체 웨이퍼의 에지까지 국소적 교정 작용을 받아서, 요구되는 품질이 웨이퍼 에지까지 달성될 수 있는 이점을 가진다. 특히, 부분 사이트를 포함하는, 에지 제외부가 2mm 이하인 상태에서 요구되는 층두께 또는 평탄도를 달성할 수 있다.
상기 방법은 SOI 웨이퍼의 반도체층의 불균일성을 제거함과 동시에, 에지 롤 오프를 포함하는 반도체 웨이퍼의 불균일성을 제거하는데 적합하다. 따라서, 본 발명에 따른 방법을 이용해 처리된 반도체 웨이퍼는, 특히 에지에서 접합 품질이 SFQR 값과 에지 롤 오프에 의해 영향을 받게 때문에, 다른 반도체 웨이퍼에 연결(접합)하기에도 매우 적합하다. 큰 경제적 이점은 컴포넌트의 제조를 위한 웨이퍼 표면의 높은 가용성에 있다. 본 방법은, SOI 웨이퍼의 경우에, 제조 비용이 상당히 크기 때문에, 특히 명백한 효과를 가진다.
SOI 웨이퍼의 경우에, 본 발명에 따른 상기 방법은 일반적으로 전방면(반도체층을 지니는 면)에서만 수행되고, 층 구조체가 없는 반도체 웨이퍼의 경우에, 본 발명에 따른 방법은 바람직하게는 전방면에서 수행된다. 에지 롤 오프가 후방면에서도 감소되어야 하는 경우에는, 상기 방법은 후방면에도 적용되어야 한다. 이 경우에, 상기 방법은 전방면과 후방면에 순차적으로 또는 양면에 동시에 적용될 수 있다.
평탄도 또는 층두께 균일성을 다시 저하시키지 않기 위해서, 본 발명에 따른 방법의 수행 후에는 연마(polishing)를 수행하지 않는 것이 바람직하다. 특히 1 ㎛ 미만의 실리콘층 두께를 가지는 SOI 웨이퍼의 경우에는, 연마가 수행되면 안된다. 표면 거칠기를 감소시키기 위해 필요한 이후의 연마는, 표면 평탄도 또는 층두께의 균일성을 계속 유지하기 위해 연마에 의해 발생할 수 있는 제거를 최소화하여야 한다.
반도체층을 도너 웨이퍼(donor wafer)로부터 베이스 웨이퍼(base wafer)로 전사시킴으로써 제조되는 SOI 웨이퍼의 경우, 웨이퍼들이 접합되고 상기 층이 도너 웨이퍼의 남은 부분으로부터 분리된 후에 상기 방법이 수행된다. SOI 웨이퍼의 경우, 본 발명에 따른 방법은 표면을 부드럽게 하거나 접합력을 강화하기 위한 하나 이상의 열처리, 및/또는 반도체층을 얇게 하는 하나 이상의 산화 처리와 결합될 수 있다.
본 발명에 따른 방법에 의해 매우 평탄한 표면을 가지는 반도체 웨이퍼 및 뛰어난 층두께 균일성을 가지는 SOI 웨이퍼를 제조할 수 있다.
특히, 본 발명에 따른 방법에 의해, 전방면이 최대 0.09㎛의 GBIR, 에지 제외부가 2mm인 상태에서 부분 사이트를 포함하는 26 × 8 ㎟의 크기를 가진 측정 윈도우에서 최대 0.05㎛의 SFQRmax, 및 반도체 웨이퍼의 에지로부터 1~3㎜떨어진 영역에서 측정한, 최대 0.2㎛의 전방면의 에지 롤 오프를 가지는 반도체 웨이퍼의 제조가 가능하다.
바람직하게는, 본 발명에 따라 제조되는 반도체 웨이퍼는, 에지 제외부가 2mm인 상태에서, 부분 사이트를 포함하는 26 × 8 ㎟의 크기의 측정 윈도우에서 최대 0.03㎛의 SFQRmax를 특징으로 한다.
또한, 본 발명에 의해, 전방면이, 에지 제외부가 2mm인 상태에서, 2 × 2 ㎟의 크기를 가진 측정 윈도우에서 최대 16nm의 나노토포그래피(피크 투 밸리)를 가지는 반도체 웨이퍼의 제조가 가능하다.
본 발명에 따라 제조되는, 특히 단결정 실리콘으로 구성되는 매우 평탄한 반도체 웨이퍼는 반도체 산업, 특히 65nm 이하의 선폭을 가지는 전자 컴포넌트의 제조를 위해 적합하다. 또한, 매우 평탄한 반도체 웨이퍼는, 특히 에지 롤 오프를 포함하는 평탄도가 단지 2mm의 매우 작은 에지 제외부에서도 보장되기 때문에, 접합 SOI 웨이퍼의 제조를 위한 도너 웨이퍼 또는 베이스 웨이퍼로서도 특히 매우 적합하다.
본 발명에 의해, 반도체층 및 베이스 웨이퍼를 포함하는 SOI 웨이퍼를 제조할 수 있으며, 상기 반도체층은 100nm 두께 미만이고, 에지 제외부가 2mm인 상태에서 반도체층의 평균 두께로부터 상대적 표준 편차가 최대 3%이다. 반도체층 두께의 상대적 표준 편차는 층두께 균일성으로서 이하에서 참조된다.
최대 100nm의 층두께를 가지는, 본 발명에 따라 제조되는 SOI 웨이퍼는 바람직하게는, 에지 제외부가 2mm인 상태에서 최대 1%의 층두께 균일성을 특징으로 한다.
도너 웨이퍼와 베이스 웨이퍼가 서로 결합하기 전에 본 발명에 따른 방법이 이 웨이퍼들에 첫째로 적용되고, 그 후 반도체층을 가진 베이스 웨이퍼가 도너 웨이퍼의 남은 부분으로부터 분리되고, 그 후 반도체층의 두께를 균일화하기 위해, 이 방법으로 제조된 SOI 웨이퍼에 본 발명에 따른 방법을 다시 한번 적용하는 것이 바람직하다. 이 방법으로 제조된 SOI 웨이퍼는, 전술한 특성에 부가하여, 최대 0.1㎛의 GBIR과, 에지 제외부가 2mm인 상태에서 부분 사이트를 포함하는 26 × 8 ㎟의 크기를 가진 측정 윈도우에서 최대 53㎚의 SFQRmax와, 반도체 웨이퍼의 에지로부터 1~3㎜ 떨어진 영역에서 측정한, 최대 0.25㎛의 전방면의 에지 롤 오프를 특징으로 한다.
본 발명에 따른 방법은 두꺼운 반도체층을 가진 SOI 웨이퍼에도 역시 적용될 수 있기 때문에, 반도체층 및 베이스 웨이퍼를 포함하는 SOI 웨이퍼의 제조도 역시 가능하며, 상기 반도체층은 0.1㎛ 내지 80㎛의 두께를 가지고, 에지 제외부가 2mm인 상태에서 상기 반도체층의 평균 두께로부터의 상대적 표준 편차는 최대 4%에 이른다.
본 발명에 따라 제조되는 두꺼운 반도체층을 가진 SOI 웨이퍼는 바람직하게는, 에지 제외부가 2mm인 상태에서 최대 2%의 층두께 균일성을 특징으로 한다.
얇은 반도체 층을 가지는 SOI 웨이퍼에서 전술한 대로, SOI 웨이퍼가 바람직하게, 본 발명에 따른 방법을 도너 웨이퍼 및 베이스 웨이퍼에 적용하고, 그 후 SOI 웨이퍼에 적용하여 제조되는 경우에, 두꺼운 반도체층을 가지는 SOI 웨이퍼는 추가적으로, 최대 0.11㎛의 GBIR과, 에지 제외부가 2mm인 상태에서 부분 사이트를 포함하는 26 × 8 ㎟의 크기를 가진 측정 윈도우에서 최대 55㎚의 SFQRmax와, 반도체 웨이퍼의 에지로부터 1~3㎜ 떨어진 영역에서 측정한, 최대 0.3㎛의 전방면의 에지 롤 오프를 특징으로 한다.
또한, 본 발명에 따라 제조되는 두껍거나 얇은 반도체층을 가진 SOI 웨이퍼는 바람직하게는, 에지 제외부가 2mm인 상태에서, 최대 16nm, 바람직하게는 최대 8nm, 더 바람직하게는 최대 2nm의 2×2 ㎟ 크기의 측정 윈도우 내의 나노토포그래피(피크 투 밸리)를 가진다.
본 발명에 따른 방법의 바람직한 실시예는 이하에서 설명되고, 이 실시예들은 상기 방법의 재료 제거를 증가시키는 데 사용될 수 있다.
SOI 웨이퍼의 경우, 본 발명에 따른 방법에 의해, 층두께의 균일성을 향상시킬 뿐만 아니라 정해진 목표값으로 층두께를 감소시키는 것이 바람직할 수 있다. 본 발명에 따른 방법의 맥락에서, 단계 b), c)에서 얻어지는 재료 제거가 균일하고, 위치 의존적으로 증가시킴으로써 이를 달성할 수 있다. 이를 위해 다수의 가능성이 있다:
예컨대, 단계 b)에 추가하여, 균일하고, 비-위치 의존적(non-position-dependent)인 산화 속도를 가지는 다른 산화 처리가 수행될 수 있다. 상기 다른 산화 처리는 단계 b) 이전에, 또는 단계 b)와 단계 c) 사이에, 또는 단계 c) 이후에 수행될 수 있다. 첫번째 경우, 단계 b)에서 위치 의존 산화가 시작되기 전에, 단계 c)와 유사하게 균일한 두께를 가진 산화물층을 제거하는 것이 가능하다. 두 번째 경우, 제조된 전체 산화물층이 단계 c)에서 제거된다. 세번째 경우는 단계 c)와 유사하게 균일한 두께를 가지는 추가적인 산화물층을 후속하여 제거하는 것을 수반한다. 이러한 단계들은 여러번 반복될 수도 있다. 예컨대 반도체 웨이퍼의 풀(full) 노광과 함께 산화율을 증가시키기 위해 추가적인 산화 처리가 수행될 수 있다. 그렇지만, 외부에서 제조된 오존을 산화 챔버에 공급함으로써 역시 산화율을 증가시킬 수 있다. 플라스마의 발생도 또한 산화율을 증가시킬 수 있다.
그러나, 균일화와 박층화(thinning)의 결합은 단계 b), c)만에 의해 수행될 수도 있다. 이 경우에, 국소적으로 상이한 광도를 계산하는 데 있어서, 원하는 최종 두께에 이르기 위해 제거되도록 요구되는 재료의 총 양이 고려된다. 단계 b)에서, 산화율은 일반적으로 광도의 증가, 온도의 증가, 동시에 외부에서 제조된 오존을 공급하거나, 또는 플라스마 보조에 의해 균일하게, 즉 위치에 관계없이 증가될 수 있다. 산화율의 위치에 대한 요구되는 의존성은 산화 챔버에서 작용하는 위치 의존 노광에 의해 달성된다.
본 발명에 따른 방법을 수행하도록 특히 매우 적합한 장치가 도면을 참조하여 이하에서 설명된다.
본 발명에 따른 방법을 수행하기에 적합한 것은, 특히 반도체 웨이퍼(5)를 처리하는 장치로서:
- 상기 반도체 웨이퍼(5)를 특징화하는 파라미터의 위치 의존 측정을 위한 측정 장치(11),
- 상기 반도체 웨이퍼(5)를 수용하기 위한 산화 챔버(6)로서, 상기 반도체 웨이퍼(5)를 위한 홀딩(holding) 장치 및 상기 산화제를 공급하고 방출(discharging)하기 위한 시스템(9)을 포함하는 산화 챔버(6),
- 상기 반도체 웨이퍼(5)의 평면에 평행하게 놓여 있는 평면에 서로 나란히 배열되어, 개별적으로 또는 그룹으로 제어될 수 있는 다수의 광원들(2)을 포함하고, 상기 산화 챔버(6)에 위치한 상기 반도체 웨이퍼(5)의 일면을 위치 의존 광도로 노광시킬 수 있도록 배열되는 노광 장치, 및
- 상기 측정 장치(11)에 의해 결정되는 상기 파라미터값들을 상기 노광 장치를 제어하는 명령들(instructions)로 변환하고, 상기 명령들을 상기 노광 장치로 전달하는 제어 유닛(10)
을 포함한다.
제어가능한 노광 장치는 다수의 광원(2)을 포함한다. 이러한 개별 광원들은 반도체 웨이퍼(5)의 평면에 평행하게 놓여 있는 평면에서 서로 나란히 배열되어 있고, 산화 챔버(6)에 위치한 반도체 웨이퍼(5)의 일면을 위치 의존 광도로 노광시킬 수 있도록, 개별적으로 또는 그룹으로 제어될 수 있다. 개별 광원들은 예컨대, 환형(ring-shaped), 원형(circular), 사각형 또는 스트립형(strip-shaped)의 다양한 형태를 가질 수 있다. 광원들은 같은 형태 또는 상이한 형태를 가질 수 있다. 개별 광원들(2)은 정해진 파워 및 파장을 갖는 빛을 방출한다.
예컨대, 185 및 254nm의 파장을 가지는 빛을 방출하는 저압 수은 램프는, 이 노광 장치를 위한 광원(2)으로서 사용될 수 있다. 반도체 웨이퍼(5) 표면 상의 위치 의존 광도는 바람직하게는 0-30 mW/㎠의 범위 이내에 있다.
광원(2)은 산화 챔버(6) 내에 직접 설치되거나(도 2에 나타남), 산화 챔버(6) 외부의 전용 하우징(dedicated housing)(1) 내에 설치될 수 있다(도 1에 나타남).
필터(3)는 광원(2) 및 반도체 웨이퍼(5) 사이에 배열될 수 있다. 빛의 파장 범위는 상기 필터에 의해 필터링될 수 있다. 그러나, 예컨대 LCD 필터와 같은 위치 의존 방식에서 변화하는 투사의 세팅(setting)을 가능하게 하는 필터를 사용할 수도 있다. 또한, 조합하여 필터의 양 타입 모두를 사용할 수도 있다. 도 2에 도시되는 경우에서, 필터는 또한 산화 챔버(6)에 위치하고 있다.
도 2에서 도시되는 장치에서, 필터는, 마찬가지로 산화 챔버 내에 위치하는 광원(2)을, 반도체 웨이퍼에 의해 방출되는 열방사에 의해 과열되는 것으로부터 보호한다. 도 1에 도시된 장치에서, 광원(2)이 과열되는 것은, 광원을 대면하는 산화 챔버(6)의 상부에 대한 재료의 적합한 선택에 의해 피할 수 있다. 예컨대, 광원에 의해 방출된 방사(4)(바람직하게는 UV방사)에 투명하고, 동시에 반도체 웨이퍼에 의해 방출되는 IR 방사(12)를 흡수하는 글래스(glass)를 사용할 수 있다. 광원(2)이 과열되는 것은, 예컨대 공기 또는 물을 이용해 광원을 냉각시킴으로써 피할 수 있다.
반도체 웨이퍼(5) 표면에서의 광도는 광원(2)의 개구각(aperture angle), 광원(2)과 반도체 웨이퍼(5) 사이의 거리, 및 광원에 인가되는 전기적 전압에도 영향을 받는다. 광원(2)에 의해 방출되는 빛의 전파 방향은 필수적으로 반도체 웨이퍼(5) 표면에 수직이어야 한다. 충분한 공간 해상도를 보장하기 위해, 노광 장치 의 개별 광원들(2)은, 특히 광원(2)과 반도체 웨이퍼(5) 사이의 거리가 상대적으로 큰 경우에, 바람직하게는 가능한 가장 작은 개구각을 가진다. 반도체 웨이퍼(5) 상의 개별 광원들(2)의 광 원뿔(light cone)의 오버랩은 바람직하게는 각각 직접 인접한 광원들에 제한되어야 한다. 이를 달성하기 위해, 적합한 렌즈, 리플렉터 또는 다이아프램(Diaphragm)를 사용할 수 있다. 개별적으로 광원 각각을 위해, 또는 광원들의 그룹을 위해, 이러한 추가적인 광학 컴포넌트가 사용될 수 있다. 통상적으로, 개구각은 0° 내지 10°의 범위이고 광원과 반도체 웨이퍼 사이의 거리는 1 내지 50㎝의 범위이다.
각 광원(2)에 의해 방출되는 광도는 광원에 인가하는 전기적 전압에 의해 제어될 수 있다. 광원과 반도체 웨이퍼 사이의 거리 또는 광원의 개구각과 같은 기하학적 경계 조건(geometrical boundary condition)에 따라, 반도체 웨이퍼의 표면 상의 특정 위치에서 요구되는 광도는 각 광원(2)에 인가되는 전압에 의해 제어된다. 조사하는 동안 가능한 최상의 해상도(선명도; sharpness)를 달성하기 위해 각 광원을 개별적으로 제어하는 것이 선호된다. 그렇지만, 개별 광원들의 그룹이 공동으로 제어되는 것도 가능하다.
도 1 및 도 2에 개략적으로 도시된 본 발명에 따른 장치를 사용하는 경우에, 본 발명에 따른 방법의 단계 a)에서 얻어지는 측정값을 기초로 계산되었던 그레이스케일 매트릭스가 개별 광원들의 파워(power)의 매트릭스에 대응한다. 광 원뿔의 작은 오버랩이 있는 경우, 개별 광원의 파워는 그레이스케일 매트릭스 내의 대응점의 투명 컴포넌트에 비례한다.
제어 유닛(10)은 노광 장치(1) 외에도 장치의 다른 기능을 제어할 수 있고, 적절한 경우에, 예컨대 온도(즉, 히팅(heating)(7)에 의해), 산화 처리의 지속시간 및 산화제를 공급하는 시스템(9)을 통한 산화제의 흐름 속도와 같은, 산화 처리에 대한 파라미터 또는 로봇(robot)에 의해, 예컨대 반도체 웨이퍼의 로딩 및 언로딩(loading and unloading)과 같이 제어가능 필터(3)(예컨대, LCD 필터)를 제어할 수 있다.
산화 처리에 사용되는 산화 챔버(6)는 수평으로 놓여 있거나, 수직으로 세워진 반도체 웨이퍼(5)를 수용할 수 있다. 균일한 산화율(국소적으로 상이한 광도는 제외하고)을 달성하기 위해, 반도체 웨이퍼(5)가 이동될 수 있다. 예컨대 반도체 웨이퍼(5)를 회전하는 것이 가능하나, 노광 장치(1)와, 적절한 경우, 필터(3)에 의해, 예컨대 동시 회전에 의해서 동시에 보완되어야 한다. 그러나, 반도체 웨이퍼(5)가 이동하지 않는 것이 선호된다.
또한, 온도를 균일화하기 위해 냉각(cooling)을 이용할 수 있다. 그러나, 산화 처리는 일반적으로 상승된 온도에서 수행되기 때문에, 별개의 제어장치(controller)(8) 또는 제어 유닛(10)에 의해 제어되는 히팅(가열 장치)(7)이 선호된다.
산화제를 공급하는 시스템(9)은 원하는 양, 미터링(metering) 및 품질(적절한 경우 여과(filtration))로 산화제를 전달하며, 이 시스템(9)은 산화 챔버(6)에 연결되어 있다.
산화물층의 두께의 인-시튜(in-situ) 측정은 통합된 측정 시스템(11)의 사용 에 의해 가능하며, 그 경우에 현재 측정 데이터는 제어 유닛(10)에 즉시 전달되고 처리될 수 있다.
실시예
실리콘층을 도너 웨이퍼로부터 베이스 웨이퍼로 전사하여 제조되는 직경이 300㎜인 SOI 웨이퍼를 처리한다. 웨이퍼의 두께는 735㎛이고, 실리콘 산화물층의 두께는 80㎚이며, 실리콘 산화물층 상에 위치한 실리콘층의 목표 두께는 20㎚이다.
단계 a)에서, 실리콘층의 두께는 간섭계에 의해 위치 의존 방식으로 정확히 측정된다. 2000개의 측정점과 1㎜의 에지 제외부를 가지는 측정에 의해 표준 편차가 0.7㎚인 평균 층두께 21.9㎚와 최대 층두께와 최소 층두께의 차이 2.8㎚를 얻는다. 도 3은 직경에 따른 두께 프로파일, 즉 mm 단위로 측정된 방사상 위치 r의 함수로서, ㎚ 단위로 측정된 실리콘층의 두께 tSOI 프로파일을 나타낸다. 두께 측정값은 컴퓨터에 저장되고 그레이스케일 맵으로 변환된다. 이 경우에 더 큰 층두께를 가지는 위치는 그레이스케일 맵상에서 더 높은 투명 컴포넌트를 얻을 수 있어, 이 위치에서 더 높은 노광이 발생하며, 따라서 더 높은 제거율을 달성하고, 이와 반대도 마찬가지이다.
산화 처리는 단계 b)에서 후속적으로 수행된다. RCA 방법에 의해 새롭게 세정되는 SOI 웨이퍼는 산화 챔버로 도입되고, 질소의 영향하에 500℃의 프로세스 온도에 이르기까지 가열된다. 프로세스 온도에 도달하게 되면, 대기압에서 0.5ℓ/min의 흐름 속도의 산소로 전환하고, 국소적으로 상이한 세기를 가지는 전체 영역 의 UV 조사를 스위칭 온(switching on)함으로써 프로세스가 시작된다. 저압 수은 램프의 배열이 노광 장치로서 사용되며, 185㎚에서 방사된 파장이 사용된다. 광원과 실리콘층의 표면 사이의 거리는 10㎝이다. 단계 a)에서 이전에 계산된 그레이스케일 맵은 그 후 광원 배열에 의해 실리콘층의 표면상으로 투영되며, 램프는 그레이스케일 맵에 따라 개별적으로 조종된다. 이 방식으로, 실리콘층의 표면은 국소적으로 상이한 광도로 조사된다. 실리콘층의 표면에서의 광도는 위치 의존 방식으로 1 내지 30㎽/㎠의 범위로 변한다. 60분의 산화 시간이 지난 후에, 가장 두꺼운 위치에서 6.0㎚의 산화물층두께(2.88㎚ 산화 실리콘에 대응함)가 형성되고, 가장 얇은 위치에서 1.8㎚의 산화물층두께(0.86㎚의 산화 실리콘에 대응함)가 형성된다. 산화 시간이 종료된 후에, 산화 챔버는 질소 퍼지(purge)되고 웨이퍼는 산화 챔버로부터 제거된다. 산화물층은 습식 화학적 에칭에 의해 후속적으로 완전히 제거된다. 이것은 0.5% 플루오르화 수소(HF)를 함유하는 수용액을 사용하여 이루어지고, 20% 플루오르화 암모늄(NH3F)으로 완충된다. 이 용액을 이용한 처리는 실리콘층의 표면을 측정할 수 있을 정도로 거칠게 하지 않는다.
실리콘층의 위치 의존 두께는 그 후 시작점에서와 동일한 두께 측정 방법을 사용하여 재측정된다. 이제, 평균 층두께는 0.21㎚의 표준 편차와 함께 20.1㎚이고, 최대 층두께와 최소 층두께 사이의 차는 0.65㎚이다. 도 4에서와 같이 직경에 따른 두께 프로파일은 실리콘층의 명확한 레벨링을 나타낸다.
도 1은 다수의 개별 광원들을 가지는, 본 발명에 따른 장치의 구조를 개략적으로 도시한다.
도 2는 다수의 개별 광원들을 가지는, 본 발명에 따른 다른 장치의 구조를 개략적으로 도시한다.
도 3은 종래 기술의 방법으로 제조된 SOI 웨이퍼의 실리콘층의 반경 두께 프로파일(radial thickness profile)을 도시한다.
도 4는 본 발명에 따른 방법이 행해진 후에 SOI 웨이퍼의 실리콘층의 반경 두께 프로파일을 도시한다.

Claims (13)

  1. 반도체 웨이퍼의 처리 방법에 있어서,
    a) 상기 반도체 웨이퍼의 전체 표면에 걸쳐 파라미터의 위치 의존(position-dependent) 값을 결정하기 위해 상기 반도체 웨이퍼를 특징화(characterize)하는 상기 파라미터를 위치 의존 방식으로 측정하는 단계,
    b) 산소를 포함하는 기체 산화제의 작용 및 상기 전체 표면의 250nm 미만의 파장을 갖는 UV광에의 동시 노광(exposure) 하에 상기 반도체 웨이퍼의 상기 전체 표면을 300℃ 내지 1100℃의 온도에서 산화시킴으로써, 상이한 위치에서 상이한 양의 활성 산소종(reactive oxygen species)을 생성하는 단계 -산화율 및 이로부터 얻어지는 산화물층의 두께는 상기 반도체 웨이퍼 표면에서의 광도(light intensity)에 의존함-, 및
    c) 상기 산화물층을 제거하는 단계를 포함하며,
    단계 b)에서 상기 광도는, 단계 b)에서의 상기 위치 의존 광도로부터 초래하는 상기 위치 의존 산화율 및 단계 c)에서의 상기 산화물층의 후속되는 제거에 의해, 단계 a)에서 측정된 상기 파라미터의 위치 의존 값들의 차이가 감소되도록 위치 의존 방식으로 미리 정해지는 것인 반도체 웨이퍼의 처리 방법.
  2. 제1항에 있어서, 상기 반도체 웨이퍼의 노광은 광원 및 이 광원과 이 반도체 웨이퍼 사이에 설치된 필터에 의해 이루어지고, 상기 필터는 상기 파라미터의 위치 의존 값과 정해진 관계에 있는 위치 의존 광 투과율(transmissivity)을 가지는 것인 반도체 웨이퍼의 처리 방법.
  3. 제1항에 있어서, 그레이스케일 맵(grayscale map)은 상기 단계 a)에서 측정된 상기 파라미터의 위치 의존 값으로부터 컴퓨터를 이용하여 계산되고, 상기 단계 b)의 상기 반도체 웨이퍼의 노광은 상기 그레이스케일 맵의 이미지를 상기 반도체 웨이퍼의 표면상으로 투사(project)하는 투사 장치에 의해 이루어지는 것인 반도체 웨이퍼의 처리 방법.
  4. 제1항에 있어서, 상기 반도체 웨이퍼(5)의 노광은 상기 반도체 웨이퍼(5)의 평면과 평행하게 놓여 있는 평면에서 서로 나란히 배열된 다수의 광원들(2)에 의해 이루어지고,
    상기 광원들은, 각 위치에서 상기 반도체 웨이퍼(5)의 표면에 작용하는 광도가 상기 파라미터의 위치 의존 값과 정해진 관계에 있도록 개별적으로 또는 그룹으로 제어되는 것인 반도체 웨이퍼의 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 산화제는 기체 상태인 것인 반도체 웨이퍼의 처리 방법.
  6. 제5항에 있어서, 상기 산화제는 산소, 오존 또는 질소 산화물인 것인 반도체 웨이퍼의 처리 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 웨이퍼는 실리콘 게르마늄(silicon-germanium) 및 실리콘 카바이드(silicon carbide)로 이루어진 그룹에서 선택되는 재료를 포함하는 것인 반도체 웨이퍼의 처리 방법.
  8. 제6항에 있어서, 상기 반도체 웨이퍼는 실리콘을 포함하는 것인 반도체 웨이퍼의 처리 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 파라미터는 정해진 이상적 평면으로부터의 높이 편차인 것인 반도체 웨이퍼의 처리 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 웨이퍼는 전기적 절연 캐리어(electrically insulating carrier) 상의 반도체층을 포함하는 SOI 웨이퍼인 것인 반도체 웨이퍼의 처리 방법.
  11. 제10항에 있어서, 상기 반도체층은 실리콘 게르마늄 및 실리콘 카바이드로 이루어진 그룹에서 선택되는 재료를 포함하는 것인 반도체 웨이퍼의 처리 방법.
  12. 제10항에 있어서, 상기 반도체층은 실리콘을 포함하는 것인 반도체 웨이퍼의 처리 방법.
  13. 제10항에 있어서, 상기 파라미터는 상기 반도체층의 두께인 것인 반도체 웨이퍼의 처리 방법.
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