KR20090016788A - 차동 증폭기 및 이를 이용한 입력 회로 - Google Patents

차동 증폭기 및 이를 이용한 입력 회로 Download PDF

Info

Publication number
KR20090016788A
KR20090016788A KR1020070081026A KR20070081026A KR20090016788A KR 20090016788 A KR20090016788 A KR 20090016788A KR 1020070081026 A KR1020070081026 A KR 1020070081026A KR 20070081026 A KR20070081026 A KR 20070081026A KR 20090016788 A KR20090016788 A KR 20090016788A
Authority
KR
South Korea
Prior art keywords
input signal
signal
transistor
input
output
Prior art date
Application number
KR1020070081026A
Other languages
English (en)
Other versions
KR100930400B1 (ko
Inventor
강신덕
이동욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070081026A priority Critical patent/KR100930400B1/ko
Priority to US12/018,776 priority patent/US7737781B2/en
Publication of KR20090016788A publication Critical patent/KR20090016788A/ko
Application granted granted Critical
Publication of KR100930400B1 publication Critical patent/KR100930400B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45091—Two complementary type differential amplifiers are paralleled, e.g. one of the p-type and one of the n-type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45318—Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45364—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates and sources only, e.g. in a cascode dif amp, only those forming the composite common source transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45506—Indexing scheme relating to differential amplifiers the CSC comprising only one switch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45652—Indexing scheme relating to differential amplifiers the LC comprising one or more further dif amp stages, either identical to the dif amp or not, in cascade
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H03F2203/7231—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by putting into cascade or not, by choosing between amplifiers by one or more switch(es)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 제 1 입력신호와 제 2 입력신호의 전압 레벨이 제 1 범위에 속하는 경우 동작하여 출력단을 통해 차동 증폭신호를 출력하는 복수개의 제 1 스위칭 소자; 및 상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 제 2 범위에 속하는 경우 동작하여 상기 출력단을 통해 상기 차동 증폭신호를 출력하는 복수개의 제 2 스위칭 소자를 구비한다.
차동 증폭기, 클럭

Description

차동 증폭기 및 이를 이용한 입력 회로{DIFFERENTIAL AMPLIFIER AND INPUT RECEIVER USING THE SAME}
본 발명은 반도체 회로기술에 관한 것으로서, 특히 차동 증폭기 및 이를 이용한 입력 회로에 관한 것이다.
반도체 회로기술의 대표적인 예로서, 반도체 메모리 장치는 크게 신호를 입력받아 전달하는 신호 전달부와, 신호 전달부에 의해 전달된 신호를 고유의 정해진 동작에 따라 처리하는 신호 처리부로 구성되어 있다.
상기 신호 처리부는 통상 반도체 메모리 장치의 코어회로(core circuit)라고도 하며, 코어회로에는 반도체 메모리 장치에 관한 설계 및 공정 기술이 허용하는 한 많은 소자를 집적시키고 있다.
상기 신호 전달부는 외부로부터 전달된 신호를 반도체 메모리 장치의 내부에 있는 신호 처리부로 전달하기 위한 입력 회로와, 신호 처리부로부터 전달되는 데이터를 외부로 출력하기 위한 출력회로 등이 배치된다.
상기 입력 회로는 외부에서 전달된 신호 즉, 어드레스(address), 클럭(Clock), 또는 데이터를 입력받아 내부의 코어회로(core circuit)로 전달한다.
상기 출력회로는 입력된 어드레스에 대응하는 데이터를 외부로 출력하는 역할을 하게 된다.
따라서 외부에서 전달되는 데이터 또는 어드레스를 전달받아 내부로 전달하는 입력 회로는 정확한 버퍼링(buffering) 동작을 하여야 하며, 이를 통해 반도체 장치는 신뢰성 있는 동작을 수행하게 된다.
종래의 기술에 따른 입력 회로는 모스 트랜지스터(MOS Transistor)(이하, 트랜지스터)를 구비하는 차동 증폭기로 구성할 수 있다.
트랜지스터는 PVT(process, voltage, temperature) 변동에 의해 그 동작 특성이 변할 수 있다.
또한 모바일 기기에 적용되는 입력 회로의 경우 동작 전류를 최소화하기 위해 터미네이션(Termination) 동작을 수행하지 않으며, 그에 따른 전압 변동이 발생할 수 있다.
터미네이션 동작은 외부전압(VDD, VSS)에 대하여 입력신호(IN, VREF)들의 전압레벨이 정해진 범위내로 되도록 조정하는 동작이다.
도 1에 도시된 바와 같이, 정상적인 터미네이션 동작이 이루어질 경우(Termination) 상기 입력신호(IN, VREF)의 전압 레벨은 외부 전압(VDD)과 근접한 레벨로 스윙(Swing) 해야 한다. 상기 입력신호(IN)는 클럭이 될 수 있고, 상기 입력신호(VREF)는 상기 클럭과 반대의 위상을 갖는 신호 또는 위상 차가 존재하는 신호가 될 수 있다.
한편, 도 1에 도시된 바와 같이, 터미네이션 동작이 이루어지지 않은 경 우(No Termination) 상기 입력신호(IN, VREF)의 전압 레벨은 비정상적인 레벨 즉, 외부 전압(VSS)과 근접한 레벨로 낮아진 상태로 스윙한다. 상기 터미네이션 동작이 이루어지지 않아 입력신호(IN, VREF)의 중간 전압(Vmp)이 약 0.5*VDD 이하가 되는 경우 트랜지스터의 문턱전압(Vth)에 비해 상기 입력신호(IN, VREF)를 입력받는 트랜지스터의 게이트-소오스 전압(Vgs)이 낮아질 수 있다. 상기 문턱전압(Vth)에 비해 게이트-소오스 전압(Vgs)이 낮아지므로 트랜지스터가 동작하지 못하고 그에 따라 입력 회로가 비정상적으로 동작하거나, 동작 자체를 수행하지 못하게 된다.
입력신호의 듀티비(duty ratio)가 일정하더라도 입력 회로가 비정상적으로 동작하거나, 동작 자체를 수행하지 못할 경우 입력 회로의 출력신호(out)는 듀티비가 왜곡될 수 있다. 도 2에 도시된 바와 같이, 중간전압(Vmp)이 외부전압(VDD)의 50% 이하일 경우 입력 회로의 출력신호의 듀티비가 50% 이하로 급격하게 왜곡됨을 알 수 있다.
듀티비가 왜곡 되면 셋업/홀드(setup/hold) 타임의 마진도 줄어들게 되고 결국, 반도체 메모리 장치의 오동작의 원인으로 작용하게 된다.
본 발명은 전압 변동에 상관없이 안정적인 동작이 가능하도록 한 차동 증폭기 및 이를 이용한 입력 회로를 제공함에 그 목적이 있다.
본 발명에 따른 차동 증폭기는 제 1 입력신호와 제 2 입력신호의 전압 레벨이 제 1 범위에 속하는 경우 동작하여 출력단을 통해 차동 증폭신호를 출력하는 복수개의 제 1 스위칭 소자; 및 상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 제 2 범위에 속하는 경우 동작하여 상기 출력단을 통해 상기 차동 증폭신호를 출력하는 복수개의 제 2 스위칭 소자를 구비함을 특징으로 한다.
본 발명에 따른 입력 회로는 제 1 입력신호와 제 2 입력신호의 전압 레벨이 제 1 범위에 속하는 경우와 제 2 범위에 속하는 경우 각각에 대해 선택적으로 동작하는 복수개의 스위칭 소자를 동작시켜 상기 제 1 입력신호와 상기 제 2 입력신호의 레벨 차이를 제 1 증폭한 제 1 차동 증폭신호를 출력하기 위한 제 1 입력부; 및 상기 제 1 차동 증폭신호를 제 2 증폭하여 제 2 차동 증폭신호를 출력하기 위한 제 2 입력부를 구비함을 특징으로 한다.
본 발명에 따른 차동 증폭기 및 이를 이용한 입력 회로는 외부 전압 변동이 발생하여도 정상적으로 동작하므로 정확하고 안정적인 입력 신호 처리가 가능하다.
또한 본 발명에 따른 입력 회로는 증폭 회로를 2단으로 구성함으로써 고속 동작이 가능하다.
본 발명에 따른 입력 회로는 도 3에 도시된 바와 같이, 제 1 입력부(100) 및 제 2 입력부(200)를 구비한다.
상기 제 1 입력부(100)는 차동 증폭기로 구성할 수 있으며, 상기 차동 증폭기는 각각의 일단이 외부 전원(VDD)과 연결된 제 1 저항(R1)과 제 2 저항(R2), 제 1 증폭 회로(110), 제 2 증폭회로(120) 및 제 3 트랜지스터(Q3)를 구비한다.
상기 제 1 증폭 회로(110)는 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 상기 제 1 입력신호(IN)와 제 2 입력신호(VREF)를 입력받는 트랜지스터의 문턱전압(Vth) 레벨 이상인 경우, 상기 제 1 입력신호(IN)와 상기 제 2 입력신호(VREF)의 레벨 차이를 증폭하여 제 1 출력신호(OINb) 및 제 2 출력신호(OREFb)를 출력하도록 구성된다.
상기 제 1 증폭 회로(110)는 제 1 저항(R1), 제 2 저항(R2), 제 1 및 제 2 트랜지스터(Q1, Q2)를 구비한다. 상기 제 1 트랜지스터(Q1)는 드레인이 상기 제 1 저항(R1)의 타단과 연결되고, 게이트에 제 1 입력신호(IN)를 입력받는다. 상기 제 2 트랜지스터(Q2)는 드레인이 상기 제 2 저항(R2)의 타단과 연결되고, 게이트에 제 2 입력신호(VREF)를 입력받는다. 상기 제 1 저항(R1)과 제 1 트랜지스터(Q1)의 노드를 통해 상기 제 1 출력신호(OINb)가 출력된다. 상기 제 2 저항(R2)과 제 2 트랜지스터(Q2)의 노드를 통해 상기 제 2 출력신호(OREFb)가 출력된다.
상기 제 3 트랜지스터(Q3)는 드레인이 상기 제 1 트랜지스터(Q1) 및 2 트랜 지스터(Q2)의 소오스와 공통 연결되고, 게이트에 인에이블 신호(EN)를 입력받으며 소오스가 접지 전원(VSS)과 연결된다. 상기 제 1 내지 제 3 트랜지스터(Q1 ~ Q3)는 NMOS 트랜지스터로 이루어진다.
상기 제 2 증폭 회로(120)는 상기 제 1 입력신호(IN)와 상기 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 상기 제 1 트랜지스터(Q1) 및 2 트랜지스터(Q2)의 문턱전압(Vth) 레벨 미만인 경우, 상기 제 1 입력신호(IN)와 상기 제 2 입력신호(VREF)의 레벨 차이를 증폭하여 상기 제 1 출력신호(OINb) 및 상기 제 2 출력신호(OREFb)를 출력하도록 구성된다.
상기 제 2 증폭회로(120)는 제 4 트랜지스터(Q4) 및 제 5 트랜지스터(Q5)를 구비한다. 상기 제 4 트랜지스터(Q4)는 소오스가 상기 제 2 저항(R2)과 제 2 트랜지스터(Q2)의 노드와 연결되고, 게이트에 상기 제 1 입력신호(IN)를 입력받으며, 드레인이 상기 제 3 트랜지스터(Q3)의 드레인에 연결된다. 상기 제 5 트랜지스터(Q5)는 소오스가 상기 제 1 저항(R1)과 제 1 트랜지스터(Q1)의 노드와 연결되고, 게이트에 상기 제 2 입력신호(VREF)를 입력받으며, 드레인이 상기 제 3 트랜지스터(Q3)의 드레인에 연결된다. 상기 제 4 및 제 5 트랜지스터(Q4, Q5)는 PMOS 트랜지스터로 이루어진다.
상기 제 2 입력부(200)는 상기 제 1 출력신호(OINb)와 제 2 출력신호(OREFb)의 레벨 차이를 증폭하여 차동 증폭신호(DIFF_OUT)를 출력하도록 구성된다. 상기 제 2 입력부(200)는 제 6 내지 제 12 트랜지스터(Q6 ~ Q12)를 구비한다. 상기 제 6 트랜지스터(Q6) 및 제 7 트랜지스터(Q7)는 소오스가 외부 전원(VDD)에 연결된다. 상기 제 6 트랜지스터(Q6)의 게이트 및 드레인이 제 7 트랜지스터(Q7)의 게이트와 공통 연결된다. 상기 제 6 트랜지스터(Q6) 및 제 7 트랜지스터(Q7)로 커런트 미러(Current Mirror)가 구성된다. 상기 제 8 트랜지스터(Q8)는 소오스가 상기 외부 전원(VDD)과 연결되고 게이트에 상기 인에이블 신호(EN)를 입력받으며 드레인이 상기 제 6 트랜지스터(Q6)의 드레인과 연결된다. 상기 제 9 트랜지스터(Q9)는 소오스가 상기 외부 전원(VDD)과 연결되고 게이트에 상기 인에이블 신호(EN)를 입력받으며 드레인이 상기 제 7 트랜지스터(Q7)의 드레인과 연결된다. 상기 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)는 상기 인에이블 신호(EN)가 로우 레벨로 비활성화된 경우 상기 차동 증폭신호(DIFF_OUT)를 하이 레벨로 프리차지시키기 위한 프리차지 회로를 구성한다. 상기 제 10 트랜지스터(Q10)는 드레인이 상기 제 6 트랜지스터(Q6)의 드레인과 연결되고 게이트에 상기 제 2 출력신호(OREFb)를 입력받는다. 상기 제 11 트랜지스터(Q11)는 드레인이 상기 제 7 트랜지스터(Q7)의 드레인과 연결되고 게이트에 상기 제 1 출력신호(OINb)를 입력받는다. 상기 제 12 트랜지스터(Q12)는 드레인이 상기 제 10 트랜지스터(Q10)의 소오스 및 제 11 트랜지스터(Q11)의 소오스 공통 연결되고 게이트에 상기 인에이블 신호(EN)를 입력받으며 소오스가 접지 전원(VSS)과 연결된다. 상기 제 7 트랜지스터(Q7)와 제 11 트랜지스터(Q11)의 노드를 통해 차동 증폭신호(DIFF_OUT)가 출력된다.
본 발명의 입력 회로 이후의 회로에서 상기 차동 증폭신호(DIFF_OUT)와 반대 위상의 신호(DIFF_OUTb)를 필요로 할 수도 있다. 따라서 상기 차동 증폭신호(DIFF_OUT)를 상기 반대 위상의 신호(DIFF_OUTb)로 변환하기 위하여 제 2 입력 부(200)의 출력단에 인버터(IV1)를 연결할 수 있다.
이와 같이 구성된 본 발명에 따른 입력 회로의 동작을 설명하면 다음과 같다.
먼저, 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 상기 제 1 입력신호(IN)와 제 2 입력신호(VREF)를 입력 받는 트랜지스터(Q1, Q2)의 문턱전압(Vth) 레벨 이상인 경우에 대하여 설명하기로 한다.
상기 제 1 입력신호(IN)와 제 2 입력신호(VREF)는 서로 다른 패드(Pad)를 통해 별도로 입력될 수 있다. 상기 제 1 입력신호(IN)는 클럭(CLK)이 될 수 있고, 상기 제 2 입력신호(VREF)는 상기 제 1 입력신호(IN)와 반대의 위상을 갖는 반전 클럭(CLKB) 또는 상기 제 1 입력신호(IN)와 위상 차를 갖는 신호가 될 수 있다.
인에이블 신호(EN)가 로우 레벨로 비활성화되면, 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 오프 되고, 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)가 턴 온 된다.
상기 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 오프 되므로 제 1 입력부(100) 및 제 2 입력부(200)의 전류 패스가 차단되어 입력 회로의 동작이 중지된다. 상기 제 2 입력부(200)의 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)가 턴 온 되므로 차동 증폭신호(DIFF_OUT)는 하이 레벨로 프리차지된다.
한편, 인에이블 신호(EN)가 하이 레벨로 활성화되면, 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 온 되고, 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)가 턴 오프 된다. 상기 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 온 되므로 제 1 입력부(100) 및 제 2 입력부(200)의 전류 패스가 형성된다.
상기 제 1 입력신호(IN)가 제 1 트랜지스터(Q1) 및 제 4 트랜지스터(Q4)의 게이트에 인가되고, 제 2 입력신호(VREF)가 제 2 트랜지스터(Q2) 및 제 5 트랜지스터(Q5)의 게이트에 인가된다.
상기 제 1 입력부(100)의 제 1 증폭 회로(110)의 제 1 트랜지스터(Q1)와 제 2 트랜지스터(Q2)는 각각의 게이트-소오스 전압(Vgs)과 문턱전압(Vth)의 차이에 비례하는 전류가 흐르게 된다.
한편, 제 2 증폭 회로(120)의 제 4 트랜지스터(Q4) 및 제 5 트랜지스터(Q5)는 각각의 게이트-소오스 전압(Vgs) 레벨이 각각의 문턱전압(Vth) 레벨보다 낮으므로 동작하지 못한다.
예를 들어, 제 1 입력신호(IN)가 제 2 입력신호(VREF)에 비해 높은 레벨인 경우, 제 1 트랜지스터(Q1)를 통해 흐르는 전류량이 제 2 트랜지스터(Q2)를 통해 흐르는 전류량에 비해 많아진다.
상기 제 1 트랜지스터(Q1)를 통해 흐르는 전류가 제 2 트랜지스터(Q2)를 통해 흐르는 전류에 비해 많으므로 제 1 출력신호(OINb)에 비해 제 2 출력신호(OREFb)의 전압 레벨이 높아진다.
제 1 출력신호(OINb)에 비해 제 2 출력신호(OREFb)의 전압 레벨이 높으므로 제 2 입력부(200)의 제 10 트랜지스터(Q10)를 통해 흐르는 전류량이 제 11 트랜지스터(Q11)를 통해 흐르는 전류량에 비해 많아진다. 상기 제 10 트랜지스터(Q10)를 통해 흐르는 전류량이 증가함에 따라 노드(V2)의 레벨이 낮아지므로 제 6 트랜지스 터(Q6)와 제 7 트랜지스터(Q7)가 턴 온 된다.
상기 제 6 트랜지스터(Q6)와 제 7 트랜지스터(Q7)가 턴 온 되고, 상기 제 10 트랜지스터(Q10)를 통해 흐르는 전류량이 제 11 트랜지스터(Q11)를 통해 흐르는 전류량에 비해 많으므로 차동 증폭신호(DIFF_OUT)는 하이 레벨로 출력된다.
다음으로, 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 상기 제 1 입력신호(IN)와 제 2 입력신호(VREF)를 입력 받는 트랜지스터(Q1, Q2)의 문턱전압(Vth) 레벨 미만인 경우에 대하여 설명하기로 한다.
인에이블 신호(EN)가 로우 레벨로 비활성화되면, 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 오프 되고, 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)가 턴 온 된다.
상기 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 오프 되므로 제 1 입력부(100) 및 제 2 입력부(200)의 전류 패스가 차단되어 입력 회로의 동작이 중지된다. 상기 제 2 입력부(200)의 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)가 턴 온 되므로 차동 증폭신호(DIFF_OUT)는 하이 레벨로 프리차지된다.
한편, 인에이블 신호(EN)가 하이 레벨로 활성화되면, 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 온 되고, 제 8 트랜지스터(Q8) 및 제 9 트랜지스터(Q9)가 턴 오프 된다. 상기 제 3 트랜지스터(Q3) 및 제 12 트랜지스터(Q12)가 턴 온 되므로 제 1 입력부(100) 및 제 2 입력부(200)의 전류 패스가 형성된다.
상기 제 1 입력신호(IN)가 제 1 트랜지스터(Q1) 및 제 4 트랜지스터(Q4)의 게이트에 인가되고, 제 2 입력신호(VREF)가 제 2 트랜지스터(Q2) 및 제 5 트랜지스터(Q5)의 게이트에 인가된다.
상기 제 1 입력부(100)의 제 1 증폭 회로(110)의 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2)는 NMOS 트랜지스터로서 각각의 게이트-소오스 전압(Vgs)이 각각의 문턱전압(Vth)에 비해 낮으므로 동작하지 못한다.
한편, 제 2 증폭 회로(120)의 제 4 및 제 5 트랜지스터(Q4, Q5)는 PMOS 트랜지스터로서 각각의 게이트-소오스 전압(Vgs)이 각각의 문턱전압(Vth)에 비해 높으므로 동작한다.
예를 들어, 제 2 입력신호(VREF)가 제 1 입력신호(IN)에 비해 낮은 레벨인 경우, 제 2 증폭 회로(120)의 제 5 트랜지스터(Q5)를 통해 흐르는 전류량이 제 4 트랜지스터(Q4)를 통해 흐르는 전류량에 비해 많아진다.
상기 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 트랜지스터(Q1, Q2)의 문턱전압(Vth) 레벨 이상이라면, NMOS 트랜지스터인 상기 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2)가 동작해야 한다.
그러나 상기 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 트랜지스터(Q1, Q2)의 문턱전압(Vth) 레벨 미만이므로, 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2) 각각의 게이트-소오스 전압(Vgs)은 각각의 문턱전압(Vth)에 비해 높아질 수 없지만, 제 4 트랜지스터(Q4) 및 제 5 트랜지스터(Q5)의 게이트-소오스 전압(Vgs)은 각각의 문턱전압(Vth)에 비해 높아질 수 있다.
따라서 상기 제 1 트랜지스터(Q1)를 대신하여 제 5 트랜지스터(Q5)가 동작하 고, 상기 제 2 트랜지스터(Q2)를 대신하여 제 4 트랜지스터(Q4)가 동작하는 것이다.
상기 제 5 트랜지스터(Q5)를 통해 흐르는 전류량이 제 4 트랜지스터(Q4)를 통해 흐르는 전류량에 비해 많으므로 제 1 출력신호(OINb)에 비해 제 2 출력신호(OREFb)의 전압 레벨이 높아진다.
제 1 출력신호(OINb)에 비해 제 2 출력신호(OREFb)의 전압 레벨이 높으므로 제 2 입력부(200)의 제 10 트랜지스터(Q10)를 통해 흐르는 전류량이 제 11 트랜지스터(Q11)를 통해 흐르는 전류량에 비해 많아진다. 상기 제 10 트랜지스터(Q10)를 통해 흐르는 전류량이 증가함에 따라 노드(V2)의 레벨이 낮아지므로 제 6 트랜지스터(Q6)와 제 7 트랜지스터(Q7)가 턴 온 된다.
상기 제 6 트랜지스터(Q6)와 제 7 트랜지스터(Q7)가 턴 온 되고, 상기 제 10 트랜지스터(Q10)를 통해 흐르는 전류량이 제 11 트랜지스터(Q11)를 통해 흐르는 전류량에 비해 많으므로 차동 증폭신호(DIFF_OUT)는 하이 레벨로 출력된다.
결국, 본 발명에 따른 입력 회로는 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 트랜지스터(Q1, Q2)의 문턱전압(Vth) 레벨 이상인 경우, 차동 증폭기의 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2)가 동작하여 입력 회로 동작을 수행할 수 있다.
또한 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp) 레벨이 트랜지스터(Q1, Q2)의 문턱전압(Vth) 레벨 미만이 되어 차동 증폭기의 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2)가 동작하지 못하더라도, 제 2 증폭 회로(120)의 제 4 트랜지스터(Q4) 및 제 5 트랜지스터(Q5)가 상기 제 1 트랜지스터(Q1) 및 제 2 트랜지스터(Q2)의 역할을 대신하여 정상적인 입력 회로 동작을 수행할 수 있다.
도 3에 도시된 본 발명의 실시예는 제 1 입력부(100)가 전압 변동에 상관없이 정상적으로 동작할 수 있도록 구성한 것이 핵심이다. 또한 본 발명의 제 2 입력부(200)는 고속 동작에 적합하도록 구성한 것으로서, 입력 회로의 동작속도를 향상시킬 수 있다. 상기 제 2 입력부(200)는 도 3에 도시된 것 이외의 어떠한 타입의 증폭 회로를 사용하는 것도 가능하다.
도 4에 도시된 바와 같이, 제 1 입력신호(IN)와 제 2 입력신호(VREF)의 중간전압(Vmp)이 낮아지면 출력신호의 듀티비 왜곡이 심해지는 종래기술과 달리, 본 발명에 따른 입력 회로는 그 출력신호가 중간전압(Vmp)의 변동 범위 전 영역에 걸쳐 거의 50%에 근접하는 왜곡없는 듀티비를 나타냄을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 전압 변동에 따른 입력신호의 변동을 나타낸 파형도,
도 2는 종래의 기술에 따른 입력 회로의 전압/듀티비 그래프,
도 3은 본 발명에 따른 입력 회로의 회로도,
도 4는 본 발명에 따른 입력 회로의 전압/듀티비 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 입력부 110: 제 1 증폭회로
120: 제 2 증폭회로 200: 제 2 입력부

Claims (25)

  1. 제 1 입력신호와 제 2 입력신호의 전압 레벨이 제 1 범위에 속하는 경우 동작하여 출력단을 통해 차동 증폭신호를 출력하는 복수개의 제 1 스위칭 소자; 및
    상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 제 2 범위에 속하는 경우 동작하여 상기 출력단을 통해 상기 차동 증폭신호를 출력하는 복수개의 제 2 스위칭 소자를 구비하는 차동 증폭기.
  2. 제 1 항에 있어서,
    상기 복수개의 제 1 스위칭 소자는
    전원단과 접지단 사이에 병렬 연결되며, 상기 제 1 입력신호와 상기 제 2 입력신호를 각각 입력 받고, 상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 상기 제 1 범위에 속하는 경우 동작하여 상기 차동 증폭신호를 출력하도록 구성됨을 특징으로 하는 차동 증폭기.
  3. 제 2 항에 있어서,
    상기 복수개의 제 1 스위칭 소자는
    상기 전원단과 상기 접지단 사이에 연결되고 상기 제 1 입력신호에 따라 동작하는 제 1 트랜지스터, 및
    상기 전원단과 상기 접지단 사이에 상기 제 1 트랜지스터와 병렬 연결되고 상기 제 2 입력신호에 따라 동작하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭기.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 차동 증폭기.
  5. 제 1 항에 있어서,
    상기 복수개의 제 2 스위칭 소자는
    전원단과 접지단 사이에 상기 복수개의 제 1 스위칭 소자 각각과 병렬 연결되며, 상기 제 1 입력신호와 상기 제 2 입력신호 중 자신과 연결된 제 1 스위칭 소자와는 다른 입력신호를 입력받고, 상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 상기 제 2 범위에 속하는 경우 동작하여 상기 차동 증폭신호를 출력하도록 구성됨을 특징으로 하는 차동 증폭기.
  6. 제 5 항에 있어서,
    상기 복수개의 제 2 스위칭 소자는
    상기 전원단과 상기 접지단 사이에 연결되고 상기 제 1 입력신호에 따라 동작하는 제 1 트랜지스터, 및
    상기 전원단과 상기 접지단 사이에 상기 제 1 트랜지스터와 병렬 연결되고 상기 제 2 입력신호에 따라 동작하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 차동 증폭기.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 차동 증폭기.
  8. 제 1 항에 있어서,
    상기 복수개의 제 1 스위칭 소자 중 상기 제 1 입력신호를 입력받는 스위칭 소자의 출력신호와 상기 복수개의 제 2 스위칭 소자 중 상기 제 2 입력신호를 입력받는 스위칭 소자의 출력신호가 상기 출력단을 통해 출력됨을 특징으로 하는 차동 증폭기.
  9. 제 1 항에 있어서,
    상기 제 1 입력신호와 상기 제 2 입력신호는 서로 반대의 위상을 갖는 것을 특징으로 하는 차동 증폭기.
  10. 제 9 항에 있어서,
    상기 제 1 입력신호와 상기 제 2 입력신호는 클럭 신호를 포함하는 것을 특징으로 하는 차동 증폭기.
  11. 제 1 항에 있어서,
    상기 제 1 범위의 중간 전압 레벨이 상기 제 2 범위의 중간 전압 레벨에 비해 높은 것을 특징으로 하는 차동 증폭기.
  12. 제 1 입력신호와 제 2 입력신호의 전압 레벨이 제 1 범위에 속하는 경우와 제 2 범위에 속하는 경우 각각에 대해 선택적으로 동작하는 복수개의 스위칭 소자를 동작시켜 상기 제 1 입력신호와 상기 제 2 입력신호의 레벨 차이를 제 1 증폭한 제 1 차동 증폭신호를 출력하기 위한 제 1 입력부; 및
    상기 제 1 차동 증폭신호를 제 2 증폭하여 제 2 차동 증폭신호를 출력하기 위한 제 2 입력부를 구비하는 입력 회로.
  13. 제 12 항에 있어서,
    상기 제 1 입력부는
    상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 상기 제 1 범위에 속하는 경우 동작하여 상기 제 1 차동 증폭신호를 출력하는 제 1 증폭 회로, 및
    상기 제 1 입력신호와 상기 제 2 입력신호의 전압 레벨이 상기 제 2 범위에 속하는 경우 동작하여 상기 제 1 차동 증폭신호를 출력하는 제 2 증폭 회로를 구비하는 것을 특징으로 하는 입력 회로.
  14. 제 13 항에 있어서,
    상기 제 1 증폭 회로는
    전원단과 접지단 사이에 연결되고 상기 제 1 입력신호에 따라 동작하는 제 1 트랜지스터, 및
    상기 전원단과 상기 접지단 사이에 상기 제 1 트랜지스터와 병렬 연결되고 상기 제 2 입력신호에 따라 동작하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 입력 회로.
  16. 제 13 항에 있어서,
    상기 제 2 증폭 회로는
    전원단과 접지단 사이에 연결되고 상기 제 1 입력신호에 따라 동작하는 제 1 트랜지스터, 및
    상기 전원단과 상기 접지단 사이에 상기 제 1 트랜지스터와 병렬 연결되고 상기 제 2 입력신호에 따라 동작하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  17. 제 16 항에 있어서,
    상기 제 1 트랜지스터 및 제 2 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 입력 회로.
  18. 제 13 항에 있어서,
    상기 제 1 입력신호와 상기 제 2 입력신호는 서로 반대의 위상을 갖는 것을 특징으로 하는 입력 회로.
  19. 제 18 항에 있어서,
    상기 제 1 입력신호와 상기 제 2 입력신호는 클럭 신호를 포함하는 것을 특징으로 하는 입력 회로.
  20. 제 13 항에 있어서,
    상기 제 1 범위의 중간 전압 레벨이 상기 제 2 범위의 중간 전압 레벨에 비해 높은 것을 특징으로 하는 입력 회로.
  21. 제 13 항에 있어서,
    상기 제 1 증폭 회로와 접지단 사이에 연결되어 인에이블 신호에 따라 상기 제 1 입력부의 전류 패스를 개방하는 스위칭 소자를 더 구비하는 것을 특징으로 하는 입력 회로.
  22. 제 12 항에 있어서,
    상기 제 2 입력부는
    전원단과 연결된 커런트 미러(Current Mirror),
    상기 커런트 미러와 접지단 사이에 연결되어 상기 제 1 차동 증폭신호에 따라 동작하는 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 입력 회로.
  23. 제 22 항에 있어서,
    상기 복수개의 스위칭 소자와 접지단 사이에 연결되어 인에이블 신호에 따라 상기 제 2 입력부의 전류 패스를 개방하는 스위칭 소자를 더 구비하는 것을 특징으로 하는 입력 회로.
  24. 제 23 항에 있어서,
    상기 인에이블 신호에 따라 상기 제 2 입력부의 출력 신호 레벨을 정해진 레벨로 프리차지 시키는 프리차지 회로를 더 구비하는 것을 특징으로 하는 입력 회로.
  25. 제 24 항에 있어서,
    상기 프리차지 회로는 상기 커런트 미러와 연결된 복수개의 스위칭 소자를 구비하는 것을 특징으로 하는 입력 회로.
KR1020070081026A 2007-08-13 2007-08-13 차동 증폭기 및 이를 이용한 입력 회로 KR100930400B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070081026A KR100930400B1 (ko) 2007-08-13 2007-08-13 차동 증폭기 및 이를 이용한 입력 회로
US12/018,776 US7737781B2 (en) 2007-08-13 2008-01-23 Differential amplifier and input circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070081026A KR100930400B1 (ko) 2007-08-13 2007-08-13 차동 증폭기 및 이를 이용한 입력 회로

Publications (2)

Publication Number Publication Date
KR20090016788A true KR20090016788A (ko) 2009-02-18
KR100930400B1 KR100930400B1 (ko) 2009-12-08

Family

ID=40362493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070081026A KR100930400B1 (ko) 2007-08-13 2007-08-13 차동 증폭기 및 이를 이용한 입력 회로

Country Status (2)

Country Link
US (1) US7737781B2 (ko)
KR (1) KR100930400B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180019087A (ko) 2015-06-17 2018-02-23 히타치가세이가부시끼가이샤 연마제, 연마제용 저장액 및 연마 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5172748B2 (ja) * 2009-03-11 2013-03-27 ルネサスエレクトロニクス株式会社 表示パネルドライバ及びそれを用いた表示装置
KR101846378B1 (ko) * 2017-05-18 2018-04-09 주식회사 에이코닉 슬루 레잇 개선회로 및 이를 이용한 버퍼

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4377789A (en) * 1981-03-20 1983-03-22 Rca Corporation Operational amplifier employing complementary field-effect transistors
JPH01204514A (ja) 1988-02-10 1989-08-17 Oki Electric Ind Co Ltd 位相偏差補償型差動増幅器
US5089789A (en) 1990-05-16 1992-02-18 Texas Instruments Incorporated Differential amplifier
US5311145A (en) * 1993-03-25 1994-05-10 North American Philips Corporation Combination driver-summing circuit for rail-to-rail differential amplifier
JPH07245558A (ja) 1994-03-03 1995-09-19 Hitachi Ltd 半導体装置の入力回路
JP3130873B2 (ja) 1998-07-17 2001-01-31 日本電気アイシーマイコンシステム株式会社 差動増幅器とそのスピード調節方法
US6456161B2 (en) 2000-06-13 2002-09-24 Fairchild Semiconductor Corporation Enhanced slew rate in amplifier circuits
KR100511894B1 (ko) 2000-08-18 2005-09-02 매그나칩 반도체 유한회사 오프셋 보정회로
KR20020035324A (ko) 2000-11-06 2002-05-11 김덕중 차동 증폭기
US6525608B2 (en) * 2001-03-27 2003-02-25 Intel Corporation High gain, high bandwidth, fully differential amplifier
US6657495B2 (en) * 2002-04-01 2003-12-02 Texas Instruments Incorporated Operational amplifier output stage and method
US6781460B2 (en) * 2002-10-29 2004-08-24 Fairchild Semiconductor Corp. Low power low voltage differential signal receiver with improved skew and jitter performance
US6870424B2 (en) 2002-10-29 2005-03-22 Fairchild Semiconductor Corporation Low voltage differential in differential out receiver
US6924702B2 (en) * 2003-06-17 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low supply voltage and self-biased high speed receiver
KR100542710B1 (ko) 2003-10-02 2006-01-11 주식회사 하이닉스반도체 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기
US7394457B2 (en) 2004-04-23 2008-07-01 Microsoft Corporation Device behavior based on surrounding devices
KR100611766B1 (ko) 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR20060018553A (ko) * 2004-08-25 2006-03-02 삼성전자주식회사 기준 전압의 흔들림을 줄이기 위한 기준 전압 흔들림 보상회로 및 이를 가지는 비교기
KR100665408B1 (ko) 2004-11-08 2007-01-04 주식회사 하이닉스반도체 반도체 메모리 장치의 차동 증폭기 제어회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180019087A (ko) 2015-06-17 2018-02-23 히타치가세이가부시끼가이샤 연마제, 연마제용 저장액 및 연마 방법

Also Published As

Publication number Publication date
US20090045874A1 (en) 2009-02-19
US7737781B2 (en) 2010-06-15
KR100930400B1 (ko) 2009-12-08

Similar Documents

Publication Publication Date Title
KR100394573B1 (ko) 반도체 메모리장치의 센스앰프회로
US7479818B2 (en) Sense amplifier flip flop
JP5624441B2 (ja) 半導体装置
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
KR100190763B1 (ko) 차동 증폭기
KR0164385B1 (ko) 센스앰프회로
JP4167905B2 (ja) 半導体集積回路のレシーバ回路
JP2004055099A (ja) 差動増幅回路およびそれを用いた半導体記憶装置
KR100930400B1 (ko) 차동 증폭기 및 이를 이용한 입력 회로
US7034598B2 (en) Switching point detection circuit and semiconductor device using the same
KR100287186B1 (ko) 반도체 메모리 장치의 상보형 차동 입력 버퍼
KR100434509B1 (ko) 동기식 리셋 또는 비동기식 리셋 기능을 갖는 감지증폭기
US7167052B2 (en) Low voltage differential amplifier circuit for wide voltage range operation
KR100419015B1 (ko) 전류 센스 증폭기
US7768307B2 (en) Current mode logic-complementary metal oxide semiconductor converter
US8942053B2 (en) Generating and amplifying differential signals
JP5662122B2 (ja) 半導体装置
US20070024367A1 (en) Operational amplifier and constant-current generation circuit using the same
US7710162B2 (en) Differential amplifier
KR100762866B1 (ko) 센스 앰프의 이중 전원공급회로
KR100443643B1 (ko) 반도체 집적 회로의 리시버 회로
US7759981B2 (en) Amplifying circuit of semiconductor integrated circuit
KR100851999B1 (ko) 입출력 센스 앰프
JP2010219486A (ja) 中間電位発生回路
KR20070117963A (ko) 반도체 메모리의 입출력 센스 앰프

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 10