KR20090011013A - 데이터 저장장치 및 방법 - Google Patents
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Abstract
본 발명은 데이터가 나노와이어에 있는 단일 자기 도메인들에 부호화되는 종류의 직렬 자기 매용량 저장장치 및 이와 관련된 데이터 저장방법에 관한 것이다. 본 발명에서, 나노와이어(10)에는 매우 많은 노치들(12)이 길이를 따라 형성되어 도메인 벽 피닝 사이트를 이룬다. 더욱이, 노치들은 가열 전극들에 의해 그룹(A,B,C)으로 어드레스된다. 조작 자기장(H)의 정렬 및 반대방향 정렬과 동기로 헤드간 도메인 벽 및 테일간 도메인 벽(16,18)을 주최하는 노치들을 번갈아 가열함으로써 자기 도메인들(14)은 가열 및 번갈은 조작 자기장의 공동협력 동작하에서 상기 나노와이어를 따라 움짐에 따라 상기 도메인들이 한 내부노치 거리만큼 증감적으로 길이증가 및 감소되는 캐터필러식 또는 애벌레식 운동으로 헤드간 도메인 벽 및 테일간 도메인 벽의 번갈은 이동에 의해 상기 나노와이어를 따라 이동된다. 상호교차 및 제조 기준점으로부터, 상기 방식은 거의 기판의 면을 벗어나는 제한없이 수백 또는 수천개가 적층된 나노와이어의 층들을 제공하도록 증감될 수 있어 저장된 정보의 매우 조밀한 3차원 네트워크가 구현되게 한다.
데이터 저장장치, 나노와이어, 도메인 벽, 피닝 사이트
Description
본 발명은 데이터 저장장치에 관한 것이나, 보다 상세하게는 데이터를 기가바이트(GByte)로 저장할 수 있고 고밀도로 데이터를 저장할 수 있는 대용량 저장 메모리 장치에 국한되지 않는다.
자기 디스크가 있는 하드 드라이버는 개인용 컴퓨터(PCs)에 대용량 데이터를 저장하고 검색하는데 가장 유력한 기술이다. 현재 기술의 하드 디스크 드라이버는 약 100-200 기가바이트까지 저장능력이 있으나, 더 작은 용량의 소형유닛들이 휴대용 음악 플레이어, 비디오 플레이어 및 기타 휴대가능한 멀티미디어 장치와 같이 일반적으로 드라이브 용량이 30-40 기가바이트 범위인 일부 장치들 또는 심지어 10 기가바이트 이하의 디지털 카메라용의 더 작은 장치들에 사용된다. 하드 드라이브의 기본 구조는 그 유산을 19세기 축음기로 거슬러 올라갈 수 있는데, 이는 기본적으로 회전축에 장착된 암이 있는 스피닝 디스크를 바탕으로 한 기계장치이고 일반적으로 디스크상의 원형 트랙에 저장된 데이터를 읽고 쓰도록 디스크 위에 위치될 수 있다는 점에서이다. CD 및 DVD 판독/기록장치와 같은 광저장장치들은 레이저빔을 아래 스피닝 디스크에 방출하는 헤드를 이용해 스피닝 디스크에 접근한다는(스피닝 디스크의 저장장치는 다양한 물리적 장치들을 바탕으로 함) 점에서 기본적인 수준으로 유사한 구성을 채택한다.
하드 드라이버와 기타 스피닝 디스크 계열의 장치들은 수 기가바이트의 대용량 저장요건을 갖는 개인용 컴퓨터 및 기타 장치들에 있어 진실로 최후의 기계 구성부품들이기 때문에 배제하는 게 바람직하다는 것이 일반적인 인식이다. 스피닝 디스크 시스템은 (디스크 베어링과 같은) 기계 구성부품들의 신뢰성이 떨어지고, 잘 소형화될 수 없고, 진동이 크거나 충격이 큰 환경에 사용될 수 없다. 상기 장치 모두는 헤드가 표면에 접근하는 굉장히 평평한 디스크면을 필요로 한다. 먼지 입자 또는 기타 외부 물체를 통한 표면의 어떤 오염이나 표면의 왜곡 또는 기타 평평하지 못함으로 인해 읽기/쓰기 할 수 없거나 헤드의 충돌에 의해 장치에 큰 고장을 일으킬 수 있다. 게다가, 접근 시간은 기계적 시간 척도로, PC에서는 마이크로프로세서의 성능을 심하게 제한한다. PC에서는 마이크로프로세서의 명령 싸이클의 1/3까지 하드 디스크를 대기하는데 낭비될 수 있는 것으로 평가된다.
반도체 집적회로에 기초한 비휘발성 시리얼 메모리(Non-volatile serial memory)는 비용감소와 용량증가 면에서 강하게 계속 발전되고 있다.(데이터를 연속적으로, 즉, 파일식으로 저장하므로 파일 저장에 적합한 시리얼 메모리(serial memory)는 데이터를 별개로, 즉, 비트식으로 저장하므로 예컨대 연산처리를 위해 소수의 데이터 세그먼트들에 고속으로 접근하기에 적합한 램(RAM)과 대비된다.) 시리얼 반도체 메모리는 대표적으로 다소 이이피롬(Electrically Erasable and Programmable Read Only Memory, EEPROM)의 형태이다. 비휘발성 반도체 메모리의 선택으로는 플래시 메모리로서, USB 메모리 스틱, 디지털 카메라용 CF/SD 메모리 카드, 이동전화 및 MP3 플레이어와 같은 장치에 광범위하게 사용된다. 그러나, 현재 기술로 반도체 메모리는 하드 드라이버를 대체하기에는 여전히 너무 고가이다. 더욱이, 이러한 메모리는 제한된 쓰기 내구성과 쓰기 대기시간에 따른 문제가 있다. 특히, 플래시 메모리는 수명이 약 1000회 까지 쓰기 동작을 하나, 그 후에는 신뢰성과 성능에 저하가 발생한다. 또한, 플래시 메모리는 데이터 저장을 위해 큰 커패시턴스를 충전해야 할 필요로 인해 쓰기 대기시간이 길어진다. 추가로, 플래시 메모리는 약 40Mbit/㎜2(약 25Gbit/in2)의 저장밀도 한계가 있다.
구체적인 예로, 오늘날의 플래시 칩은 약 15Gbit/in2의 면적밀도로 데이터를 저장한다. ULSI 칩은 제조하는데 약 제곱인치당 100달러가 들므로, 플래시 메모리의 비트당 가격은 약 1마이크로 센트이다. 비교로, 오늘날의 하드 드라이버는 제조하는데 약 100달러가 들며 이는 저장용량에 따라 많이 변하지 않아서, 큰 PC 디스크 드라이버, 더 작은 랩탑 디스크 드라이버 또는 디지털 카메라용의 작은 폼팩터 드라이브 모두 대략 같은 비용이 든다. 100 GByte의 PC 디스크 드라이버에 대해, 비트당 비용은 0.01 마이크로 센트로, 즉, 플래시 메모리보다 약 100배 더 저렴하다. 다른 한편으로, 2 GByte의 카메라용 소형 디스크 드라이버는 비트당 비용이 약 1마이크로 센트이며, 플래시 메모리와 같다. 플래시 메모리와 하드 드라이브간에 상업적 거래는 MP3 플레이어 시장에서 가장 두드러지며, 상기 시장에서는 더 작은 용량의 플레이어들은 플래시 메모리를 기초로 하고, 더 큰 용량의 플레이어들은 하드 드라이버를 기초로 한다.
비트당 비용 뿐만 아니라, 또 다른 대용량 저장장치의 핵심 파라미터는 정보의 밀도이다. 디스크 드라이버와 플래시 메모리 모두는 오늘날의 최첨단 기술의 리소그래피에 의해 저장될 수 있는 정보의 밀도에 있어서 중요한 한계가 있다. 플래시 메모리의 경우, 리소그래피는 기본 저장셀을 형성하고, 일반적인 셀은 대략 면적내에 10F2이며, 여기서, F는 사용시 리소그래피를 하여 제작될 수 있는 최소 배선폭(feature size)(현재 90㎚이나 곧 65㎚가 됨)이다. 하드 디스크 드라이버의 경우, 리소그래피는 쓰기 자기장이 얼마나 잘 집속되는 가를 정의하는 쓰기 헤드내의 갭과, 이에 따라 쓸 수 있는 최소 비트크기를 정의하는데 사용된다. 따라서, 이들 양 기술의 저장밀도는 갑작스레 (그리고 예상치 못하게) 바꾸지 않고는 리소그래피 수행시 크기 도약 주문을 할 수 없게 된다.
데이터 저장밀도를 단계적으로 높이는 것이 몇가지 이유에서 매우 바람직하다.
첫째, 소비자와 컴퓨터 애플리케이션은 항상 더 많은 메모리를 사용할 수 있다. 둘째, 개인휴대정보 단말기(PDA) 및 이동전화와 같은 모바일 장치들은 주로 랩탑 및 데스크탑 컴퓨터와 결합된 파일 저장공간의 용량을 매우 작은 장치에 제공할 필요가 있다. 이러한 소형화는 상당한 고밀도 메모리로만 달성될 수 있다. 셋째, 하드 디스크가 지속하는 유일한 이유는 저장된 데이터의 비트당 비용이 반도체 등가물(예컨대, 플래시 또는 전지보충(battery-backed) DRAM)보다 100배 더 낮다는 것이다. 플래시 메모리를 이용해 컴퓨터에 100GB의 파일 저장(일반적인 하드 디스 크 용량)을 제공한다면 현재 가격으로 약 1만 달러가 들 것이다. 리소그래피는 짧은 기간내에 10-100배 만큼 향상될 수 없기 때문에, 저장밀도를 높이기 위한 다른 방안이 요구된다.
본 출원인의 견해는 현재 리소그래피를 이용한 크기 주문에 따라 저장밀도를 높이기 위한 유일한 방법은 2차원 장치에서 3차원 장치로 이동하는 것이다. 이는 리소그래피의 최소 배선폭을 줄이지 않고도 총 저장된 정보량을 늘리게 한다. 그러나, 이 때 가능한 3차원 고체 메모리에 대한 유일한 접근은 간단히 서로의 상단에 장치들의 층을 이루는 것으로, 각 층은 전기연결을 필요로 한다. 따라서 제조과정에서 공정단계 수가 층의 개수에 따라 늘고, 제조비용은 공정단계 수에 의해 부분적으로 결정되기 때문에, 실제 비트당 비용은 떨어지지 않게 된다.
필요로 하는 것은 전기연결들(및 이에 따른 공정단계들)이 저장장치의 각 부분에 대해 이루어질 필요가 없도록 3차원(3D) 데이터 저장장치로부터 원격으로 비트를 읽고 쓰는 방법이다.
전자기 장치(magneto-electric device)들은 (ⅰ)비휘발성이고 (ⅱ)멀리서도 발생되고 감지될 수 있는 자기장에 의해 작동될 수 있기 때문에 이 요건을 이행할 가능성이 있다. 제안한 데이터 저장장치용 전자기 장치는 단일 도메인(single domain) 장치와 도메인 벽(domain wall) 장치의 2부류로 광범위하게 분류될 수 있다. 자기 RAM 셀과 같은 단일 도메인 장치는 장치내 모든 스핀들이 함께 빽빽하게 고정되도록 시도한다. 도메인 벽 장치는 상기 도메인 벽 자체의 위치 조작을 통해 다른 데이터 상태를 나타낸다.
3D 자기 메모리 장치의 한 종류를 파킨과 첸이 IBM(International Business Machines Corporation)에서 개발하였다[1-6]. 이 자기 메모리 장치는 데이터 트랙 또는 레이스 트랙으로서 이 그룹에 언급되는 강자성 나노와이어를 기초로 한다. 특히, 나노 와이어에 있는 도메인 벽을 이용해 상기 나노와이어를 따라 번갈아 지향된 복수의 단일 도메인들에 연속적으로 데이터를 부호화한다. 장치는 스핀계열의 전자장치를 이용해 데이터를 읽고 쓴다. 전류가 나노와이어에 가해져 읽기 또는 쓰기 소자들을 지나며 전류방향으로 트랙을 따라 자기 도메인을 움직인다. 도메인 벽을 지난 전류는 전류 흐름방향으로 도메인 벽을 움직이게 작동한다. 전류가 도메인을 통과함에 따라, "스핀 분극(spin polarized)"된다. 이 스핀 분극된 전류가 도메인 벽을 지나 다음 도메인으로 지나갈 때, 스핀 토크(spin torque)를 일으킨다. 이 스핀 토크는 도메인 벽을 움직인다. 이러한 설계의 핵심적인 해결은 스핀분극효과로 헤드간(head-to-head) 도메인 벽과 테일간(tail-to-tail) 도메인 벽 모두가 나노와이어를 따라 같은 방향으로 움직여 상기 나노와이어를 따라 상기 도메인들에 의해 부호화된 데이터를 일종의 파이프라인으로 이동시킨다. 그러나, 해결책일 뿐만 아니라, 이 스핀분극효과의 이용은 동시에 이 원리에 기초한 임의의 장치에 대해서는 심각한 제한이 된다. 이는 헤드간 도메인 벽과 테일간 도메인 벽의 나노와이어를 따른 전류유도 전파는 완전한 제어하에 있어야 하기 때문인데, 인접한 헤드간 도메인 벽과 테일간 도메인 벽이 거의 같은 속도로 전파하지 않는다면, 함께 모여 소멸되므로, 도메인에 의해 부호화된 데이터를 손상하게 된다.
예컨대, 나노와이어를 따른 어떤 이질성(inhomogeneity)이 인접한 도메인 벽 들 간에 차동 이동을 초래하여 도메인 벽의 전파 속도에 영향을 끼칠 수 있다. 이런 장치가 프로토타입 단계에서 제품장치로 규모가 커짐에 따라 이러한 장치의 전파속도를 반드시 제어하는 것이 제조 관점에서 점점 더해가는 과제가 될 것이다.
본 출원인의 그룹과 다른 그룹의 도메인 벽 장치에 대한 최근 연구가 하기에 더 상세히 거론되어 있다. 나노스케일 와이어에서 도메인 벽의 핵형성(Nucleation)과 전파 특성들이 연구되었다[7-11]. 특히, (임계치) 도메인 벽 핵형성 자기장이 (임계치) 도메인 벽 전파 자기장보다 상당히 더 큰 나노구조가 만들어 질 수 있음을 보였다. 이러한 접근으로 나노와이어는 약 200 에르스텟(Oe)의 핵형성 자기장과 단지 약 3 에르스텟(Oe)의 전파 자기장으로 제조될 수 있다. 이는 도메인 벽이 전파 자기장과 핵형성 자기장 사이의 크기를 갖는 적절한 구동 자기장을 이용해 추가 도메인 벽들이 핵형성되게 하지 않고도 나노구조내에 전파될 수 있다는 것을 의미한다. 더욱이, 새 도메인 벽들은 핵형성 자기장보다 더 큰 크기를 갖는 국소 자기장(local field)을 가함으로써 나노구조의 국소적인 부분에 제어되는 식으로 선택적으로 핵형성될 수 있다. 따라서, 도메인 벽이 제어되고 안정적이며 재생가능한 방식으로 핵형성(즉, 생성)되고 이동되며 소멸되는 나노구조가 검증되었다. 도메인 벽의 유무는 자기광학적 켈 효과(Magneto optic Kerr effect, MOKE) 장치[11] 또는 비등방성 자기저항(Anisotropic Magneto Resistance, AMR) 장치[12]와 같은 적절한 센서를 이용해 나노구조의 국소적인 부분에서 감지될 수 있다.
본 출원인은 싸이클로이드 경로를 따르는 나노와이어 구역을 제공함으로써 논리 NOT 게이트 기능이 달성될 수 있는 데이터 저장장치[8,10]를 제조하기 위해 도메인 벽이 어떻게 이용될 수 있는지 검증하였다. 나노와이어를 따라 이들 싸이클로이드를 반복함으로써 일련의 메모리 장치로서 동작하는 데이터 저장 파이프가 제조될 수 있다.
나노와이어에서 도메인 벽의 전파는 도메인 벽을 고정시키는 역할을 하는 트랩을 이용하여 제어될 수 있음을 또한 보였다[8,9]. 트랩의 한 형태로 코너가 사용되고 트랩의 또 다른 형태로 쐐기형 노치가 사용된다[9]. 이들 트랩은 임계치 전파 자기장에서 국소적인 증가를 제공한다. 나노와이어용 전파 자기장보다 더 크고 트랩용 국소 전파 자기장보다 작은 자기장을 가함으로써, 도메인 벽은 와이어를 따라 트랩으로 이동되어 상기 트랩에서 고정된 채로 있을 수 있다. 그런 후 도메인 벽은 트랩용의 국소적인 전파 자기장을 넘는 자기장을 다시 증가시킴으로써 고정해제되고 와이어를 따라 이동될 수 있다.
종래 연구를 발판으로, 본 발명의 목적은 고밀도로 대용량 저장을 증감할 수 있는 도메인 벽 조작을 기초로 데이터 저장장치 및 방법을 제공하는 것이다.
본 발명에 따르면, 기판과, 상기 기판상에 3차원으로 배열된 자성물질의 나노와이어 어레이와, 상기 나노와이어를 따라 제 1 방향으로 정렬 및 반대방향 정렬이 교번하는 구성요소의 작동에 의해 피닝 사이트(pinning site)들 사이에 상기 나노와이어를 따라 도메인 벽을 움직일 수 있는 조작 자기장을 발생하도록 배열된 자기장원(magnetic source)과, 상기 제 1 방향을 갖는 상기 조작 자기장의 정렬 및 반대방향 정렬과 동기로 헤드간 도메인 벽과 테일간 도메인 벽이 있는 피닝 사이트에 디피닝 신호(depinning signal)를 교대로 가하여 상기 헤드간 도메인 벽과 테일간 도메인 벽의 교번하는 이동에 의해 상기 제 1 방향으로 상기 나노와이어를 따라 자기 도메인을 이동시키도록 배열된 디피닝 신호 발생기를 구비하고, 상기 나노와이어는 y 방향으로 뻗어 있으며 한 더미의 나노와이어층을 형성하며 x 및 z 방향으로 서로 이격되어 있고, 각 나노와이어는 길이를 따라 단일 자기 도메인들을 유지할 수 있도록 형성되고, 자기 도메인들은 도메인 벽에 의해 분리되어 있으며, 상기 나노와이어는 길이를 따라 복수의 도메인 벽 피닝 사이트들을 갖는 직렬 데이터 저장장치가 제공된다.
이 장치로, 외부 자기장과 국소적으로 가해진 에너지 펄스, 예컨대 열 에너지와 조합하여 자기 나노와이어 아래로 정보가 이동될 수 있다. 구성은 z방향으로(지면 밖으로) 거의 식별가능하게 증감될 수 있어, 저장된 정보의 매우 조밀한 3D 네트워크가 구현되게 된다. 모든 데이터 읽기 및 쓰기 활동은 단일 중첩층과 CMOS(Complementary metal oxide semiconductor)의 기본 레벨 또는 다른 집적회로 기반으로 수행될 수 있어, 다른 z 방향으로 적층된 저장층에 다중층 전기연결을 만들 필요가 없다. 중요하기로는, 다중층 저장층은 모두 동일한 마스크 또는 다른 리소그래피 디자인을 이용할 수 있어, 단일 리소그래피 단계로 제조될 수 있다; 다른 층들은 초격자형 증착에 의해 형성된다. 즉, 자성물질의 층이 증착되고 뒤이어 스페이서와 같은 비자성물질층이 증착되며, 이어서 자성물질의 또 다른 층이 이하 등등 모두 단일 리소그래피 노출로 증착된다. 이 두가지 점은 제조비용이 층 개수에 따라 증감되지 않는 것을 의미한다. 변하는 모든 것은 증착에 걸리는 시간이며, 이는 단지 수지비용만이 적게 추가된다.
도메인 벽 피닝 사이트는 예컨대 내측 또는 외측노치를 만들기 위해 나노와이어에 국소적 협소 또는 확대 형태와 같이 상기 나노와이어를 따라 치수 변화에 의해 다양한 방식으로 생성될 수 있다.
리드-인 위치에서 적어도 핵형성 자기장 중 하나를 국소적으로 가함으로써 상기 나노와이어에 새로운 자기 도메인을 선택적으로 만들도록 각 나노와이어에 대해 하나씩 배열된 복수의 핵형성 자기장 발생기가 제공되는 것이 바람직하다.
장치는 나노와이어층의 계단식 종료에 의해 형성된 x 방향으로 뻗어 있는 복수의 계단들에 의해 형성된 데이터 입력측을 가질 수 있다. 상기 입력측에 각 계단을 형성하도록 종료된 나노와이어층은 각 경우 최하위 나노와이어층 또는 최상위 나노와이어층일 수 있다.
리드-아웃 위치에서 상기 나노와이어의 자기장을 측정하도록 각 나노와이어에 대해 하나씩 배열된 복수의 자기장 검출기가 제공되는 것이 바람직하다.
장치는 각 나노와이어층의 계단식 종료에 의해 형성된 x 방향으로 뻗어 있는 복수의 계단들에 의해 형성된 데이터 출력측을 가질 수 있다. 출력측 데이터에 각 층을 형성하도록 종료된 나노와이어층은 각 경우 최하위 나노와이어층 또는 최상위 나노와이어층일 수 있다.
출력측의 종단부 타입은 입력측의 종단부 타입과 상보적이어서 일측이 최상위 종단부를 갖고 타측은 최하위 종단부를 갖는 것이 제조의 편이를 위해 바람직하다. 더욱이, 제조의 편이를 위해, 동일한 나노와이층에 대한 데이터 입력 및 출력측 계단은 y 방향으로 동일한 범위를 갖는다면 또한 바람직하다.
본 발명은 또한 길이를 따라 복수의 도메인 벽 피닝 사이트를 갖는 나노와이어내의 헤드간 도메인 벽과 테일간 도메인 벽에 의해 각각 속박된 자기 도메인들에 부호화된 데이터를 직렬 저장하는 방법으로서, (a) 상기 나노와이어를 따라 제 1 방향으로 정렬 및 반대방향 정렬 사이에서 교번하는 구성요소를 갖는 조작 자기장을 가하는 단계와, (b) 상기 자기 도메인들이 상기 헤드간 도메인 벽과 상기 테일간 도메인 벽의 교번하는 이동에 의해 상기 제 1 방향으로 상기 나노와이어를 따라 이동하도록 상기 제 1 방향을 갖는 상기 조작 자기장 성분의 정렬 및 반대방향 정렬과 동기로 헤드간 도메인 벽과 테일간 도메인 벽이 있는 피닝 사이트에 디피닝 에너지를 번갈아 가하는 단계를 포함하는 데이터 직렬 저장방법을 제공한다.
상기 방법은 바람직하게는 (c) 상기 단계(a) 및 (b)를 수행하는 한편, 상기 제 1 방향으로 상기 나노와이어에 대해 순차적으로 데이터를 리드-인하기 위해, 상기 리드-인 위치에 적어도 핵형성 자기장 중 하나를 국소적으로 가하여 상기 나노와이어에 새 자기 도메인들을 선택적으로 형성하는 단계를 더 포함할 수 있다. 상기 리드-인 위치는 바람직하게는 도메인 벽이 상기 제 1 방향으로 상기 나노와이어로부터 멀리 이동하는 나노와이어와 결합된 나노와이어의 단부에 있다.
상기 방법은 바람직하게는 (d) 상기 단계(a) 및 (b)를 수행하는 한편, 상기 제 1 방향으로 상기 나노와이어로부터의 데이터를 순차적으로 리드-아웃하기 위해, 상기 리드-아웃 위치에서 상기 나노와이어의 자기장을 반복적으로 측정하는 단계를 더 포함한다. 리드-아웃 위치는 바람직하게는 도메인 벽이 상기 제 1 방향으로 상기 나노와이어쪽으로 이동하는 상기 나노와이어와 결합된 나노와이어의 단부에 있다.
필요하다면 역방향으로 나노와이어에 있는 데이터를 또한 이동시킬 수 있다.
따라서, 본 발명은 (e) 상기 헤드간 도메인 벽과 테일간 도메인 벽의 교번하는 이동에 의해 자기 도메인들이 상기 제 1 방향과 반대인 제 2 방향으로 상기 나노와이어를 따라 이동되도록, 상기 제 1 방향을 갖는 조작 자기장 성분의 정렬 및 반대방향 정렬과 동기로 상기 헤드간 도메인 벽과 상기 테일간 도메인 벽이 있는 피닝 사이트에 디피닝 에너지를 교대로 인가하는 단계를 더 포함할 수 있다.
다른 실시예에서, 데이터는 상기 데이터가 나노와이어의 일단에 입력되고 타단에서 출력될 때 달성된 FIFO(선입선출) 저장방법에 반대로 FILO(선입후출) 저장방법을 제공함으로써 입력되었을 때와 동일한 단부를 리드-아웃할 수 있다. 즉, 상기 방법은 (f) 상기 단계(a) 및 (b)를 수행하는 한편, 상기 제 2 방향으로 상기 나노와이어로부터 데이터를 순차적으로 리드-아웃하기 위해, 상기 리드-아웃 위치에서 상기 나노와이어의 자기장을 반복적으로 측정하는 단계를 더 포함한다.
상기 디피닝 에너지를 가하기 위한 본 바람직한 구현은 광학과 같이 원칙적으로 다른 형태의 에너지가 사용될 수 있으나 일반적으로 피닝 사이트에 가까이 지나는 가열 전극을 이용한 전기유도 가열에 의한 것이다.
본 발명의 다른 태양에 따르면, 나노와이어의 길이를 따라 단일 자기 도메인 벽을 지지할 수 있는 자성물질의 나노와이어를 이용한 직렬 데이터스트림을 도입, 저장 및 리드-아웃하는 방법으로서, 상기 나노와이어에는 상기 나노와이어의 길이를 따라 복수의 도메인 벽 피닝 사이트들이 있으며, 각 노나와이어는 상기 나노와이어에 대한 전파 자기장과 상기 피닝 사이트에 국소적으로 강화된 전파 자기장 사이의 강도를 갖는 조작 자기장의 작동하에 상기 나노와이어를 따라 도메인 벽이 움직일 수 있도록 형성되고, 인접한 피닝 사이트들 사이의 상기 나노와이어내 도메인 벽들을 움직이게 하도록 상기 조작 자기장을 가하는 단계와, 도입위치에 적어도 핵형성 자기장의 국소 자기장을 가함으로써 상기 도입위치에서 상기 나노와이어내 도메인 벽을 선택적으로 도입하는 단계와, 선택된 상기 피닝 사이트에 국소적으로 강화된 전파 자기장을 일시적으로 상기 조작 자기장 아래에 낮추도록 상기 나노와이어가 활성화되는 한편, 상기 피닝 사이트 중 선택된 하나에 디피닝 에너지를 가함으로써 한 피닝 사이트로부터 다음 피닝 사이트로 계단식 형태로 상기 도입위치로부터 멀리 상기 나노와이어를 따라 상기 도입된 도메인 벽을 이동시키는 단계와, 상기 도메인 또는 도메인 벽에 의해 부호화된 데이터를 읽도록 상기 나노와이어상에 적어도 하나의 리드 위치에서 상기 나노와이어의 자기장을 측정하는 단계를 포함하며, 상기 조작 자기장이 인가되는 동안 상기 나노와이어가 활성화되고, 상기 도메인 벽 또는 상기 도메인 벽에 의해 형성된 자기 도메인 벽은 데이터를 부호화하는데 사용되는 직렬 데이터스트림을 도입, 저장 및 리드-아웃하는 방법.이 제공된다.
특정한 또는 바람직한 태양 및 실시예들은 또한 청구의 범위에 나타나 있다.
정의
도메인 벽: 자화(magnetization)가 반대로 정렬된 자기 도메인들 간의 인터페이스.
횡 도메인 벽: 자화가 도메인 벽 면에서 단일 방향으로 우세하게 정렬된 도메인 벽. 두께(수직 치수)보다 폭(수평 치수)이 훨씬 더 큰 일반적인 자기 나노와이어에서, 자화 정렬은 횡단면의 길이 치수를 따라 정렬되거나 반대로 정렬된 2 상태 중 한 상태에 있게 된다[13]. 이들 2개 상태를 '업(up)' 및 '다운(down)' 키랄성(chirality) 상태라 한다. 횡 도메인 벽은 횡단면이 더 작은 나노와이어에 형성되는 경향이 있다[13].
소용돌이형 도메인 벽(vortex domain wall): 자화가 도메인 벽에서 소용돌이 또는 나선형 패턴을 형성하는 도메인 벽. 소용돌이형 도메인 벽은 평면에서 볼 때 자화패턴의 시계방향 또는 반시계방향 배향을 갖게 되고, 이들 2 상태를 시계방향 또는 반시계방향 키랄성이라 한다[13]. 소용돌이형 도메인 벽은 횡단면이 더 큰 나노와이어에 형성되는 경향이 있다[13].
헤드간 도메인 벽(Head-to-head domain wall): 일반적으로 양의 정자기 전하 축적물과 결합되는 "북쪽(north)" 단부들 또는 인접한 자기 도메인의 헤드들 간의 도메인 벽.
테일간 도메인 벽(Tail-to-tail domain wall): 일반적으로 음의 정자기 전하 축적물과 결합되는 "남쪽(south)" 단부들 또는 인접한 자기 도메인의 헤드들 간의 도메인 벽.
나노와이어: 자화가 나노와이어의 길이방향 축과 정렬되는 비등방성 형태를 족히 갖는 자성물질로 제조된 도메인 벽 도관(domain wall conduit). 일반적으로 퍼멀로이(permalloy)(Ni80Fe20)와 같은 연성 자성물질로 제조됨. 일반적으로 마이크로 이하 범위, 예컨대, 0.2㎛(200㎚) 미만의 폭을 가짐. 보다 상세하게는 종래 리소그래피로 달성할 수 있는 크기의 폭임(현재 90㎚이며 곧 65㎚가 될 것이나, 더 줄어들고 있음).
도메인 핵형성 자기장(Domain nucleation field): 나노와이어에 어떠한 역(逆) 도메인도 기존재하지 않는 경우 나노와이어의 자화를 역전시키기 위해 가해야 할 필요가 있는 최소 자기장인 임계 자기장.
도메인 전파 자기장(Domain propagation field): 나노와이어를 따라 도메인 벽을 움직이기 위해 가해야만 하는 최소 자기장인 임계 자기장.
도메인 벽 피닝 사이트(Domain wall pinning site): 나노와이어가 한 위치에 있는 도메인 벽의 에너지를 기설정된 (즉, 자연적으로 발생하지 않는) 조절을 통해 국소적으로 강화된 전파 자기장이 유도되게 하는 나노와이어를 따른 위치.
디피닝 자기장(Depinning field): 피닝 상태를 지나(그리고 벗어나) 도메인 벽을 움직이게 하는데 필요한 국소적으로 강화된 도메인 전파 자기장.
조작 자기장(Operating field): 상기 전파 자기장과 상기 디피닝 자기장 사이의 세기를 갖는 자기장.
디피닝 에너지(Depinning enegy): 상기 국소적으로 강화된 도메인 전파 자기장을 상기 조작 자기장 아래로 일시적으로 낮추기 위해 피닝 사이트에 가해야 하는 에너지.
내측 노치: 나노와이어를 국소적으로 협소하게 함으로써 발생된 도메인 벽 피닝 사이트의 타입.
외측 노치: 나노와이어를 국소적으로 확대시킴으로써 발생된 도메인 벽 피닝 사이트의 타입.
노치: 내측 또는 외측 노치.
조작 자기장 등과 같이 "자기장(field)"이라는 말은 대부분의 경우 도메인 벽을 조작하기 위한 나노와이어의 면에 있는 실질적인 구성요소인 자기장을 의미하는 것으로 이해된다.
본 발명의 특정 실시예들은 첨부도면을 참조로 단지 예로써 기술되어 있다.
도 1은 내측 노치가 있는 일예의 나노와이어를 도시한 개략도이다.
도 2a는 내측 노치가 있는 나노와이어를 도시한 주사전자현미경(SEM) 이미지이다.
도 2b는 외측 노치가 있는 나노와이어를 도시한 주사전자현미경(SEM) 이미지이다.
도 3a, 도 3b 및 도 3c는 도메인 벽 전파를 위한 내측 노치가 있는 예시적인 나노와이어 구조의 자기광학 켈 효과(MOKE)에 의해 측정된 나노와이어 본체의 직선부에서(도 3a), 노치 통과 후에(도 3b), 그리고 나노와이어의 종단부(도 3c)에서의 히스테리시스 곡선을 도시한 유사한 도면들이다.
도 4a는 각각의 전파 자기장(흰 원), 핵형성 자기장 X(흰 사각형) 및 핵형성 자기장(검은 사각형)에 대해 내측 노치들이 있는 많은 예시적인 구조들에 대한 노치 크기 대 스위칭 자기장을 도시한 그래프이다.
도 4b는 각각의 전파 자기장(흰 원), 핵형성 자기장 X(흰 사각형) 및 핵형성 자기장(검은 사각형)에 대해 외측 노치들이 있는 많은 예시적인 구조들에 대한 노치 크기 대 스위칭 자기장을 도시한 그래프이다.
도 5는 시간의 연속적인 증가시 자기 도메인의 운동이 명백한 동일한 나노와이어를 상단에서 바닥까지 도시한 개략도이다.
도 6은 본 발명을 구현한 메모리 장치의 입력측의 yz면에서 본 개략적인 측면 횡단면도이다.
도 7은 본 발명을 구현한 메모리 장치의 출력측의 yz면에서 본 개략적인 측면 횡단면도이다.
도 8은 본 발명을 구현한 메모리 장치의 중앙부의 xz면에서 본 개략 평면도이다.
도 9a는 본 발명을 구현한 메모리 장치의 중앙부의 xz면에서 본 개략 측면도이다.
도 9b는 도 9a의 노치가열 방식에 대한 다른 노치가열 방식을 예시하도록 제공된 단일 나노와이어와 결합된 가열 전극 필라의 xy면에서 본 개략 평면도이다.
도 9c는 다른 실시예에 따른 메모리 장치의 중앙부의 xz면에서 본 개략 측면도이다.
도 9d는 도 9c의 실시예의 단일 나노와이어와 결합된 가열 전극 필라의 xy면 에서 본 개략 평면도이다.
도 10a는 도 8 및 도 9a에 도시된 바와 같이 메모리 장치의 동일부를 위에서 본 개략 사시도이다.
도 10b는 도 8 및 도 9a에 도시된 바와 같이 메모리 장치의 동일부를 아래에서 본 개략 사시도이다.
도 11은 본 발명을 구현한 메모리 장치에 대한 자기장 소스의 yz면에서 본 개략 횡단면도이다.
도 12a 및 도 12b는 본 발명을 구현한 메모리 장치의 입력측의 제조를 도시한 yz면에서 본 개략적인 측면 횡단면도이다.
도 13a 및 도 13b는 본 발명을 구현한 메모리 장치의 출력측의 제조를 도시한 yz면에서 본 개략적인 측면 횡단면도이다.
도 14a는 제조과정에 사용되는 쉐도우 마스크와 웨이퍼의 xy면에서 본 개략 평면도이다.
도 14b는 도 14a와 동일한 특징의 zy면에서 본 개략 측면도이다.
도 15a는 다른 실시예에 따른 메모리 장치의 중앙부를 도시한 나노와이어를 관통한 xy면에서 본 부분 개략평면도이다.
도 15b는 도 15a의 I-I면을 관통하는 수직부의 yz면에서 본 개략 측면도이다.
도 15c는 도 15a의 Ⅱ-Ⅱ면을 관통하는 수직부의 yz면에서 본 개략 측면도이다.
본 발명은 다양한 변형 및 다른 형태로 허용되는 한편, 구체적인 실시예들이 도면에 도시되어 있고 본 명세서에 상세히 기재되어 있다. 그러나, 도면과 상세한 설명은 본 발명을 개시된 특정 형태로 제한하려는 것이 아니라, 반대로, 본 발명은 청구의 범위에 정의된 바와 같이 본 발명의 기술사상과 범위내에 있는 모든 변형, 균등물 및 대체물을 포함할 수 있음을 알아야 한다.
도 1은 와이어의 일측을 따라 복수개의 내부 노치들(12)이 있는 나노와이어(10)의 일부분을 도시한 개략도이다. 나노와이어(10)는 도면에서 뿐만 아니라 본 발명의 실시예에 대한 하기의 상세한 설명에서 y 방향으로 정한 방향으로 뻗어 있는 비교적 길고 가는 와이어인 것으로 도시되어 있다. 나노와이어는 도시된 부분 보다 길이 'l'(y 방향)과 폭 W(x 방향)가 더 길다. 나노와이어 폭은 일반적으로 마이크론 이하, 예컨대, 0.2㎛(200㎚) 미만, 보다 상세하게는, 종래 리소그래피로 달성될 수 있는 크기의 폭이다(현재 130㎚에서 65㎚이나 더욱 줄어들고 있음). 물론 나노와이어는 또한 상기 나노와이어의 증착에 의해 형성된 깊이 'd'를 z 방향으로 갖게 된다. 일반적으로, 나노와이어는 화학기상증착(Chemical Vapor Deposition, CVD), 물리기상증착(Physical Vapor Deposition, PVD), 증발열 또는 스퍼터링과 같은 몇몇 증착공정의 형태로 제조되어 일반적으로 1㎚에서 100㎚ 범위의 두께를 갖게 된다. 나노와이어는 퍼멀로이(NixFey, 여기서 x=80±2, y=20±2)와 같은 연성의 자성물질로 제조된다. 상기 자성물질은 균질하거나 비균질할 수 있다. 균질한 자성물질로는 강자성 물질과 상자성 물질을 포함한다. 특정 예들로는 퍼멀로이, 다른 니켈-철 합금, 코발트-철 합금, 또는 니켈-코발트-철 합금이다. 다른 예들로는 Si, B, Zr, Hf, Cr, Pd, 및 Pt 중 하나 이상을 선택적으로 포함한 Ni, Co, 및 Fe 중 하나 이상을 포함한 합금이다.
나노와이어는 집적회로 소자들과 함께 집적하기 위해 적합한 기판재료, 일반적으로 실리콘(Si) 또는 다른 반도체 기판상에 증착된다.
도 1에서, 많은 내측 노치들(12)이 국소적으로 나노와이어 폭을 줄이도록 삼각형 형태로 개략적으로 도시되어 있다. 일반적으로, 노치의 형태는 변하며, 본 출원인은 전위 장벽(또는 벽)의 활성 크기가 대략 노치면적에 따라 증감될 것으로 예상할 수 있기 때문에 노치를 면적으로(xy면으로) 나타낸다. 노치들 모두가 나노와이어의 일측에 도시되어 있으나, 이들은 와이어의 어느 한 면에 있을 수 있다. 예컨대, 상기 노치들이 상기 와이어를 따라 일측과 타측에 번갈아 있을 수 있다.
더욱이, 나노와이어의 일측에, 예컨대, 맞은편 측면에 더 많이 폭 조정이 발생할 수 있다. 부합하는 수축들 또는 확장들이 예컨대 모래시계 또는 리브 구조(ribbed structure)를 형성할 수 있다. 메모리 장치에서, 각 와이어를 따라 매우 많은 노치들이, 일반적으로 수백 또는 수천 개의 노치들이 있게 된다. 하기에서 이해되는 바와 같이, 와이어에 저장될 수 있는 최대 데이터 비트 수는 기본적으로 노치의 개수에 따라 선형적으로 증감하므로, 상기 노치들의 개수는 장치의 메모리 사양에 따라 선택되어 진다. 노치들 간의 거리는 기본적으로 유연할 수 있다. 장치는 단지 단일 자기 도메인들이 있도록 보장하기 위해 노치간 거리가 충분히 짧을 것을 필요로 한다. 그러나, 실제 목적으로, 도시된 바와 같이 나노와이어를 따라 규칙적 인 노치 간격을 갖는 것이 편리할 것이다. 규칙적인 노치 간격은 또한 주어진 자기장 세기에서 노치들 사이의 도메인 벽 전파시간이 잘 정의되게 보장할 것이다. 일반적으로, 본 출원인은 1㎜에서 1㎝ 또는 수 ㎝ 크기일 수 있는 칩 크기까지의 나노와이어의 길이와, 예컨대, 현재 90㎚이나 곧 65㎚가 되는 현재 상태의 해당기술분야의 리소그래피 공정으로 달성될 수 있는 노치 간격을 고려하여 아마도 1,000에서 100,000개의 노치들을, 가장 가능하게는 수천 내지 수만개의 노치들을, 나노와이어에 형성한다. 나노와이어는 직선일 필요가 없는 것이 또한 주목된다. 이 점에서, 나노와이어에서 약 30도 미만의 얕은 벤드(bend)들은 상당한 도메인 벽 피닝효과를 나타낼 수 없다는 것이 알려져 있다. 따라서 벤드들은 예컨대 장치 집적을 위해 편리할 때 합체될 수 있다.
나노와이어에 있는 개략적으로 도시된 도메인들을 거론한다. 각각의 자기 모메인(14)은 종래 방식으로 자기 모멘트를 나타내는 화살표로 도시되어 있다. 각 도메인은 xz 면으로 뻗어있는 도메인 벽(16,18)에 의해 속박되어 있고 나노와이어의 각 단부에서 나노와이어의 y 말단에 또는 노치에 고정된다. 해당기술분야에서 이해되는 바와 같이, 나노와이어 도메인 벽은 2부분으로, 즉, 헤드간 도메인 벽(16)과 테일간 도메인 벽(18)으로 나누어지며, 그 의미는 자체로도 쉽게 알게 된다. 헤드간 도메인 벽은 양의 정자기 전하를 지니며 테일간 도메인 벽은 음의 정자기 전하를 지닌다. 헤드간 도메인 벽은 검은선으로 도시되고 테일간 도메인 벽은 흰선으로 도시되어 있다. 도메인 벽들에 대한 양전하와 음전하가 또한 개략적으로 도시되어 있다.
따라서, 나노와이어는 도메인의 자기 모멘트들이 상기 나노와이어의 y축과 정렬되기에 충분한 형태의 비등방성을 갖는 자성물질로 제조된 도메인 벽 도관을 구성하는 것을 알게 된다. 도메인 벽의 영역에 있는 자기정렬은 종래기술[13,14]로부터 이해되는 바와 같이 더욱 복잡할 것이라 생각된다.
각각의 노치는 A, B, 또는 C의 반복순서로 표기된다. 이는 공통 가열전극들로 어드레스싱을 나타내기 위해 표기한 어드레스이다. "A" 노치는 제 1 그룹의 가열전극들과 공통으로 어드레스되고, "B" 노치는 제 2 그룹의 가열전극들과 공통으로 어드레스되며, "C" 노치는 제 3 그룹의 가열전극들과 공통으로 어드레스된다. 이들 전극들은 필요시 저항(줄) 열에 의해 노치를 국소적으로 가열하도록 이용되는 금속(예컨대, 알루미늄, 금, 또는 동)이거나 금속성(예컨대, 자멸(suicide) 또는 축퇴 도핑된 반도체(degenerately doped semiconductor))이다. 본 발명을 구현하는 메모리 소자와 관련하여 이들 목적은 간략히 이해될 것이다.
일방향 도메인 전파는 신호 (헤드간 또는 테일간) 도메인 벽이 노치의 소정 그룹(A, B, 또는 C)에 있는 것을 장치 컨트롤러가 항상 알도록 데이터 부호화 방식이 선택되는 경우에만 가능하며, 상기 장치 컨트롤러가 도메인 벽이 있는지 또는 없는지 알 필요가 없다. 이 요건은 부호화될 수 있는 정보의 최대밀도에 제한을 둔다. 특히, 이는 3개의 인접한 노치들이 매 단일 비트에 대해 반드시 사용되어야 하고, 2개의 도메인 벽들이 각 비트를 부호화하는데 반드시 사용되어야 하는 것을 의미한다. 따라서, 한가지 가능한 방식으로는 1이 헤드간 도메인 벽에 부호화된 후 테일간 도메인 벽이 3개 노치들에 걸쳐 전파되는 한편, 임의의 도메인 벽들의 부재 에 의해 0이 같은 길이에 걸쳐 부호화되는 것이다.
일단 물리적 부호화가 선택된 후, 현재 하드 디스크 업계에서 사용되는 데이터 부호화 알고리즘의 표준범위는 파일 데이터를 물리적 데이터로 변환시키고 이이 따라 오류정정을 도입하는데 사용될 수 있다. 특히, (데이터의 열적 안정성을 줄이고 이에 따라 데이터 오류 가능성을 높이는) 정자기 층간 커플링(magnetostatic interlayer coupling)을 줄이기 위해, 동일한 자화방향을 갖는 모든 나노와이어의 긴 블록들이 방지되어야 하는 것이 바람직하다. 이 부분에서 제안된 물리적 부호화를 취하면, 이는 큰 0 블록들이 방지되어야 하는 것을 의미한다. 그레이 코드(Gray codes)와 같은 심볼변환코드가 이를 해결하기 위해 저장되는 데이터에 적용되어야 한다. 디스크의 뻗어 있는 길이로의 데이터 전이가 전혀 없다면 검출전자장치는 위상고정을 잃어버리게 되는 유사한 요건들이 종래 하드 디스크 드라이브들에 있다.
도 2a는 하나의 내측노치가 있는 나노와이어를 도시한 주사전자현미경(SEM) 이미지이다.
도 2b는 하나의 외측노치가 있는 나노와이어를 도시한 주사전자현미경 이미지이다. 이에 대해, 외측노치로 인해 인위적인 도메인 벽 피닝 사이트가 발생되는 것이 주목된다. 외측노치의 경우, 이들은 이 예에서 포텐셜 우물을 형성한 나노와이어의 국소적 확대에 의해 만들어 진다. 예시적인 나노와이어는 폭이 w=120㎚, 깊이가 d=8㎚이며, 외측노치의 높이는 8㎚이고 폭은 120㎚이다.
보다 일반적으로 내측노치 및 외측노치는 인위적인 도메인 벽 피닝 사이트의 일반적인 부류의 예이다. 피닝은 와이어를 따른 위치 함수로서 도메인 벽 에너지에 서의 임의의 충분한 변경에 의해 형성될 것이 예상되는데, 이는 변경이 포텐셜 우물 또는 장벽 중 하나를 형성하기 때문이며, 상기 포텐셜 우물과 장벽 모두가 도메인 벽을 고정시키는 역할을 한다.
노치와 같은 구조적 변화를 일으켜 에너지 변화를 야기하는 2가지 대적하는 방식이 있다. 첫째는 단순히 도메인 벽이 (내측)노치 위치에서 더 짧은 것이다. 도메인 벽 에너지는 길이에 비례하므로, 이것이 에너지 벽을 만들려는 경향이 있다. 대적하는 추세는 국소적인 형태의 비등방성(anisotropy)이 내측노치 부근에서 더 강하다는 것으로, 이는 형태 비등방성이 대략 두께 대 폭 비에 비례하는 사실을 고려하여 두께 대 폭 비(z/x 비)가 더 크기 때문이다. 도메인 벽 에너지는 비등방성의 제곱근에 비례하며, 이는 포텐셜 장벽을 형성한다. 실험은 국소적인 형태 비등방성 효과가 데이터로 제작된 노치들에 대해 내측노치에서의 더 짧은 도메인 벽보다 우세한 것을 나타내지만, 다른 노치 형태와 다른 인위적인 피닝 사이트 타입에 대해서는 내측노치에서의 짧은 도메인 벽이 우세할 수 있다.
내측노치가 도메인 벽의 키랄성에 따라 포텐셜 우물 또는 장벽을 형성할 수 있음이 본 발명자에 의해 입증되었다. 마찬가지로, 외측노치도 도메인 벽의 키랄성에 따라 포텐셜 우물 또는 장벽을 형성할 수 있음이 본 발명자에 의해 입증되었다. 노치가 장벽인지 또는 우물인지 여부는 상기 노치구조에 의해서만 결정되지 않고 오히려 노치구조(예컨대, 내측노치인지 외측노치인지)와 도메인 벽의 성질(즉, 헤드간 또는 테일간) 및 키랄성(즉, 고려되는 도메인 벽이 상방으로 또는 하방으로 정렬된 횡 도메인 벽인지)의 조합에 의해 결정된다. 소용돌이형 도메인 벽에 대한 실험은 본 발명자가 현재 수행하지 않았으므로, 포텐셜 변화와 소용돌이형 도메인 벽의 키랄성 간에 관계 성질이 알려져 있지 않은 것에 유의하라. 피닝 사이트가 포텐셜 우물인지 장벽인지 여부를 입증하는 결정적인 요인은 횡 도메인 벽의 자화가 노치 부근의 자화와 정렬(즉, 평행)되는지 또는 반대방향으로 정렬(즉, 반대방향으로 평행)되는지에 따르며, 상기 자화는 또한 노치를 통한 도메인 벽의 전파 방향에 따른다.
노치와는 별도로, 이온 주입 또는 국소적 합금과 같은 임의의 다른 적절한 방법에 의해 도메인 벽 에너지에서 국소적인 조절이 이루어질 수 있다. 더욱이, 본 출원인은 노치를 만들기 위해 나노와이어 두께를 조절하지 않았고 이 또한 가능하다.
y 방향을 따라 나노와이어에 인가된 선형 자기장(Hy)의 효과에 대하여 나노와이어의 자기적 성질을 논의한다.
도 3a, 도 3b 및 도 3c는 도메인 벽 전파를 위한 외부노치가 있는 도 2b의 예시적인 나노와이어의 자기광학 켈 효과(MOKE) 장치에 의해 측정된 나노와이어의 본체의 직선부에서의(도 3a), 노치를 지나는(도 3b), 그리고 나노와이어의 단부에서 새 도메인 벽의 핵형성을 하는(도 3c) 히스테리시스 곡선을 도시한 그래프이다. 각 그래프는 에스테르 단위(Oe)로 자기장 세기(Hy)에 대한 길이방향(y 방향) 켈 신호를 좌표로 표시한다. 각 그래프의 오른쪽에 측정된 나노와이어 특성의 개략도가 도시되어 있다.
MOKE 장치는 자기적 특성들이 나노와이어를 따라 다른 영역에서 국소적으로 측정되게 한다. 임의의 노치로부터 멀리 있는 나노와이어의 직선부에서(도 3a), 도메인 벽은 약 20 Oe의 자기장으로 이동될 수 있는 반면에, 노치영역에서(도 3b) 도메인 벽이 상기 노치를 통과하도록 하는데 약 40 Oe의 더 큰 자기장이 필요하다. 마지막으로, 도 3c는 나노와이어의 단부에서 새로운 자기 도메인(및 관련된 도메인 벽)을 만들기 위해 약 70 Oe의 여전히 더 큰 자기장이 필요한 것을 나타내고 있다.
예시적인 나노와이어에 대해, 이들 결과는 나노와이어에 이전에 역(逆) 도메인이 전혀 없다면 상기 나노와이어에 자화를 역전시키기 위해 가해야만 하는 자기장인 도메인 핵형성 자기장(도 3c)과, 나노와이어를 따라 도메인 벽을 이동시키기 위해 가해야만 하는 자기장인 도메인 전파 자기장(도 3b)과, 본 명세서내의 다른 곳에 디피닝 자기장(depinning feild)으로 언급되어 있고 노치 또는 다른 피닝 사이트를 가로질러 도메인 벽을 이동시키는데 필요로 하는 국소적으로 강화된 도메인 전파 자기장(도 3a) 간에 명확한 구분을 나타낸다.
내측노치와 외측노치가 있는 많은 예시적인 나노와이어들에 대해 유사한 결과들을 모았다.
도 4a는 전파 자기장(흰원)과 2가지 측정의 핵형성 자기장(사각형) 각각에 대한 내측노치가 있는 많은 예시적인 구조들에 대한 노치 크기 대 스위칭 자기장을 도시한 그래프로서, 상기 2가지 측정에서 흰 사각형은 나노와이어를 따라, 즉, y 방향과 정확히 정렬된 자기장을 직접 가한 핵형성 자기장의 측정이고, 검은색 사각형은 y 방향으로 약간 비스듬하게 자기장이 가해진 핵형성 자기장의 측정이다. 상 기 노치들은 xy면에 있는 노치 면적에 따라 분류된다.
도 4b는 전파 자기장(흰원)과 핵형성 자기장(X)(흰사각형)과 핵형성 자기장(검은색 사각형) 각각에 대한 외측노치가 있는 많은 예시적인 구조들에 대한 노치 크기 대 스위칭 자기장을 도시한 그래프이다.
이들 결과로부터 핵형성 자기장과 전파 자기장 간에 상당한 차이가 있는 노치 면적 범위가 있음을 알 수 있다. 이는 본 발명을 구현한 장치와 관련하여 중요한 것으로, 도메인 벽이 상기 핵형성 자기장 미만이 아니라 전파 자기장 이상의 적절한 세기의 자기장을 가함으로써 새로운 도메인을 형성하지 않고도 나노와이어를 따라 전파될 수 있음을 나타내기 때문이다.
본 발명을 구현한 메모리 장치의 소자를 형성하는 나노와이어의 기본 소자들을 기술하였으므로, 나노와이어 메모리 소자의 동작원리를 기술한다.
도 5는 도 1의 나노와이어를 상단에서 바닥까지 14회 시간 연속 증가로 도시한 개략도이다.
나노와이어는 교번하는 선형 자기장에 의해 동작되며, 시간 증분은 임의적이나, 자기장은 주기적으로, 즉, 1/4 주기로 교번되는 것으로 가정한다. 도 5의 우측 아래에 +y 또는 -y 자기장 방향이 도시되어 있다. 장치 동작은 기본적으로 비동기식이므로 실시간과 관련한 어떠한 주기성도 필요가 없다. 단지 필요한 것은 적절한 교번 자기장이 도시된 시간 순서대로 가해지는 것으로, 상기 자기장은 주기적이거나 비주기적일 수 있다. 도메인이 안정적이기 때문에, 즉, 메모리 장치가 장치에 이용되는 특징인 비휘발성이기 때문에, 자기장의 인가 간에 긴 주기가 경과될 수 있다.
회전 자기장은 자기장 방향이 반주기마다 반대가 되는 점에서 필요로 하는 교번 자기장을 만들 수 있음이 또한 주목된다. 그러나, 교번하는 선형 자기장이 회전 자기장보다 생성하기가 더 편리할 수 있고 또한 비동기식 장치와 더 많이 호환될 수 있다.
다른 시간 증분으로 가열전극그룹(A, B, 및 C)의 다른 증분들은 선택적으로 전류와 작동하여 노치의 국소적 가열을 초래하며, 가열된 노치들을 검은 색으로 표시되어 있다. 작동은 사이에 하나의 비작동 시간 증분을 갖는 A, C, B로 반복된다.
국소적인 가열의 역할을 설명한다. 설정된 바로는 노치에서의 국소적으로 강화된 전파 자기장은 상기 노치의 국소적인 가열에 의해 낮추어질 수 있다. 따라서, 일시적인 전류 펄스를 해당 가열전극에 가함으로써 노치에 가해진 열 에너지가 일시적으로 상기 노치에 대한 국소적으로 강화된 전파 자기장을 낮추게 한다.
가열이 없는 상태에서 노치의 국소적으로 강화된 전파 자기장 미만이나 상기 노치가 가열될 때 상기 자기장 이상의 세기를 갖는 자기장이 가해지는 경우, 상기 가열은 상기 노치에 위치한 디피닝 도메인 벽 효과를 갖는다. 이 자기장은 또한 디피닝 자기장, 즉, 도메인 벽이 가열이 없는 상태에서 노치를 가로질러 이동하게 되는 자기장보다 더 낮다. 이 자기장을 본 명세서에서 조작 자기장이라 하며, 국소적으로 강화된 전파 자기장을 일시적으로 상기 조작 자기장 미만으로 낮추기 위해 피닝 사이트에 가해야 할 필요가 있는 에너지를 뜻하는 디피닝 에너지가 사용된다. 이 에너지는 가열전극의 경우 열에너지가 되나, 원칙적으로 다른 형태, 예컨대, 광 학적 에너지 주입 형태가 고려될 수 있다. 이 선택이 하기에 더 상세히 기재되어 있다.
주어진 자기장의 영향하에서, 헤드간 도메인 벽과 테일간 도메인 벽은 반대 방향으로 움직이는 경향이 있음이 또한 주목된다. 즉, 양으로 하전된 헤드간 도메인 벽은 자기장 방향으로 이동하고, 음으로 하전된 테일간 도메인 벽은 자기장 방향에 반대로 이동한다. 사실, 도메인 벽의 이러한 특징은 자기장 유도 도메인 벽 조작에 대한 알려진 특징으로서, 가해진 자기장이 헤드간 도메인 벽과 테일간 도메인 벽이 서로를 향해 움직이게 하여 쌍소멸시켜 상기 도메인들이 합체되게 하는 경향이 있기 때문이다. 이는 때로 예컨대 다수의 도메인들을 없앰으로써 나노구조를 재설정하는데 유용하나, 때로 도메인들을 움직이는 한편 나노구조내에서 도메인을 유지하는 것이 바람직한 경우 문제가 된다.
각각의 14회 증분을 참조로 나노와이어 장치 소자의 동작을 차례로 기술한다.
1. 도시된 나노와이어 부분에는 5개의 도메인이 있으며, 상기 도메인 중 세개 도메인들은 노치들(즉, 1-3, 3-4, 및 4-6 노치들) 사이에 뻗어 있고, 둘은 도시된 와이어 부분의 어느 한 단부에서 상기 도시된 와이어부분의 양단 너머로 뻗어 있다. 도메인은 서로 인접해 있다. 모든 헤드간 도메인 벽은 A 노치들, 즉, 전극그룹(A)에 의해 어드레스되는 노치들에 위치해 있고 모든 테일간 도메인 벽은 C 노치들, 즉, 전극그룹(C)에 의해 어드레스되는 노치들에 위치해 있음에 유의하라. 또한, B 노치들에 의한 도메인 벽들이 전혀 없는 것에 유의하라. 도시된 와이어부의 중간에서 +y 정렬 도메인은 단지 1개의 긴 노치이고, 2개의 인접한 -y 정렬 도메인은 2개의 긴 노치인 것이 주목된다. 상기 도시된 와이어 부분의 양단 너머로 뻗어 있는 2개의 단부 도메인들은 더 길다(12개 노치 길이의 긴 도메인은 예컨대 연속한 0들로 부호화될 수 있다).
2. +y 조작 자기장을 가하는 동안 전극(A)이 작동된다.
3. +y 조작 자기장과 A 노치의 국소적인 가열의 동시 작용하에서, 헤드간 도메인 벽은 나노와이어가 구성되는 일련의 메모리 소자의 전체 데이터 흐름방향인 +y 방향으로 전파한 후 +y 방향으로 다음 인접한 노치, 즉, B 노치에 고정된다. 따라서, 중간의 +y 정렬 도메인은 1개에서 2개의 노치길이까지 확장되었고, 인접한 -y정렬 도메인은 2개에서 1개의 노치길이로 축소되었다.
4. -y 조작 자기장을 가하는 동안 (테일간 도메인 벽이 있는) 전극(C)이 작동된다.
5. -y 조작 자기장과 C 노치의 국소적인 가열의 동시 작용하에서, 테일간 도메인 벽은 +y 방향으로, 즉, A 노치로 전파한다. 따라서, +y 정렬 도메인은 2개에서 1개의 노치길이로 축소되었고, 인접한 -y정렬 도메인은 1개에서 2개의 노치길이로 확장되었다. 시간 증분 1에 비해, 도메인들이 +y 방향으로 1개 노치를 따라 이동된 것을 알 수 있다.
6. +y 조작 자기장을 가하는 동안 (헤드간 도메인 벽이 있는) 전극(B)이 작동된다.
7. +y 조작 자기장과 B 노치의 국소적인 가열의 동시 작용하에서, 헤드간 도 메인 벽은 +y 방향, 즉, C 노치로 전파한다.
8. -y 조작 자기장을 가하는 동안 (전혀 도메인 벽이 없는) 전극(A)이 작동된다.
9. 이는 상기 작동된 노치(A)에 전혀 도메인 벽이 없기 때문에 부동시간(dead time) 증분이다.
10. +y 조작 자기장을 가하는 동안 (헤드간 도메인 벽이 있는) 전극(C)이 작동된다.
11. +y 조작 자기장과 C 노치의 국소적인 가열의 동시 작용하에서, 헤드간 도메인 벽은 +y 방향으로, 즉, A 노치로 전파한다.
12. -y 조작 자기장을 가하는 동안 (테일간 도메인 벽이 있는) 전극(B)이 작동된다.
13. -y 조작 자기장과 B 노치의 국소적인 가열의 동시 작용하에서, 테일간 도메인 벽은 +y 방향으로, 즉, C 노치로 전파한다.
14. +y 조작 자기장을 가하는 동안 전극(A)이 작동된다.
이 동작은 데이터 흐름 방향으로 상기 나노와이어를 따라 도메인을 같은 방식으로 계속 이동시킬 수 있다. 각 증분에서, 모든 헤드간 도메인 벽은 한 세트의 공통 어드레스 노치에 있고, 모든 테일간 도메인 벽은 다른 한 세트의 공통 어드레스 노치에 있으며, 제 3 세트의 공통 어드레스 노치에는 전혀 도메인 벽이 없다. 이러한 구분은 양의 도메인 벽과 음의 도메인 벽이 반대로 정렬된 조작 자기장의 작동하에서 데이터 흐름 방향으로 한 노치에서 다음 노치로 별개로 이동되게 한다. 따라서, 각 도메인은 상기 도메인 길이가 2개 내지 1개 노치 사이에서 증가하게 변하며 데이터 흐름방향으로 단계적으로 이동된다. 보다 일반적으로, 노치간 거리당 도메인 개수가 줄어들어 데이터 밀도가 줄어드나, 더 큰 도메인 길이가 이용될 수 있다.
따라서, 가열 펄스와 조작 자기장 순서 사이의 관계는 다음과 같이 이해된다.
| 완전한 싸이클을 통한 비율 | 인가된 자기장 | 'A' 노치 | 'B' 노치 | 'C' 노치 |
| 1/6 | + | 가열 | 비가열 | 비가열 |
| 2/6 | _ | 비가열 | 비가열 | 가열 |
| 3/6 | + | 비가열 | 가열 | 비가열 |
| 4/6 | _ | 가열 | 비가열 | 비가열 |
| 5/6 | + | 비가열 | 비가열 | 가열 |
| 6/6 | - | 비가열 | 가열 | 비가열 |
즉, 데이터 흐름방향에 따른 조작 자기장의 정렬 및 반대방향 정렬과 동기로 헤드간 및 테일간 도메인 벽이 있는 노치들에 번갈아 디피닝 열에너지를 가함으로써 나노와이어 메모리 소자를 따라 자기 도메인 흐름의 제어된 이동이 이해된다. 이는 데이터 흐름방향으로 나노와이어를 따라 자기 도메인을 이동시키고 이에 의해 상기 데이터 흐름방향으로 상기 나노와이어를 따라 연속적으로 데이터를 이동시킨다. 이는 시프트 레지스트 기능(shift register function)임을 알게 된다. 도메인이 나노와이어를 읽어들여 판독하는 방법을 기술하지 않았으나, 하기의 도면을 참조로 기술한다.
도 6은 본 발명을 구현한 메모리 장치의 입력측의 yz 면에서 본 개략적인 측횡단면도이다. 도 6은 기판(24)에 배열된 비자성물질에 의해 z 방향으로 분리된 자성층들(20)과 비자성층들(22)에 의해 형성된 한 더미의 나노와이어를 도시한 것이 다. 3쌍의 자성층 및 비자성층이 예로써 도시되어 있다. 상술한 바와 같이, 나노와이어는 퍼멀로이 또는 다른 자성물질로 제조될 수 있다. 비자성층은 자성물질과 다양한 어드레스 전극 및 가열전극과 호환될 수 있는 적절한 전기적 및 열적 절연성을 갖는 임의의 종래 제조물질로 만들어질 수 있다. 예컨대, 비자성물질은 실리콘 다이옥사이드(SiO2) 또는 실리콘 니트라이드(Si3N4), 알루미늄 옥사이드(Al2O3), 알루미늄 니트라이드(AlN) 또는 일반적으로 장치 집적에 적합한 몇몇 다른 재료일 수 있다.
나노와이어들 간에 비자성 스페이서층의 두께는 이웃한 층들에 있는 도메인들 간의 정자기 층간 결합을 최소화할 정도로 커야 한다. 그러나, 필요 이상으로 더 두껍지 않아야 하는데, 이는 아무런 이점없이 나노와이어 더미의 총 두께만 단지 늘어나게 되어서는 제작이 더욱 어려워지기 때문이다. 약 50㎚, 예컨대 30-70㎚ 또는 20-80㎚의 비자성층 두께가 아마도 최적에 가깝다.
실제 장치에서, 임의의 바람직한 나노와이어층(20)의 개수가 있을 수 있다. 장치 구조는 z 방향으로 고유하게 증감될 수 있으며, 이는 주요 이점 중에 하나로로, 매우 많은 나노와이어층들이 형성될 수 있다. 특히, 10~1,000, 또는 100~1,000 이상의 나노와이어층들이 장치에 형성될 수 있음이 고려된다. 메모리 저장용량은 본질적으로 층 개수와 선형적으로 증가하므로, 임의의 소정 장치에서 층 개수의 선택에 영향을 끼치게 된다.
이러한 특별한 특징으로부터 알 수 없으나, 각 나노와이어층은 각각 y 방향 으로 뻗어 있고 x 방향으로 이격되어 있으며, 인접한 나노와이어들은 비자성층(22)에 사용되는 것과 동일한 비자성 물질일 수 있는 비자성물질 또는 기판재료, 일반적으로 Si와 같이 리소그래피에 의해 기록되는 재료 또는 공기층에 의해 분리되어 있는 복수의 나노와이어를 구비하는 것이 또한 인식된다.
도 6으로 돌아가, 각각의 나노와이어층들(및 수반한 위에 놓인 비자성층들)은 y 방향으로 나노와이어층의 단부 앞에서 종료되므로, 상기 나노와이어층들은 y 방향으로 엇갈리게 배치되어 맨위 층들의 쌍이 연이어 끝마쳐져 y 방향으로 계단식 또는 단층식 구조를 형성한다. 각 단층에서 하나의 금속 또는 금속성 전극(26)이 x 방향으로(도면 밖으로) 뻗어 있는 것이 도시되어 있다. 한가지 이러한 전극이 각 나노와이어에 제공되어, 층마다 나노와이어들이 있는 개수 만큼의 많은 전극들(26)이 각 단층에 있다. 각 전극은 결합된 나노와이어(도시된 부분)의 단부를 가로질러 x 방향으로 뻗어 있는 비교적 짧은 부분과 일반적으로 y 방향으로 뻗어 있는 상호연결부에 이르는 2개의 비교적 긴 부분들을 갖게 된다. 따라서 각 전극(26)의 도시된 짧은 부분은 비자성층상에 그리고 결합된 나노와이어의 단부 위에 배열되어 있다.
상기 전극(26)은 핵형성 자기장 발생기의 예이며 도메인 벽 주입 전극, 데이터 입력 전극 또는 장치에 기능을 표시하기 위한 리드-인 전극(read-in electrode)으로 다양하게 불러진다.
이제 데이터 입력기능을 기술한다. 나노와이어의 핵형성 자기장은 단부쪽으로 줄어든다. 따라서, 상기 나노와이어 단부에서 국소적으로 감소된 핵형성 자기장 보다 크나 상기 나노와이어의 본체에서의 핵형성 자기장보다 작은 자기장이 나노와이어의 길이를 따라 가해지면, 도메인 벽(또는 도메인)이 나노와이어의 단부에서 만들어질 수 있다.
도면의 중앙 전극(262)에 전류를 가한다고 생각하자. 이는 상기 중앙전극 아래에 그리고 또한 바닥 나노와이어(203) 아래에 놓인 나노와이어(2O2)에서 y 방향으로 주 성분을 갖는 환형 자기장을 형성하는 경향이 있다. 전류는 나노와이어(2O2)에서 발생된 자기장이 상기 나노와이어 단부에서 국소적으로 감소된 핵형성 자기장 이상이나, 나노와이어의 본체에서의 핵형성 자기장 미만이도록 선택될 수 있다. 더욱이, 중앙 전극(262)에 흐르는 전류에 의해 발생된 피크 자기장은 바닥 나노와이어(203)에 도메인 벽을 만들 수 없는데, 이는 그렇게 할려면 상기 바닥 나노와이어(203)의 단부가 상기 중앙 전극(262)과 잘 분리되어 있는 사실로 인해 상기 나노와이어의 본체에 대한 핵형성 자기장을 초과해야 하기 때문이다.
따라서, 계단식 구조는 각 전극(26n)이 결합된 나노와이어층(20n)의 단부 영역에 국소적인 자기장을 형성하여 단부 효과에 의해 야기된 국소적으로 감소된 핵형성 자기장을 이용하여 상기 나노와이어층에서만 도메인 벽을 선택적으로 형성할 수 있는 것을 의미하는 것으로 이해된다. 더욱이, 이는 3D 접촉 또는 어드레스 방식에 호소할 필요없이 달성되는 것이 이해된다. 전체 접촉 및 어드레스 방식은 메모리 구조, 즉, 나노와이어가 3D로 배열되어 있으나 평평하게, 즉, 2D로 유지된다. 따라서, 3D 메모리의 이점은 3D 접촉 및 어드레스 방식을 이용해야만 하는 것과 관련된 추가적인 복잡함 없이 칩 면적당 증가된 메모리 용량이 이루어 진다.
자신의 전극(26)과 입력측의 각 나노와이어를 개별적으로 어드레스하기 위한 요건은 x 방향으로 나노와이어의 실장밀도(packing density)에 제한요인일 수 있다. 예컨대, 나노와이어는 리드 프레임이 입력 어드레싱에 여지를 제공하도록 적어도 외부접촉위치에서 1-10㎛ 이상 떨어져야 할 필요가 있다. 상기 간격은 리드 프레임에서 상당히 크나, 전극들(26)이 나노와이어 단부를 가로지르는 나노스케일 간격으로 줄어들게 상기 나노와이어들을 펼침으로써 사용될 수 있다.
메모리 장치의 데이터 입력측을 기술하였기에, 이제 데이터 출력측을 기술한다.
도 7은 yz 평면으로 본 발명을 구현한 메모리 장치의 출력측의 개략적인 측횡단면도이다. 도 6에 도시된 바와 같은 동일한 나노와이어층(20)과 비자성층(22)이 명백하다. 도시된 바와 같이, 나노와이어층(20)과 상기 층에 결합된 비자성층(22)은 계단식으로 종료되며, +y 방향에서 보면 최하위층(201 및 221)이 먼저 종료된다. 이러한 종결은 층(20 및 22) 위에 놓인 각각의 쌍이 바닥 층에서 종료되게 낮추어지거나 계단식으로 내려오게 하며 이 층들의 조합이 두께가 된다. 이는 램프(ramp) 형태로 y 방향으로 비교적 제한된 범위 위로 단계적으로 내려온 것으로 개략 도시되어 있다. 층들(n=2, n=3)은 상기 층(n=2)이 종료되기 전에 상기 층(n=3)이 다른 램프를 가로질러 계단식으로 내려가게 하며 y 방향으로 더 멀리 뻗 어 있다. 마지막으로, 상단층(도 7에서 n=3)이 종료된다. 따라서 층의 최하위 쌍들의 연이은 종료를 통해 계단형이 얻어진다.
나노와이어층(20n)의 각 단부 아래에, 즉, 종료영역에, 자기 검출기(28n)가 기판(24)에 매설된 것으로 도시되어 있다. 이는 또한 자기 검출기가 실리콘(또는 다른 반도체)에 통합된 것을 나타낸다. 기판이라는 용어는 엄격한 의미로 장식이 없는 미가공 웨이퍼부분을 말하기 보다는 종래 에피텍셜층, 도핑 영역 등을 포함한 아래에 있는 반도체 구조에 대한 포괄적인 용어로서 유연하게 사용된다.
자기 검출기(28n)는 상기 검출기에 결합된 나노와이어층(20n)의 단부로부터 표유 자기장(stray field)을 검출함으로써 자기 도메인 또는 도메인 벽 중 어느 하나가 있는지 검출하기 위해 이용된다. 자기 검출기는 예컨대 해당기술분야에 알려진 바와 같이 자기터널접합(magnetic tunnel junction), 스핀 밸브 또는 홀효과(예컨대, 비스무스 또는 InSb)를 기초로 할 수 있다. 또 다른 대안은 나노와이어와 직접 전기접촉한 자기 검출기가 있어, 상기 나노와이어가 소위 자기터널접합 또는 스핀트로닉 소자(spintronic device)의 자유층을 형성하게 한다. 전자 접촉부는 또한 노치의 일측에 위치되어 AMR을 측정하여 상기 노치에서 도메인 벽의 유무를 검출할 수 있다[12].
상기 장치의 측면을 리드-인하는 것과 유사하게, 이는 나노와이어층들로 구성된 적층된 3D 메모리 소자에 대한 이러한 리드-아웃 방식은 순전히 평면, 즉, z방향으로 다른 나노와이어 층들에 대한 자기장 검출기가 y 방향으로 이격되어 있다 는 점에서 2D 반도체 집적방법을 이용해 실현될 수 있음이 이해된다. 나노와이어층 자체의 제조와는 다른 제조시 z 방향으로 전혀 추가 구조가 필요로하지 않다.
자신의 검출기가 있는 출력측상의 각 나노와이어에 대한 자기장을 측정하기 위한 요건은 x 방향으로 나노와이어의 실장밀도에 있어 제한요인일 수 있다.
도 8은 xy 평면으로 본 발명을 구현한 메모리 장치의 중앙부의 개략 평면도이다. 도시된 중앙부는 도 6 및 도 7에 도시된 y 방향으로 도면들 간에 일부, 즉, 장치의 리드-인(read in) 및 리드-아웃(read out) 단부들 사이의 일부분으로 생각될 수 있다. 개략 평면도에는, 기판(24)위에 층 당 8개의 나노와이어가 있는 장치가 도시되어 있으나, 일반적으로 각 나노와이어층에 매우 많은 나노와이어들이 형성될 것으로 인식된다. 예컨대, 90㎚ 리소그래피를 이용해, 다이의 작동장치부가 1㎠인 경우, 층당 55,000개의 나노와이어가 배치되어 진다. x 방향으로(및 또한 z 방향으로) 나노와이어들 간에 비자성물질이 명백히 도시되어 있지 않으나 생략한 것으로 추정된다.
상술한 공통 어드레싱에 해당하는 A, B, 및 C로 표기된 가열전극(25)들이 또한 도면에 명백하다. 전부, 9개의 전극선이 도시되어 있으나, 실제 장치에는 상술한 바와 같이 형성된 노치의 수에 따라, 매우 많은 선들, 일반적으로 수백 또는 수천개의 선들이 있는 것을 알 수 있다.
도 9a는 도 8에서 그러나 xz 면, 즉, 측입면도로 도시된 메모리 장치의 동일한 중앙부의 개략 측면도이다. 도 8과 조합하여, 가열전극(25)은 "빗(comb)"형태의 세트로 있으며, 각각의 전극 바(23)는 도 9a에서 볼 수 있는 종류의 빗의 등마루이 고, 상기 도면에서 빗의 "갈래들(tines)"(13)은 나노와이어층을 수직으로 통과하는 수직하게 뻗어 있는 전극부인 것을 알 수 있다. 도전층(21)은 또한 화살표 I로 개략적으로 나타낸 바와 같이 가열전극이 필요로 하는 전류 루프를 폐쇄시키는데 이용되는 전류 반환면(current return plane)인 기판(25) 위에 있는 것으로 도시되어 있다. 도전층(13)은 기판상에 적절하게 축퇴된 도핑 반도체층, 자멸층(suicide layer), 또는 금속층일 수 있다.
전극 구조를 빗(comb)으로 기술하고 있으나, 도 9a 및 또한 z방향을 도시한 다른 도면에서, z 비율(scaling)은 설명을 위해 크게 확대되어 있는 것을 알 수 있다. 일반적인 장치들은 xy 평면에서 수 밀리미터 또는 수 센티미터로 뻗어 있으나, 나노와이어층은 일반적으로 두께가 단지 1~100㎚의 크기여서, 자기 구조의 총 두께는 일반적인 장치에서 아마도 단지 1-100㎛가 된다.
모든 가열 필라들(heating pillars) 아래로 동일한 전류가 계속 흐르게 하기 위해, 필라의 바닥과 반환 전류 경로 간에 또는 필라(13)의 상단과 상기 필라(13)를 연결한 상단을 가로지르는 바(23) 간에 탄소와 같이 더 큰 저항물질로 된 얇은 층을 삽입하는 것이 이점적일 수 있다. 이들은 이 층을 삽입하기 위해 일시적으로 금속 증착을 스위칭 오프시키고 탄소 증착을 스위칭 온 시킴으로써 동시에 증착될 수 있다.
도 9b는 도 9a의 방식에 대한 다른 노치 가열방식을 예시하기 위해 제공된 단일 나노와이어와 결합된 가열전극 필라의 xy면에서 본 개략 평면도이다. 도 9a의 해당 방식과 유사하게, 도 9b의 방식은 선택된 필라(13)를 가열하고 그런 후 열접 촉으로 상기 열이 결합된 노치영역에 전달되게 한다. 도 9b에는 해당 반환면(21)(도 9)이 없고 대신 필라(13)가 절연 베이스에서 종료되는 것을 제외하고 열접촉부는 도 9a와 정확히 동일한 방식으로 배열되어 있다. 소정의 노치 세트(A, B, 또는 C)를 가열하기 위해, 전압이 상기 노치 세트와 접촉한 필라에 가해지고, 다른 필라 세트에는 다른 전압이 가해진다. 예컨대, 도면에는 전압(+V)이 표시되어 있고, 예컨대 A 노치와 접촉한 필라에 +1V가 가해지고 B 및 C 노치와 접촉한 필라에 OV가 가해진다. 이는 전류가 A 노치 가운데로 흐르게 하여, 도면에 화살표로 나타낸 바와 같이, 상기 전류의 반은 -y 방향으로 흘러 C 노치를 통해 나노와이어(10)를 나가고, 상기 전류의 반은 +y 방향으로 흘러 B 노치를 통해 나노와이어(10)를 나간다. 키르히호프 제 1 법칙에 의해, 노치 A를 통과한 전류는 각각의 노치 B 및 노치 C를 지나는 전류크기의 두배이여야 한다. 이들 전류가 나노와이어를 직접 가열한다. 줄 열은 전류의 제곱에 비례하므로, 바로 노치 A 부근이 나노와이어의 다른 모든 부분의 4배로 강하게 가열되어, 상기 노치 A 바로 부근에서 가장 강한 가열(27) 영역이 형성되고, 단지 상기 노치 A로부터 도메인 벽을 선택적으로 디피닝하게 한다. 노치를 통해 주입된 전류의 정확한 크기는 가열효과로 인해 소정의 노치로부터 도메인 벽을 해제할 정도 충분히 강하나 다른 곳에서는 움직이기에 충분히 강하지 않도록 주의깊에 조절되어야 한다. 더욱이, 자성층들 간에 위치된 전기 절연 스페이서층(22)은 가열 전류를 자성 나노와이어층(20)에 국소화시키고 상기 두꺼운 스페이서층에 전혀 낭비되는 열이 발생하지 않는다.
충분한 가열을 달성하기 위한 일반적인 전류밀도는 107Acm-2이다. 전류의 부호는 문제가 되지 않기 때문에, 전자이동을 줄이기 위해 연이은 가열 펄스에 대하여 전압 부호를 바꾸는 것이 바람직할 수 있다. 가열을 유도하기 위한 전기펄스 시간은 집적된 나노와이어의 열 시간상수와 동일한 크기이어야 한다. 이보다 훨씬 짧으면, 나노와이어는 완전히 가열되지 않는다. 이보다 훨씬 길면, 온도는 계속 더 높이 올라가지 않고(이에 따라, 더 이상 이동되지 않게 되고), 장치로부터의 총 전력소실이 계속 발생하게 된다. 일반적인 열시간 상수는 1~10ns이다.
도 9c 및 도 9d는 노치들 사이에 도메인 벽을 이동시키기 위한 다른 선택을 도시한 것이다. 이 구현에서, 전류유도 자기장은 피닝 사이트에 국소적으로 강화된 전파 자기장 이상으로 상기 자기장을 높이는데 사용된다.
도 9c의 도면은 대부분 복제된 도 9a로부터 이해된다. 도 9c의 구조는 전극구조만이 도 9a의 구조와 다르다. 각각이 "A", "B", 또는 "C" 전극 그룹 중 어느 하나를 형성하는 빗살형 전극들의 "갈래"를 형성하는 필라(13)들이 금과 같은 제 1 도전성 재료의 필라(131)와 구리와 같은 제 2 도전성 재료의 필라(132) 사이에 x 방향으로 교번하고, 상기 제 1 및 제 2 도전성 재료는 전기 전도도가 다르다.
비오 샤바르의 법칙(Biot-Savart law)으로 잘 알려져 있는 바와 같이, 직선 와이어 아래로 흐르는 전류는 원통형 대칭 자기장선을 갖는 자기장을 유도하며, 상기 와이어로부터 떨어져 있는 임의의 지점에서 자기장은 전류 크기에 비례하고 전류로부터의 거리에 반비례한다. 따라서, 와이어를 통해 흐르는 전류가 다른 2개의 평행한 와이어에 대해, 상기 와이어들 사이의 중간에 상기 와이어들에 평행한 순 자기장(net magnetic field)이 있게 된다.
도 9c를 참조하면, 전류가 바(23)와 도전층(25) 사이에 흐르도록 공통 구동신호를 가하는 경우, 필라(131 및 132)는 필라(131) 아래로 흐르는 전류(I1)가 R2/(R1+R2)되는 평행한 저항기 회로망(resistor network)을 유효하게 형성하고, 여기서 R1 및 R2는 각각 필라(131 및 132)의 저항이다. 마찬가지로, 필라(132) 아래로 흐르는 전류(I2)는 R1/(R1+R2)가 된다. 예컨대, 필라가 금과 구리로 제조되는 경우, 구리의 낮은 저항으로 인해 금 필라보다는 구리 필라 아래로 더 많은 전류가 흐르게 된다.
보다 일반적으로, 상기 의미는 필라들이 치수가 같은 것으로 가정한 것임을 알게 된다. 상관 파라미터는 물론 2개 타입의 필라들이 다른 전기저항을 갖는다는 것이고, 이는 또한 필라의 치수에 영향을 받게 된다. 예컨대, 필라는 모두 같은 재료로 만들어 질 수 있으나, 횡단면적, 즉, xy 면의 면적이 다르기 때문에 저항이 달라진다.
전극들은 Au, Cu, Al, Mg, Zn, Pd, Pt 또는 이들 도체나 다른 요소들의 합금을 포함한 임의의 적절한 도체로 만들어질 수 있음이 이해된다.
도 9d를 참조하면, 이는 외측노치(12)에 대응하는 쌍들이 도시되어 있는 도 9c의 나노와이어(10) 중 하나를 평면도로 도시한 것이다. 필라(131 및 132)는 노 치(12)를 지나는 도시된 나노와이어(10)의 일측에 배열되어 있다. 도면에서, "C" 전극은 평행전류(I1 및 I2)가 필라 아래로 흘러, 원형 자기장선으로 개략 도시한 바와 같이, x 방향으로 나노와이어 주기성의 절반 만큼 떨어져 있는 원통형 자기장(B1 및 B2)을 유도하게 작용하며 동작된다. 나노와이어에서, 자기장(B1 및 B2)은 상기 나노와이어를 따라, 즉, 실선 화살표로 나타낸 y 방향으로 순 자기장(ΣB)을 만들도록 조합된다. 조작 자기장(H)과 일치하고 상기 조작 자기장(H)에 중첩되는 순 자기장(ΣB)은 필요로 하는 디피닝 자기장을 제공하여 도메인 벽이 노치(12) 밖으로 이동하게 한다. 이런 식으로, 도메인 벽은 제어되는 식으로 노치에서 노치로 나노와이어를 따라 이동될 수 있다.
노치 부근에서 순 자기장을 유발하는 전극에 흐르는 전류는 또한 가열을 일으키고 이 효과는 자기장 효과와 공동작용하여 디피닝 에너지에 모두 기여하게 되는 것을 알 수 있다.
따라서 z 방향으로의 전류는 y 방향으로 디피닝 자기장을 유도하는데 사용된다. y 방향을 따른 디피닝 자기장은 또한 x 방향으로의 전류로, 즉, 전극들이 비자성층(22)의 평면으로 뻗어 있는 전극들로 생성될 수 있음이 이해된다.
도 10a 및 도 10b는 도 8 및 도 9a에 도시된 바와 같은 동일한 메모리 장치부의 위와 아래에서 본 개략도이다. 크로스 부재(23)와 한 세트의 필라(13)를 구비한 가열전극(25) 각각을 볼 수 있고, 상기 가열전극은 교번하는 나노와이어(20)와 스페이서(22)의 더미들(stacks)을 분리시킨다. 이 예에서, 공기 갭 샤프트가 x 방 향으로 인접한 더미와 y 방향으로 인접한 가열전극(25) 사이에 형성되어 있다. 도 10b에서, 외측 노치구조가 자성층(20)이 아니라 바닥 스페이서 층(22)에 있는 것을 볼 수 있다.
도 11은 yz 면으로 본 발명을 구현한 메모리 장치의 자기장 소스(30)의 개략 측횡단면도이다. 상술한 나노와이어 어레이와 결합된 리드-인 및 리드-아웃 소자를 보유한 기판(24)이 또한 도시되어 있다. 소스(30)는 상기 소스를 지나는 전류 방향에 따라 +y 방향과 -y 방향으로 교번하는 선형 자기장(B)을 형성한다. 도면에 표시된 자기장 방향은 예로써 +y이다. 소스는 z 방향으로 뻗어 있는 소자들(32)의 어레이를 갖는 잘 알려진 스트립 라인 디자인이다. 소스(30)는 플립 칩 본딩 또는 다른 기술을 통해 기판(24)에 집적될 수 있다.
도 12a 및 도 12b는 yz 면으로 본 발명을 구현한 메모리 장치의 입력측의 제조를 도시한 개략적인 측횡단면도이다. 일반적으로 말하면, 나노와이어 쌍과 비자성층(20,22)의 종단부를 형성하기 위해 그리고 각 층들의 쌍의 증착 사이에 y 방향으로의 양 's' 만큼 증가하여 전진하는 섀도우 마스크(34)의 가장자리부가 사용된다. 상기 전진은 일반적으로 일정하게 유지되나, 원칙적으로 이들은 필요하다면 단계별로 변경될 수 있다.
도 12a는 섀도우 마스크 가장자리부(34)가 제 1 위치에 있는 나노와이어와 비자성층(201 및 221)의 제 1 쌍을 도시한 것이다. 층(201)에서 나노와이어의 단부는 y 방향으로 수직한 xz 면의 정확한 단부들이 아니라 상기 섀도우 마스크의 가장 자리에서 희미한 섀도잉이나 다른 효과들에 의해 야기되고 기판과 마스크 사이에 z 방향으로 분리된 결과로서 일부 테이퍼링을 갖는 것을 알 수 있다.
제 1 쌍의 층(201 및 221)을 증착한 후, 섀도우 마스크는 거리 's' 만큼 나아가고 제 2 쌍의 층(202 및 222)이 증착된다.
도 12b는 섀도우 마스크가 가장자리부(34)가 제 2 위치에 있는 나노와이어와 비자성층(202 및 222)의 제 2 쌍을 도시한 것이다. 따라서, 어떻게 연속한 많은 쌍의 층들이 각 나노와이어층을 분리하는 폭 's'의 단계들로 y 방향으로 뻗어 있는 나노와이어의 2D 나노와이어 어레이를 만들기 위해 형성될 수 있는 가를 알 수 있다.
상술한 데이터 입력 전극부(26)가 제조되나, 현 도면에는 미도시되어 있다.
도 13a 및 도 13b는 나노와이어의 타단, 즉, 메모리 장치의 데이터 출력단을 도시한 도 12a 및 도 12b와 비교가능한 개략적인 측횡단면도이다. 이들 도면은 도 12a 및 도 12b와 같이 yz 면으로 있다. 도 13a는 도 12a와 시간적으로 같은 순간을 나타내고 있음을 알게 된다. 마찬가지로, 도 13b는 도 12b와 시간적으로 같은 순간을 나타내고 있다. 상기 구조의 이 단부에서, 입력측상에 계단을 형성하기 위해 사용된 동일한 섀도우 마스크의 일부이거나, 별개의 개별 섀도우 마스크의 일부일 수 있는 섀도우 마스크 가장자리부(36)가 또한 사용된다. 데이터 입력측 섀도우 마스크와 마찬가지로, 연이은 층(20,22)의 쌍의 증착 간에 +y 방향으로 증가하여 전진한다. 전진 거리는 y 방향으로 거리(r)인 것으로 도시되어 있다. 디자인의 용이함 을 위해 일정하게 유지되는 것이 고려되나, 필요하다면 각 계단마다 다를 수 있다. 더욱이, 계단 크기(r)는 (예컨대, 섀도우 마스크 가장자리부(34 및 36)가 동일한 마스크 구조의 일부인 경우) 's'와 같거나 다를 수 있다. 이들은 다를 수 있는데, 왜냐하면 인접한 데이터 입력 전극(26)의 간격을 y로 선택하는 것은 데이터 출력단에서 자기 검출기의 간격을 y로 선택과 무관할 수 있기 때문이다. 여하튼, 전진거리(r)는 바닥 나노와이어 층에서 시작하여 차례로 각 층에서 나노와이어의 연이은 종결에 의해 만들어진 램프들 간에 계단 또는 단층의 y 방향으로의 길이를 형성한다.
도 14a는 제조공정에서 섀도우 마스크(40)와 바탕 웨이퍼(42)의 xy 면에서 본 개략 평면도이고, 도 14b는 zy 면에서 본 대응하는 개략 측면도이다. 마스크(40)는 일반적으로 소정 직경의 웨이퍼(42) 형태와 일치하는 원형 형태이다. 마스크(40)는 상기 마스크(40) 위에 분포된 개구 또는 홀(44)의 어레이가 있으며, 상기 개구 또는 홀은 일반적으로 정사각형인 것으로 도시되어 있으나 각각 상술된 마스크 단부(34 및 36)를 형성하기 위해 y 방향에서 볼 때 잘 형성된 선두 및 후미 가장자리부를 갖는 직사각형 또는 임의의 다른 형태일 수 있다. 상기 개구는 매우 개략적으로 도시되어 있고, 종래 리소그래피 특징을 제공하기 위해 각각 더 복잡한 구조를 가질 수 있음을 알 수 있다. 상술한 바와 같이, 마스크는 제조동안 y 방향으로 계단식 형태로 움직여 도 14b에 아랫방향 화살표로 개략적으로 나타낸 바와 같이 -z 방향으로 유입된 재료의 증착을 통해 장치의 계단형 구조의 제조를 가능하게 한다.
제조를 위해, 마스크는 웨이퍼 표면위에 짧은 거리로, 예컨대, 약 200 마이크론으로 실장되고, 증착동안 진공상태에서 선형 모터를 이용해 y 방향으로 움직이게 된다. 가장 간단한 경우로, 데이터 입력을 위한 각 다이의 한 가장자리에 있는 한 세트의 계단과 데이터의 출력을 위한 각 다이의 다른 가장자리에 있는 다른 한 세트의 계단이 있게 된다. 섀도우 마스크는 포토리소그래피에 의해 만들어지거나, 얇은 금속판의 종래 기계가공에 의해 에칭된 홀들이 있도록 실리콘 웨이퍼를 미세가공함으로써 만들어질 수 있다. 마스크의 수명한계는 개구의 가장자리가 거칠어지게 하는 마스크내 개구의 가장자리에 증착된 재료의 증강(build-up)에 의해 결정된다.
자기 나노와이어가 다이의 전체 폭(full width)과 마주치지 않는 식으로 직렬 데이터를 구분하는 것이 바람직한 경우, 다수의 개구들은 각 데이터 섹터에 대해 입력 및 출력 계단의 별개의 세트를 가능하게 하도록 각 다이에 대해 상기 섀도우 마스크에 요구되어 진다. 일단 계단형 멀티층 박막이 증착된 후, 웨이퍼는 포토레지스트로 코팅되고 선들은 통상의 포토리소그래피 공정에 노출되고 현상되며 에칭되어 자기 나노와이어를 형성한다. 포토마스크는 계단에서 모든 단계들을 완전히 횡단할 정도로 충분히 긴 자기 나노와이어를 형성해야 한다.
데이터를 전달하고 저장하는 나노와이어와 상기 나노와이어와 함께 그리고 상기 나노와이어를 가로질러 뻗어 있는 또 다른 나노와이어 사이에 형성된 크로스에 의해 피닝 사이트가 형성되는 또 다른 실시예를 기술한다. 자기 나노와이어 크로스는 피닝 사이트를 형성하기 위해 사용될 수 있는 것으로 알려져 있다[10].
도 15a는 메모리 장치의 중앙부를 도시한 이 실시예의 나노와이어를 관통하는 xy 면의 부분 개략 평면도이다. 도 15b는 도 15a의 나노와이어 중 하나를 관통하는 수직 단면의 yz 면에서 본 개략 측면도이다. 이전 실시예에 해당하는 특징들에 대한 참조번호는 바뀌지 않고 유지된다.
도 15a를 참조하면, 예로써 퍼멀로이로 제조된 것으로서 표시된 y 방향으로 뻗어 있는 2개의 인접한 나노와이어가 매우 개략적으로 도시되어 있다. 나노와이어(10)는 헤드간 및 테일간 도메인 벽(16 및 18) 각각에 의해 속박된 자기 도메인(14)을 유지한다. 도면에서, 예시적인 도메인과 도메인 벽은 나노와이어 중 하나에만 개략적으로 도시되어 있다. 피닝 사이트(12)는 나노와이어(10)를 따라 규칙적으로 이격되게 배열되어 있고 반복 순으로 3 그룹(A, B, 및 C)으로 나누어진다. 피닝 사이트의 각 그룹은 별개로 전극(도 15a에 미도시됨)에 의해 어드레스될 수 있으나, 같은 그룹내 모든 피닝 사이트들은 이전 실시예에서와 같이 공통 어드레스된다.
본 실시예에서, 피닝 사이트(12)는 나노와이어(10)에 대해 유사한 횡단면 치수와 물리적 특성을 갖는 다른 나노와이어(17)로 형성된 자성물질의 크로스에 의해 이루어 진다. 상기 다른 나노와이어(17)는 상기 나노와이어(10)에 수직한 x 방향으로 뻗어 있고, 상기 다수의 나노와이어들(10)을 교차하며 이로써 집합적으로 격자 패턴을 형성한다. 나노와이어(10)와 교차하는 다른 나노와이어(17)는 공통평면에 있고 단일 증착층으로서 함께 제조되며, 예컨대, SiO2와 같은 나노자성물질(19)의 아일랜드(islands)로써 상기 자성물질은 분리되어 있다. 표준 리소그래피 기술은 예컨대 SiO2층에 격자를 에칭하고 후속으로 예컨대 자성물질(Py)을 증착하며 예시된 구조를 완성하기 위해 상기 SiO2 아일랜드를 덮고 있는 초과 Py를 제거하기 위해 사용될 수 있다. 상기 자성물질 뿐만 아니라 하기 도면을 참조로 설명된 전극물질도 격자 홈에 증착된다.
도 15b 및 도 15c는 도 15a의 I-I 및 II-II 면을 관통하는 수직단면의 yz 면에서 본 개략 측면도이다.
도 15b의 단면은 하부 및 상부 전극물질층(29 및 35) 사이에 자성물질층(20), 예컨대, Py가 사이에 끼워져 있는 것을 나타내며, 상기 예에서는 퍼멀로이 위 아래로 구리층과 금층이 도시되어 있다. 이 단면의 나머지 영역은 도 15a에서 볼 수 있는 아일랜드(19)와, 앞선 실시예들과 관련하여 상술한 바와 동일한 방식으로 수직하게 인접한 자기층들(20)을 분리하는 비자성물질로 된 상부 및 하부층(22)으로 구성된 SiO2와 같은 비자성물질이다.
도 15c의 단면은 나노와이어(10) 중 하나를 관통하고 이에 따라 자성물질로 된 연속층(20)이 y 방향으로 뻗어 있고, 전극물질로 된 연속층(29 및 35)이 y 방향으로 함께 뻗어 있는 것을 도시하고 있다.
각 그룹(A, B, C)의 크로싱 나노와이어(17)의 단부에 전압차를 인가하여 x 방향으로 상기 전극 그룹에 전류흐름을 유발함으로써 전극들이 구동된다. 이 배열로 나노와이어(10)의 단면을 따라 인접한 크로싱 와이어들 간에 흐르도록 유도된 비교적 사소한 전류가 있게 되며, 상기 전류를 때로는 해당기술분야에서 누전 전류(sneak current)라 한다. 누전 전류는 이하에서 고려되지 않으며, 디피닝을 유도할 정도로 충분히 크지 않는 한 장치성능에 영향을 끼치지 않는다.
각 크로싱 나노와이어를 사이에 낀 상부 및 하부전극의 수직으로 인접한 쌍들이 공통신호로 구동되고 따라서 상부 전극(35) 아래로 흐르는 전류(I1)가 R2/(R1+R2)가 되는 평행 저항기를 형성하며, 여기서, R1 및 R2는 각각 상부 전극(35)과 하부 전극(29)의 저항이다. 예컨대, 상부 및 하부 전극은 예시된 바와 같이 Au(금) 및 Cu(구리)로 제조되는 경우, 구리의 저항이 더 낮기 때문에 금 전극보다는 구리 전극으로 더 많은 전류가 흐르게 된다.
비오 샤바르 법칙으로부터 잘 알려진 바와 같이, 직선 와이어를 흐르는 전류는 원통형 대칭 자기장선을 갖는 자기장을 유도하며, 상기 와이어로부터 멀리 떨어져 있는 임의의 지점에서의 자기장은 전류에 비례하는 크기를 가지며 상기 와이어로부터 거리에 반비례한다. 따라서, 와이어를 통해 흐르는 전류가 다른 2개의 평행한 와이어들에 대해, 와이어들 사이에서 와이어 중간에 평행한 순 자기장이 있다.
본 실시예의 전극 배열이 이 상황의 예인 것을 알 수 있다. 도시된 예는 전류흐름을 유도하기 위해 구동신호에 의한 B 그룹 전극들의 작동에 대한 것이다. 도시된 B 전극의 상부층과 하부층의 자기장선은 BAu 및 BCu로 표기된 원들과, y 방향으로 헤드간 도메인 벽(16)을 관통해 뻗어 있는 화살표로 상부 및 하부 전극 사이 중간 평면에 최종 발생한 순 자기장(ΣB)으로 도시되어 있다.
따라서, 도메인 벽(16 및 18)은 도 1 및 도 5에 대해 상술한 바와 같은 전극(29 및 35)의 작동하에서 크로싱 나노와이어(10)를 통해 선택적으로 이동될 수 있는 것이 이해된다.
상부 및 하부 전극층(35 및 29)은 자기층(20)과 동시에 형성되며, 상기 3층은 도 5a에 명백한 전극구조를 형성하기 위해 에칭된 홈에 순차적으로 증착된다. 상기 3층(29, 20, 및 35)의 증착 후, 상기 홈 밖의 원치않는 물질들은 예시된 구조를 완료하기 위해 포토레지스트를 걷어냄으로써 제거될 수 있다.
Au, Cu, Al, Mg, Zn, Pd, Pt 또는 이들 도체의 합금 또는 다른 요소들을 포함한 임의의 적절한 도체들로 제조될 수 있는 것을 알게 된다.
상기 예에서 상부 및 하부 전극은 같은 길이와 횡단면적을 가지며 상기 상부 및 하부 전극의 다른 전기저항을 형성하기 위해 다른 물질들이 사용되는 것을 알게 된다. 상관 파라미터는 물론 상기 2 타입의 전극들이 다른 전기 저항을 갖는다는 것이며 이는 또한 전극의 치수에 의해 영향을 받는다. 예컨대, 전극들은 모두 같은 물질로 제조되나 z 방향으로 다른 두께를 갖는다. 이는 상부 및 하부 전극 형성시 전극물질의 두께를 달리 증착함으로써 달성될 수 있다.
공통 xz 면의 모든 전극들은 측면 접촉에 의해(미도시) 3D 구조의 일측에 접촉된다. "A" 전극 측면 접촉부 모두는 서로 병렬 연결되어 있어 공통으로 구동될 수 있다. "B"와 "C" 전극 접촉부 모두 동일하게 연결되어 있다.
상술한 실시예는 상당히 자세하게 기술하였으나 상기 개시를 완전히 이해하면 수 많은 변형과 변경들이 당업자에게 명백해진다.
예컨대, 장치의 데이터 입력측에서 나노와이어의 말단은 도 6에 도시된 것이 아니라 대신 도 7에 도시된 구조를 리드-아웃하기 위한 유사한 것으로, 자기장 발생 전극(26)이 반도체 기판에 매설되어 있거나 그렇지 않고 반도체 기판과 일체로 형성될 수 있다. 층 증착용 섀도우 마스크 제조공정으로 이를 달성하기 위해, 리드-아웃 측면 제조를 역전하는 것이 또한 바람직할 수 있어, 리드-아웃 구조는 자기 검출기가 층의 아래에 있기 보다는 층의 상단에 배열된 도 6에 도시된 구조를 리드-인하는 것과 유사할 수 있다.
더욱이, 자기장 생성기는 자기 나노구조 위에, 즉, 기판 위에 배열될 필요가 없다. 대신 기판 아래에 배열될 수 있다. 예컨대, 자기장 생성기가 나노와이어 어레이에 더 가까이 배열되게 하도록 멀리 에칭될 수 있는 기판의 아래에 접합될 수 있다.
생성된 자기장은 자기장 생성칩 위에 강도가 균일한 채로 유지되는 거리는 대략 칩 자체의 측면 크기와 동일하다. 자기장 생성기 칩이 1㎠인 경우, 저장층이 자기장 생성기의 표면에서 약 1㎝내에 있는 한, 자기장 세기가 유지된다. 이 경우, 저장칩 아래에 자기장 생성기를 고정시키기가 쉬울 수 있다. 그러나, 소정 시간에 모든 나노와이어를 반드시 활성화시킬 필요는 없다. 오히려, 데이터 저장장치는 대상 파일을 포함한 섹터만이 이동되도록 섹터화될 수 있다. 이는 자기장 생성기가 세그먼트되게 하여, 반드시 전체 생성기에 전압을 가할 필요가 없어 극적으로 전력소모를 줄이게 한다. 그러나, 생성기의 유효 크기는 감소되고 있고 따라서 저장칩을 더 가까이 근접시켜야만 한다. 자기장 생성기가 저장칩 아래에 배치될 수 있는 지 여부는 섹터화가 얼마나 미세하게 행해졌는지에 따라 결정되어야 하며, 따라서 제조 정확도와 전력소비 간에 트레이드 오프(trade-off)가 있다.
상술한 구조는 FIFO 타입의 직렬 메모리인 것이 이해된다. 그러나, 리드-인 및 리드-아웃 소자 나노와이어의 동일한 단부에 모두 있다면 FILO 타입의 메모리를 만드는 것이 원칙적으로도 또한 가능하다. 예컨대, 자기 검출기는 장치의 입력측상에 있는 나노와이어 계단 아래에 배열될 수 있다. 이 경우, 상기 구조는 단지 일측에만 계단을 갖는 것이 필요하다.
하기의 청구항들은 이러한 변화 및 변경 뿐만 아니라 등가물을 모두를 포함하는 것으로 해석되어야 하는 것으로 의도되어 있다.
참고 문헌
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14. 포터 디 지(Porter D G) 및 도나휴 엠제이(Donahue MJ) "Velocity of Transverse Domain Wall Motion Along Thin, Narrow Strips" J. Appl. Phys. 95, 6729 (2004)
본 발명의 상세한 설명에 포함됨.
Claims (30)
- 기판과,상기 기판상에 3차원으로 배열된 자성물질의 나노와이어 어레이와,상기 나노와이어를 따라 제 1 방향으로 정렬 및 반대방향 정렬이 교번하는 구성요소의 작동에 의해 피닝 사이트(pinning site)들 사이에 상기 나노와이어를 따라 도메인 벽을 움직일 수 있는 조작 자기장을 발생하도록 배열된 자기장원(magnetic source)과,상기 제 1 방향을 갖는 상기 조작 자기장의 정렬 및 반대방향 정렬과 동기로 헤드간 도메인 벽과 테일간 도메인 벽이 있는 피닝 사이트에 디피닝 신호(depinning signal)를 교대로 가하여 상기 헤드간 도메인 벽과 테일간 도메인 벽의 교번하는 이동에 의해 상기 제 1 방향으로 상기 나노와이어를 따라 자기 도메인을 이동시키도록 배열된 디피닝 신호 발생기를 구비하고,상기 나노와이어는 y 방향으로 뻗어 있으며 한 더미의 나노와이어층을 형성하며 x 및 z 방향으로 서로 이격되어 있고, 각 나노와이어는 길이를 따라 단일 자기 도메인들을 유지할 수 있도록 형성되고, 자기 도메인들은 도메인 벽에 의해 분리되어 있으며, 상기 나노와이어는 길이를 따라 복수의 도메인 벽 피닝 사이트들을 갖는 직렬 데이터 저장장치.
- 제 1 항에 있어서,상기 피닝 사이트는 상기 나노와이어를 따른 치수 변화로 인해 발생되는 직렬 데이터 저장장치.
- 제 2 항에 있어서,상기 치수 변화는 내측 또는 외측노치를 형성하기 위해 상기 나노와이어에 국소적인 협소 또는 확대 형태인 직렬 데이터 저장장치.
- 제 3 항에 있어서,상기 국소적인 협소 또는 확대 형태는 일치하는 국소적인 협소 또는 확대 형태를 제공하기 위해 상기 나노와이어의 반대편에 형성되는 직렬 데이터 저장장치.
- 제 1 항에 있어서,상기 피닝 사이트는 y 방향으로 뻗어 있는 상기 나노와이어와 x 방향으로 뻗어 있는 또 다른 나노와이어 사이에 형성된 크로스에 의해 형성되는 직렬 데이터 저장장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 디피닝 신호 발생기는 제 1, 제 2, 및 제 3 전극 그룹을 구비하고, 상기 디피닝 신호 발생기는 상기 제 1, 제 2, 및 제 3 전극 그룹을 선택적으로 활성화시키게 동작시킬 수 있는 직렬 데이터 저장장치.
- 제 6 항에 있어서,상기 디피닝 신호 발생기는 전류를 이용해 상기 제 1, 제 2, 및 제 3 전극 그룹을 선택적으로 활성화시켜 상기 디피닝 사이트의 국소적인 가열을 유발하도록 동작될 수 있는 직렬 데이터 저장장치.
- 제 7 항에 있어서,상기 디피닝 신호 발생기는 상기 전극 그룹 중 하나에 인가된 제 1 전압과 다른 그룹에 인가된 제 2 전압으로서 상기 디피닝 신호를 가하여 상기 전극 그룹을 통해 흐르는 전류가 다른 전극 그룹을 통해 흐르는 전류보다 더 크게 하여, 상기 제 1 전압이 인가된 전극 그룹을 우선적으로 가열하도록 동작될 수 있는 직렬 데이터 저장장치.
- 제 6 항에 있어서,각 전극 그룹은 상기 피닝 사이트의 일측을 지나는 제 1 전극소자와 제 2 전극소자를 구비하고, 상기 디피닝 신호 발생기는 상기 나노와이어를 따라 상기 디피닝 신호를 제공하도록 순 자기장이 발생되도록 상기 제 1 및 제 2 전극소자를 통해 다른 크기의 제 1 및 제 2 전류들을 발생하도록 동작될 수 있는 직렬 데이터 저장장치.
- 제 9 항에 있어서,상기 제 1 및 제 2 전극소자는 다른 전기 전도도를 가지며, 그 결과 공통구동신호를 이용해 상기 제 1 및 제 2 전류가 발생될 수 있는 직렬 데이터 저장장치.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,복수의 핵형성 자기장 발생기를 더 구비하고, 상기 발생기는 리드-인 위치에 적어도 상기 핵형성 자기장 중 하나를 국소적으로 가하여 상기 나노와이어에 새로운 자기 도메인을 선택적으로 형성하도록 각 나노와이어에 대해 하나씩 배열되어 있는 직렬 데이터 저장장치.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,각 나노와이어층의 계단식 종단부에 형성된 x 방향으로 뻗어 있는 복수의 계단들에 의해 형성된 데이터 입력측을 더 구비하는 직렬 데이터 저장장치.
- 제 12 항에 있어서,각 계단을 형성하도록 종료된 상기 나노와이어층은 각 경우 최하위 나노와이어층인 직렬 데이터 저장장치.
- 제 12 항에 있어서,각 계단을 형성하도록 종료된 상기 나노와이어층은 각 경우 최상위 나노와이 어층인 직렬 데이터 저장장치.
- 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,복수의 자기장 검출기를 더 구비하고, 상기 검출기는 리드-아웃 위치에서 상기 나노와이어의 자기장을 측정하기 위해 각 나노와이어에 대해 하나씩 배열된 직렬 데이터 저장장치.
- 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,각 나노와이어층의 계단식 종단부에 의해 형성된 x 방향으로 뻗어 있는 복수의 계단들에 의해 형성된 데이터 출력측을 더 구비하는 직렬 데이터 저장장치.
- 제 16 항에 있어서,각 계단을 형성하도록 종료된 상기 나노와이어층은 각 경우 최하위 나노와이어층인 직렬 데이터 저장장치.
- 제 16 항에 있어서,각 계단을 형성하도록 종료된 상기 나노와이어층은 각 경우 최상위 나노와이어층인 직렬 데이터 저장장치.
- 제 12 항 또는 제 16 항에 있어서,상기 동일한 나노와이어와 결합된 상기 데이터 입력측 및 출력측 계단은 y 방향으로 동일한 범위를 갖는 직렬 데이터 저장장치.
- 길이를 따라 복수의 도메인 벽 피닝 사이트를 갖는 나노와이어내의 헤드간 도메인 벽과 테일간 도메인 벽에 의해 각각 속박된 자기 도메인들에 부호화된 데이터를 직렬 저장하는 방법으로서,(a) 상기 나노와이어를 따라 제 1 방향으로 정렬 및 반대방향 정렬 사이에서 교번하는 구성요소를 갖는 조작 자기장을 가하는 단계와,(b) 상기 자기 도메인들이 상기 헤드간 도메인 벽과 상기 테일간 도메인 벽의 교번하는 이동에 의해 상기 제 1 방향으로 상기 나노와이어를 따라 이동하도록 상기 제 1 방향을 갖는 상기 조작 자기장 성분의 정렬 및 반대방향 정렬과 동기로 헤드간 도메인 벽과 테일간 도메인 벽이 있는 피닝 사이트에 디피닝 에너지를 번갈아 가하는 단계를 포함하는 데이터 직렬 저장방법.
- 제 20 항에 있어서,(c) 상기 단계(a) 및 (b)를 수행하는 한편, 상기 제 1 방향으로 상기 나노와이어에 대해 순차적으로 데이터를 리드-인하기 위해, 상기 리드-인 위치에 적어도 핵형성 자기장 중 하나를 국소적으로 가하여 상기 나노와이어에 새 자기 도메인들을 선택적으로 형성하는 단계를 더 포함하는 데이터 직렬 저장방법.
- 제 21 항에 있어서,상기 리드-인 위치는 상기 도메인 벽이 상기 제 1 방향으로 멀리 이동되는 나노와이어 단부와 결합된 상기 나노와이어의 종단부인 데이터 직렬 저장방법.
- 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,(d) 상기 단계(a) 및 (b)를 수행하는 한편, 상기 제 1 방향으로 상기 나노와이어로부터의 데이터를 순차적으로 리드-아웃하기 위해, 상기 리드-아웃 위치에서 상기 나노와이어의 자기장을 반복적으로 측정하는 단계를 더 포함하는 데이터를 직렬 저장방법.
- 제 23 항에 있어서,상기 리드-아웃 위치는 상기 도메인 벽이 제 1 방향으로 이동되는 상기 나노와이어 단부와 결합된 나노와이어의 종단부인 데이터 직렬 저장방법.
- 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,(e) 상기 헤드간 도메인 벽과 테일간 도메인 벽의 교번하는 이동에 의해 자기 도메인들이 상기 제 1 방향과 반대인 제 2 방향으로 상기 나노와이어를 따라 이동되도록, 상기 제 1 방향을 갖는 조작 자기장 성분의 정렬 및 반대방향 정렬과 동기로 상기 헤드간 도메인 벽과 상기 테일간 도메인 벽이 있는 피닝 사이트에 디피닝 에너지를 교대로 인가하는 단계를 더 포함하는 데이터 직렬 저장방법.
- 제 25 항에 있어서,(f) 상기 단계(a) 및 (b)를 수행하는 한편, 상기 제 2 방향으로 상기 나노와이어로부터 데이터를 순차적으로 리드-아웃하기 위해, 상기 리드-아웃 위치에서 상기 나노와이어의 자기장을 반복적으로 측정하는 단계를 더 포함하는 데이터 직렬 저장방법.
- 제 26 항에 있어서,상기 리드-아웃 위치는 상기 도메인 벽이 상기 제 2 방향으로 이동되는 나노와이어 단부에 있는 데이터 직렬 저장방법.
- 제 20 항 내지 제 27 항 중 어느 한 항에 있어서,상기 디피닝 에너지는 전기유도 가열에 의해 가해지는 데이터 직렬 저장방법.
- 제 20 항 내지 제 27 항 중 어느 한 항에 있어서,상기 나노와이어에 횡방향으로 상기 도메인 벽 디피닝 사이트의 일측을 지나는 전극소자를 이용해, 상기 나노와이어를 따라 순 자기장을 유도하도록 상기 전극소자를 따라 다른 크기의 전류를 발생함으로써 상기 디피닝 에너지가 가해지는 데이터 직렬 저장방법.
- 나노와이어의 길이를 따라 단일 자기 도메인 벽을 지지할 수 있는 자성물질의 나노와이어를 이용한 직렬 데이터스트림을 도입, 저장 및 리드-아웃하는 방법으로서,상기 나노와이어에는 상기 나노와이어의 길이를 따라 복수의 도메인 벽 피닝 사이트들이 있으며, 각 노나와이어는 상기 나노와이어에 대한 전파 자기장과 상기 피닝 사이트에 국소적으로 강화된 전파 자기장 사이의 강도를 갖는 조작 자기장의 작동하에 상기 나노와이어를 따라 도메인 벽이 움직일 수 있도록 형성되고,인접한 피닝 사이트들 사이의 상기 나노와이어내 도메인 벽들을 움직이게 하도록 상기 조작 자기장을 가하는 단계와,도입위치에 적어도 핵형성 자기장의 국소 자기장을 가함으로써 상기 도입위치에서 상기 나노와이어내 도메인 벽을 선택적으로 도입하는 단계와,선택된 상기 피닝 사이트에 국소적으로 강화된 전파 자기장을 일시적으로 상기 조작 자기장 아래에 낮추도록 상기 나노와이어가 활성화되는 한편, 상기 피닝 사이트 중 선택된 하나에 디피닝 에너지를 가함으로써 한 피닝 사이트로부터 다음 피닝 사이트로 계단식 형태로 상기 도입위치로부터 멀리 상기 나노와이어를 따라 상기 도입된 도메인 벽을 이동시키는 단계와,상기 도메인 또는 도메인 벽에 의해 부호화된 데이터를 읽도록 상기 나노와이어상에 적어도 하나의 리드 위치에서 상기 나노와이어의 자기장을 측정하는 단계를 포함하며,상기 조작 자기장이 인가되는 동안 상기 나노와이어가 활성화되고, 상기 도메인 벽 또는 상기 도메인 벽에 의해 형성된 자기 도메인 벽은 데이터를 부호화하는데 사용되는 직렬 데이터스트림을 도입, 저장 및 리드-아웃하는 방법.
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