KR20060132611A - 고체 자기 메모리 시스템 및 방법 - Google Patents

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KR20060132611A
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수보드흐 쿠마
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씨엠 이노베이션, 인크.
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Abstract

본 발명은 기판상의 어레이 내에 자기 매체 셀들의 어레이를 배치하는 고체 자기 메모리 시스템 및 방법에 관한 것이다. 한 예시적인 실시예에서, 구동 전자장치가 통상적인 CMOS 처리에 의해서 어레이의 관련 셀들과 일렬로 기판 내에 제조된다. 자기 매체 셀들은 각각 자기 매체 비트와, 매체 비트의 상태를 판독하기 위한 자기저항 또는 GMR 스택을 포함한다. 어드레싱 라인들은 매체 비트들에 병치되어 비트들 중 선택된 비트들의 프로그래밍 및 소거를 가능하게 한다. 적어도 몇몇 실시예들에서, 섹터 소거가 수행될 수 있을 것이다.
자기 메모리 시스템, 자기 매체, 자기저항 스택

Description

고체 자기 메모리 시스템 및 방법{SOLID STATE MAGNETIC MEMORY SYSTEM AND METHOD}
본 발명은 반도체 메모리에 관한 것으로서, 특히 자기 접합 터널링(magnetic junction tunneling) 또는 스핀 밸브 효과(spin valve effect)를 이용하는 고체 자기 메모리 디바이스, 방법 및 시스템에 관한 것이다.
현대식 컴퓨팅의 초창기에 자기 메모리는 전통적으로 코어 메모리와 관련이 있었다. 코어 메모리는 반도체 메모리의 출현에 의해 급격하게 쇠퇴하였다. 그 결과, 최근의 자기 메모리는 오로지 디스크 구동과 관련된다. 디스크 구동에서는 자기 재료로 코팅된 플래터(platter)가 하나 이상의 헤드에 근접하여 회전한다. 헤드에 인가되는 전기 신호에 따라, 헤드는 플래터상의 자기 재료의 일부분을 배열하거나, 그 배열을 감지함으로써 디스크에/로부터 기록 또는 판독하는 기능을 한다. 이 기능은 장기간 동안 많은 애플리케이션에 사용되었지만, 디스크 구동의 가동 부품(moving part) 및 기계적인 면은, 상대적으로 정밀한 디스크 구동에 손상을 줄 수도 있는 충격 또는 다른 스트레스를 수반할 수도 있는 많은 애플리케이션에는 바람직하지 않다.
최근, 거대 자기저항(GMR: giant magnetoresistive) 효과를 이용하는 고체 자기 디바이스가 개발되었다. GMR 효과가 관찰될 수도 있는 구조의 예는 4개의 자기 박막, 즉 자유 자성층(free magnetic layer), 비자성 도전층(nonmagnetic conducting layer), 자성 고정층(magnetic pinned layer) 및 교환층(exchange layer)의 스택(stack)으로 구성된다. 고정층의 자기 배향(magnetic orientation)은 고정되고, 교환층에 의해 적당한 장소에서 유지된다. 외부 자계를 인가함으로써, 자유층의 자기 배향은 고정층의 자기 배향에 대하여 변경될 수도 있어, 2개의 상태가 존재할 수 있다. 그러므로 이러한 상태는 2개의 논리 값을 나타낼 수 있다. 자기 배향에서의 변경으로 인하여 금속층 구조의 저항이 현저하게 변하고, 그 저항을 감지하여 저장된 논리 값을 나타낼 수 있다.
GMR 효과는 MRAM(Magnetoresistive Random Access Memory)으로서 나타내는 자기저항 랜덤 액세스 메모리 디바이스에 이용한다. 이러한 디바이스는 가동 부품을 포함하지 않기 때문에, 디스크 구동에 대해 약간의 이점을 제공한다. 도 1에 도시한 통상적인 MRAM 구조에서, 강자성체 재료의 2개 층은 얇은 절연층에 의해 분리되어 자기 터널 접합(magnetic tunnel junction)을 형성한다. 하부층에서의 도메인의 방향은 고정되지만, 상부층에서의 도메인의 방향은 자계가 인가될 때 전환할 수 있다. 1 또는 0의 저장은 2개 층의 자기 도메인이 동일한 방향인지 또는 반대 방향인지에 따라 좌우된다.
데이터를 MRAM 셀에 기록하는 것은 전류를 비트 및 디지트 라인에 인가하는 것을 수반한다. 2개의 전류에 의해 생성된 자계는 자기 도메인을 원하는 방향으로 늘어 세운다. 도 1의 경우, 비트 라인(10) 내에서 왼쪽에서 오른쪽으로 흐르는 전 류 및 디지트 라인(15) 내에서 페이지 쪽으로 흐르는 전류는 자유 강자성층(20)을 고정층(25)과 동일한 방향으로 정렬시킨다. 절연체(30)는 자유층(20)과 고정층(25) 사이에 위치한다. 자유층 및 고정층의 방향은 각 층상에서 화살표로 도시하지만, 고정층의 배향은 다른 방향일 수 있다. 본 기술분야의 숙련자는 층 20, 25 및 30은 자기 터널 접합을 형성한다는 점을 인식하게 될 것이다.
셀의 판독은 터널 접합의 저항 측정을 수반한다. 2개 층에서의 도메인이 평행이면 로우(low)이고, 역평행(antiparallel)이면 하이(high)이다.
통상적인 MRAM 구조에서, 보자력(coercivity) 강자성체 재료는 기록용으로 사용하고, GMR 스택은 셀로부터의/로의 판독 및 기록 둘 다에 사용한다. 또한, GMR 스택은 구동 신호를 제공하는 데 사용되는 금속 라인에 통상적으로 접촉하고, 셀 당 적어도 하나의 구동 트랜지스터가 필요하다. 유감스럽게도, MRAM 디바이스의 이러한 특성은 그 디바이스의 채택에 중요한 과제를 제공한다.
예를 들어, MRAM 기술의 집적화에 수반되는 과제 중 하나는 CMOS 프로세스와는 양립할 수 없는 온도이다. 일부 표준 CMOS 프로세스 공정은 약 400℃에서 발생한다. 그러나 통상적인 MTJ(Magnetic Tunnel Junction) 재료의 자기저항(MR) 효과는 약 300℃ 온도에서 저하되기 시작하고, 400℃에서는 급격하게 떨어진다. 터널링 유전체가 단지 1.5㎚ 두께이기 때문에, MJT를 사용하는 MRAM 생산은 중요한 프로세스 과제이다. 그 결과, MRAM에 사용된 자기 재료와 CMOS 프로세싱에 요구되는 온도 관리 간의 양립성이 부족하여, MRAM을 현존하는 CMOS 프로세스에 통합하는 것은 어렵다.
종래의 MRAM 디바이스의 또 다른 제약은 소거 프로세스가 상대적으로 느리고 비효율적이라는 점이다. MRAM 디바이스에서, 소거 프로세스는 기록 프로세스, 즉 MRAM 메모리 비트를 프로그램하기 위하여, 전류가 도전성 라인을 통해 한 방향으로 흐르는 프로세스의 역으로서 필수적이다. 그 MRAM 메모리 비트를 소거하기 위하여, 전류는 동일한 도전성 라인을 통해 반대 방향으로 흐른다. 이는 각 소거 공정을 작은 섹터 크기로 필수적으로 한정하게 되는데, 느리고 비효율적이기 때문에 바람직하지 않다.
그 결과, CMOS 프로세스와 양립할 수 있는 고체 자기 메모리 디바이스에 대한 필요성이 존재한다. 또한, 메모리 셀의 평행 상태와 역평행 상태 간의 저항에 큰 차이가 있는 고체 자기 메모리 디바이스에 대한 필요성이 존재한다.
본 발명은 종래의 CMOS 프로세스와 양립할 수 있는 방식으로 구동 전자장치와 통합할 수 있는 반도체, 랜덤 액세스, 비휘발성 자기 메모리 디바이스를 제공한다. 무엇보다도, 본 발명은 가동 부품을 포함하지 않고, 지연(latency)이 거의 없으며, 많은 내장 및 개별적인 애플리케이션에 대해 원하는 만큼 크기 조정할 수 있다.
본 발명은 기록 및 판독을 위한 개별 스택을 구비하고, 판독 기능만이 GMR 효과에 좌우되는 자기 반도체 메모리 디바이스를 제공한다. 또한, 본 발명의 예시적인 구현에서, 기록 비트는 금속 라인과 접촉하지 않고, 각 셀은 그 셀과 관련된 전용 트랜지스터를 필요로 하지 않는다. 게다가, 현저하게 높은 보자력 강자성체 재료는 통상적인 구현에서의 기록을 위해 사용할 수도 있다.
또한, 본 발명의 일 실시예는, 시스템의 자기부 아래의 기판에 구동 전자장치가 구현된 CMOS/자기 구조를 제공함으로써 GMR 효과를 이용할 수 있다. 또 다른 실시예에서, 구동 회로 또한 자기성이다.
또한, 본 발명의 적어도 일부의 구현예에서, 메모리 셀의 전체 부분이 동시에 소거될 수 있는 블록 소거 특징이 제공되어 효율을 현저하게 증가시킬 수 있다.
본 발명의 이들 및 다른 특징은 첨부된 도면을 참조하여 후술하는 상세한 설명으로부터 보다 잘 이해할 수 있을 것이다.
도 1은 종래 기술의 MRAM 셀의 사시도.
도 2는 본 발명에 따른 단일 메모리 셀의 예시적 배치의 사시도.
도 3은 도 1의 예시적 배치이나, 종래의 CMOS 또는 다른 프로세싱으로 기판에 제조된 전자 구동 회로 또한 포함하는 도면.
도 4a는 본 발명에 따른 단일 비트의 간략화된 형태의 사시도.
도 4b는 본 발명에 따른 단일 비트의 간략화된 형태의 측단면도.
도 4c는 단일 비트 및 관련 프로그래밍/소거 라인의 간략화된 표현의 평면도.
도 5a 내지 도 5d는, 본 발명에 따른 기록 및 소거 동작을, 도 5d에 가장 잘 나타난 블록 소거 배치를 포함하는 간략한 형태의 도면.
도 6a는 본 발명에 따른 단일 비트의 임피던스 모델.
도 6b는 본 발명의 예시적 실시예에 따른 비트라인/워드라인 프로그램/소거 회로의 간략화된 개략도.
도 7은 본 발명에 따른 단일 비트에 대한 기록 타이밍도.
도 8은 본 발명에 따른 단일 비트에 대한 판독 타이밍도.
도 9a 내지 도 9t는 도 2에 도시된 바와 같은 장치의 제조 프로세스 단계를 도시하는 도면.
도 10은 본 발명을 사용하기 위한 판독/기록 헤드의 제1 형태를 도시하는 도면.
도 11은 본 발명을 사용하기 위한 판독/기록 헤드의 제2 형태를 도시하는 도면.
다음으로 도 2를 참조하면, 본 발명에 따른 메모리 셀이 보다 잘 이해될 수 있다. 자기 매체 기록 비트(200)은 프로그래밍 및 소거용으로 사용되는 행 라인(205) 및 열 라인(210) 쌍 내에 위치된다. 얇은 금속성 스페이서(215)가 그 기록 비트(200) 아래에 위치된다. 예시적 배치에서, 스페이서(215)는 Co/Cu/Co로 구성되고, 그 두께는 약 1.5 nm이다. 자기층(220)이 그 스페이서(215) 아래에 위치된다. 판독층으로도 고려될 수 있는 GMR 스택(225)이 그 자기층(220) 아래에 위치된다. 다른 배치에서 기록 및 판독 모두를 달성하도록 GMR 스택이 기능하는 것 또한 가능하지만, 본 발명의 예시적 배치에서의 GMR 스택은 단지 판독 기능으로만 사용된다. GMR 스택은, 각각 도 10 및 도 11에 보다 상세하게 도시된 스핀 밸브 및/ 또는 자기 터널 접합과 같은 임의의 형태를 취할 수 있다. GMR 스택을 어레이의 나머지 부분에 접속하는 역할을 하고 전형적으로 구리로 이루어진 도전 라인(230)이 GMR 스택(225) 아래에 위치된다. 전체적인 구조는 구리 라인(230)이 종래의 방식으로 집적되는 기판 위에 위치된다. 따라서, 본 발명의 메모리 셀은, 기록 및 소거 라인은 매체 비트 위에 위치되고, 판독 헤드는 매체 비트 아래에 위치되는 반전된 배치로 위치된다는 것이 이해될 것이다. 이러한 배치는 종래의 CMOS 프로세싱과 호환가능한 프로세스로 제조될 수 있어, 자기 특징이 부가되기 전에 구동 전자장치가 기판에 제조될 수 있다는 이점을 갖는다.
매체 비트(200)는 전형적으로 이산의 리소그래피적으로 패터닝된 자기 소자의 어레이에 배치되고, 여기서 각 매체 비트는 하나의 데이터 비트를 저장한다. 데이터 비트 각각은, 전형적으로 서로 다른 비트로부터 교환가능하게 고립된다. 그러나, 각각의 매체 비트가 없는 다결정 자기 그레인은 강하게 상호교환 접속되고, 적어도 일부의 양상에서 기본적으로 보다 큰 단일 자기 그레인과 같이 거동한다. 매체 비트용으로 사용되는 재료는 전형적으로 단일 도메인만을 가지며, 다결정 재료 뿐만 아니라 단결정 또는 비정질 재료로 구성될 수 있다. 자기 소자는 단일 액세스의 분극만을 가지며, 여기에서 그 분극의 방향으로는 "1" 또는 "0"이 할당된다. 매체 비트 재료의 자기 특성에 따라, 각각의 이산 자기 소자의 최소 부피는 치수에서 수 나노미터 만큼 작게될 수 있다. 최소 부피는 기본적으로 수퍼 상자성 제한(super paramagnetic limit)에 의해 결정되지만, 매체 비트는 전형적으로 높은 이방성 에너지를 갖는다.
그러한 배치는, 도 2의 메모리 셀이 적절한 구동 전자장치가 제조된 기판 위에 단면 사시도로 도시된 도 3으로부터 이해될 수 있다. 명료성을 위해, 도 2 및 도 3에서의 동일 소자는 동일한 참조 부호로 지칭하였다. 따라서, 매체 비트(200) 아래를 통과하는 도전 라인(230)은, 일반적으로 300으로 참조되는 실리콘 및 절연체의 적절한 층들이 개별적으로 식별된 소자 주위의 적절한 위치에 도시되어 있지만, 도 2에서의 도전 라인과 동일한 것이다. 프로세스 흐름, 및 각 층의 구성은 도 9a 내지 도 9t와 연결하여 이후에 보다 상세히 논의될 것이다. 구동 로직으로서 기능하는 복수의 장치가 310에 도시되어 있고 도 6a 및 도 6b와 연결하여 보다 상세히 설명된다. 장치(310)는 전형적으로 종래의 CMOS 프로세싱을 통해 종래의 기판(315)에 제조된다. 장치(310)들을 상호접속하는 적절한 도전 라인이 320에 도시되어 있다. 도전 라인(320)은 패시베이션층(330)을 통과하는 비아(325)에 의해 자기부에 접속된다.
다음으로, 각각 단일 비트의 사시도, 단면도 및 평면도를 도시하는 도 4A, 4B 및 4C를 참조하면, 예시적 치수들이 더욱 잘 이해될 것이다. 전술한 바와 같이, 유사 소자들은 도 2에 도시된 것과 동일한 참조 번호들로서 도시된다. 도 4B의 구성에서 가장 잘 나타나는 바와 같이, 규격 치수들은 다음과 같으며, 치수 a, b, c는 마스크상에서 변할 수 있으며, 치수 d 내지 i는 웨이퍼상에서 변할 수 있는 것으로 이해된다.
a = 200 nm f = ~30 nm
b = 200 nm g = 170 nm
c = 200 nm h = 200 nm
d = 450 nm i = 450 nm
e = ~30 nm
다음으로 도 5a 내지 도 5d를 참조하면, 본 발명에 따른 메모리 셀들의 어레이에 대한 기록 및 소거 동작이 더욱 잘 이해될 것이다. 구체적으로, 도 5a는 각 메모리 셀들의 중심에 개별적으로 500A-I로서 도시되는 매체 비트(500)를 갖는 메모리 셀들의 3×3 어레이를 도시하고, 이는 단지 예시를 위한 것이다. 실제 어레이는 통상적으로 3×3보다 훨씬 더 클 것이며, 사실상 그 크기는 수백만 또는 수차수 이상 더 클 수 있다. 도시된 예에서, 어드레싱 라인들은 행 및 열로 배치되지만, 적절한 예에서 다른 토폴로지(topology)들도 사용될 수 있다. 행 라인들(505A-F) 및 열 라인들(510A-H)은 실질적으로 매체 비트들 주변에 배치되고, 이 선들에는 도 6a-6b와 관련하여 이후에 설명될 적절한 로직이 함께 배치되어, 프로그램/기록 및 소거 기능들을 제공한다. 보다 구체적으로, 도 5a 및 5b를 참조하면, "1"은, 서로 반대되는 방향의 화살표들로 표시되는 바와 같이, 반대 극성의 전류 구동들을 행 라인 505B 및 505C와, [매체 비트 500A를 위해] 열 라인 510B 및 510C에, 및 [매체 비트 500C를 위해] 열 라인 510F 및 510G에 인가함으로써 매체 비트 500A 및 500C에 기록된다. 선 510D 및 510E에 인가되는 기록 전류가 없기 때문에, 매체 비트 500B는 변경되지 않고, 0으로 남아 있다. 본 명세서에서 종종 "프로그래밍" 셀로서 칭해지는 기록 동작의 결과는 도 5b에서 볼 수 있고, 여기에서 매체 비트 500A 및 500C는 상태 변화를 나타내지만, 나머지 매체 비트들은 상태 변 화를 나타내지 않는다.
도 5b에 도시된 예시적 구성에서, 소거 프로세스는 본질적으로 기록 프로세스의 역 프로세스이고, 도 5c를 참조해서 더욱 잘 이해될 수 있다. 동일한 행 라인 505B 및 505C가 반대 극성의 구동 전류들을 수신하고, 또한 기록 동작(도 5A) 동안 사용된 극성들에 대해 반대되는 극성을 갖는다. 유사하게, [매체 비트 500A를 위한] 열 라인 510B 및 510C, 및 [매체 비트 500C를 위한] 열 라인 510F 및 510G는 기록 주기 동안 사용된 극성들과 반대되는 극성들의 구동 전류를 수신한다. 그 결과, 각 매체 비트를 프로그램되지 않은 상태로 되돌리고, 이 상태는 "0"으로 해석된다. 그러나, "0" 또는 "1"을 둘 중 하나의 상태에 할당하는 것은 임의적인 것으로서, 본 발명에서 예시된 것으로 제한되는 것은 아니다.
다음으로 도 5d를 참조하면, 대안적인 소거 기법이 개략적으로 도시되고, 이 기법에 따라, 매체 비트들의 블록 또는 섹터들이 동시에 소거될 수 있다. 도 5d의 구성에서, 매체 비트(500)의 매트릭스 어레이는 도 5a에 도시된 것과 유사하게 행 및 열로 배치된다. 4개 쌍의 도전 선들(550A-D)은 일 말단에서 전류 소스(555)에 접속되고, 다른 말단에서 접지된다. 여기에서, 4개의 행들로 선택한 것은 순전히 설명을 위한 것이고, 실제 어레이는 훨씬 더 많은 섹터들을 사용한다는 것이 이해될 것이다. 도시된 예시적 구성에서, 선들은 실질적으로 매체 비트(500)가 선들 사이에 배치된 빗(comb) 형태로 구성되지만, 선들의 형태는 구현에 따라서 폭넓게 변경될 수 있다. 소거 프로세스 동안, 소스(555)로부터의 전류는, 화살표 560으로 도시된 바와 같이 선들의 쌍들(550A-D) 사이에서 분할되고, 이에 따라, 원하는 반 대 전류 흐름을 생성한다. 섹터 소거에 대한 이러한 접근법은, 도시되지는 않았지만 본질적으로 도 5a에 도시된 것과 동일한 개별 기록 회로를 포함함으로써 더 잘 수행될 수 있다는 것이 또한 이해될 것이다. 선택적으로, 기록 동작은, 도 5d의 회로에 전류 흐름을 역으로 하기 위한 적절한 스위치들을 부가함으로써 수행될 수 있다.
다음으로, 단일 셀을 위한 임피던스 모델을 도시하는 도 6a, 및 프로그래밍 및 소거를 위한 비트 및 워드 선들을 포함하는 셀들의 어레이를 개략적으로 나타내는 도 6b를 참조하면, 본 발명에 따른 셀들의 어레이의 전기적 동작이 더욱 잘 이해될 것이다. 먼저, 도 6a에 도시된 단일 셀 표현을 참조하면, 셀은 Lbc로 표시되는 인덕터(600)를 포함하고, 이 인덕터(600)는 자기 매체 비트를 나타내고, 일 말단에서 중앙 노드(605)와 접속된다. 또한, 중앙 노드(605)에는, Cbc로 표시되며, 비트와 컨덕터 간의 캐패시턴스를 나타내는 캐패시턴스(610)와, Rbc로 표시되며, 비트와 컨덕터 간의 저항을 나타내는 저항(615)과, Cc로 표시되며, 컨덕터 자체와 결합된 캐패시턴스(620)가 접속된다. 캐패시턴스 Cbc는 다른 일 말단에서 접지되고, 다른 성분들의 나머지 말단들은 어레이의 다른 노드들에 접속된다.
다음으로 도 6b를 참조하면, 도 6a의 모델이, 프로그래밍 및 소거를 위한 적합한 구동 접속들을 갖는 어레이에 도시된다. 캐패시턴스 Cc가 셀들 간에 공유될 수 있다는 것은 당업자에게 명백한 것이다. 따라서, 도 6b는 메모리 셀(625)의 2 ×N 어레이를 도시하고, 이 어레이는 2개의 열과 N개의 행으로 구성되며, 어레이의 4개의 코너에서 프로그램 및 소거 로직을 갖는다. 도 6b에 도시된 예시적 어레이의 "상부" 코너들에서 프로그램/소거 로직은, 전류 소스(630), 프로그램 모드에서 전류 소스를 접속하기 위한 일 트랜지스터 스위치(635), 및 소거 모드에서 전류 소스를 접속하기 위한 다른 트랜지스터 스위치(640)를 포함한다. 프로그램 및 소거 트랜지스터(635 및 640)는, Rpar로 표시되는 저항(650)을 통해 전류를 공급하는 단일 노드(645)에서 접속된다. 원하는 전류의 반전을 달성하기 위해서, 우측에 도시되는 프로그램 및 소거 트랜지스터(635 및 640)의 배치는 좌측에 도시된 배치에 대해 역으로 구성된다.
유사하게, 하부 좌측 및 하부 우측의 구동 회로는, 프로그램 트랜지스터(660) 및 소거 트랜지스터(670)가 원하는 전류 반전을 가능하게 하기 위해 교체되는 것을 제외하고는, 서로 미러 이미지(mirror image)이다.
다음으로 도 7을 참조하면, 기록 기능을 위한 타이밍도가 셀의 시간적 동작을 도시한다. 도시된 예시적 구성에서, 기록 주기 시간 tWC은 약 20ns이고, 기록 종료까지의 어드레스 유효 시간 tAW은 약 15ns이고, 어드레스 셋업 시간 tAS은 약 0ns이다. 기록 펄스폭 tWP은 약 15ns이고, 기록 복구 시간 tWR은 약 0ns이다. 마지막으로, 기록 종료로부터 출력 액티브 시간 tOW은 약 3ns이다.
다음으로 도 8을 참조하면, 판독 주기 타이밍도가 도시되어 있다. 도 2의 구조에서, 판독 프로세스가, 예를 들어 도 5a에 도시된 어드레싱 라인에 대비되는 것으로서, GMR 스택을 이용하여 수행된다는 것을 알 것이다. 도 2의 구조에 있어서, 예시 타이밍도는 다음과 같은 값들을 가질 수도 있다.
tRC = 판독 주기 시간 = 20ns(max)
tAA = 어드레스 액세스 시간 = 20ns
tOE = 유효 출력에 대한 가능 출력 시간 = 8ns
tACS = 칩 선택 액세스 시간 = 20ns
이어서, 도 9a 내지 도 9t를 참조하면, 도 2의 예시 메모리 구조를 제조하기 위한 프로세스 흐름을 더 잘 이해할 수 있다. 도 9a 내지 도 9t에 있어서, 적합한 구동 회로가 종래의 CMOS 프로세스를 통해 이미 제조되었다고 가정될 것이다. 도 9a에서, 프로세싱된 웨이퍼(900)가 제공된다. 그리고 나서, 도 9b에서, 유전체층(905)이 웨이퍼(900) 상에 피착된다. 예시 구성에 있어서, 이 층은 약 5000Å의 FSG 유전체일 수도 있다. 도 9c에서, 레지스트(910)는 예를 들어 포토리소그래피에 의해 피착된 후 판독 마스크에 의해 제거된다. 그 후에, 도 9d에 도시된 바와 같이, 구리 장벽/시드층(915)은 유전체 에칭 및 ECP와 CMP 단계로 피착된다.
도 9e에서, GMR 스핀 밸브 스택 또는 이와 다른 GMR 자기 터널 접합 스택(920)은 구리 장벽/시드층(915) 위에, 유전체층의 필요 부분보다 더 넓은 부분에 걸쳐 피착된다. 레지스트층(925)은 도 9f에 도시된 바와 같이 포토리소그래피, 예컨대 193nm 프로세스에 의해 피착된다. 그 후에, GMR 스택의 초과 부분은 도 9g에 도시된 바와 같이 RIE 및 애쉬에 의해 제거된다. 갭들은 도 9h에 도시된 바와 같이 GMR 스택을 덮는 것을 포함하여 예를 들어 약 2000Å 두께의 FSG 유전체(930)의 피착에 의해 채워진다.
다음으로, 도 9i에 도시된 바와 같이, 유전체는 후속 프로세싱 단계를 위해 균일한 표면을 남겨두면서 GMR 스택을 덮지 않도록 CMP를 통해 제거된다. 그 후에, 도 9j에 도시된 바와 같이, 레지스트층(935)은 포토리소그래피에 의해 놓여진다. 유전체 에칭, 애쉬 및 웨트 클린에 이어서, 도 9k에 도시된 바와 같이, 탄탈층(940)이 스택 결과물의 꼭대기에 피착된다. 그 후에, 도 9l에 도시된 바와 같이, 자기 미디어층(945)이 탄탈층(940) 위에 피착된다. 이어서, 도 9m에 도시된 바와 같이, 레지스트층(950)이 탄탈층 및 GMR 스택 위에 피착된다. 가이드로서 레지스트를 이용함으로써, 자기층의 잔여부는 자기층(945)으로부터 탄탈층(940) 위에 정렬된 자기 도트(955) 만을 남겨두고 RIE 및 애쉬에 의해 제거된다. 그 다음에, 도 9o에 도시된 바와 같이, 유전체층(960)은 예를 들어 갭채움을 위해 1000Å의 FSG 유전체로 SACVD에 의해 피착된다.
다음 단계에서, 도 9p에 도시된 바와 같이, 다른 레지스트층(965)은 제 1 금속층용의 마스크를 이용한 포토리소그래피에 의해 피착된다. 도 9q에 도시된 바와 같이, 제 1 세트의 어드레스 라인(970)은 유전체 에칭, 구리 장벽/시드층의 피착 및 그 후의 ECP와 CMP에 의해 자기 도트(955)의 양쪽에 배치된다. 그 다음에, 다른 FSG 유전체층(975)이 도 9r에 도시된 바와 같이 피착되는데, 예를 들어 약 2000Å 두께일 수 있다. 그 후에, 도 9s에 도시된 바와 같이, 다른 레지스트층(980)이 마스크로 이용되어 제 2 금속층 형성을 준비한다. 그리고 나서, 잔여 어드레스 라인(985)은 유전체 에칭, 구리층의 피착 및 그 후의 ECP와 CMP에 의해 접속된다. 그 결과가 도 2에 도시되어 있는 셀 구조이다.
상술한 바와 같이, 본 발명에 이용되는 GMR 스택은 스핀 밸브 또는 자기 터널 접합 중 어느 하나로 구성될 수 있다. 적합한 스핀 밸브 구조의 일례가 도 10에 도시되어 있으며, 본 발명의 나머지들에 이용하기 적합한 터널 접합의 일례가 도 11에 도시되어 있다. 먼저 도 10을 참조하면, 적합한 스핀 밸브 구조는 일반적으로 기판(1000) 위에 배치된 도전층(1020)의 양쪽에 배치되는 2개의 강자성층(1010 및 1015)을 포함한다. 도전층은 예를 들어 코발트/구리/코발트로 구성될 수 있다. 몇몇 실시에 있어서, 예를 들어 PtMn과 같은 추가 반강자성층(1025)이 제공되어 자기층들의 배향을 고정시킬 수도 있다.
도 11을 참조하면, 자기 터널 접합 장치의 일례가 도시되어 있다. 스핀 밸브와 자기 터널 접합의 한 가지 두드러진 차이점은 전류 흐름이 장치의 면에 수직한다는 점이다. 도 10의 스핀 밸브와 같이, 터널 접합 장치는 기판(1100) 위에 배치된 터널링 장벽층(1120)의 양쪽에 배치되는 2개의 강자성층(1110 및 1115)을 포함한다. 퍼멀로이층(1125)은 강자성층(1115) 위에 배치될 수 있으며, 다른 퍼멀로이층(1130)이 그 위에 배치되고, 반강자성 교환층(1135)이 그 꼭대기에 배치된다. 본 기술분야의 당업자들이라면, 스핀 밸브 또는 자기 터널 접합 중 어느 하나의 기본 구조가 감지층, 비자성 스페이서 및 고정층으로 역할하는 자유층의 샌드위치 구조로, 예를 들어 철 및 망간과 같은 반강자성 물질의 교환층을 구비하여 고정층의 자기 배향을 고정시킨다는 점을 알 것이다. 자유층의 자기 배향은 미디어 비트의 배향에 반응하여 회전하는데 자유로운 반면에, 고정층의 배향은 고정되어 있어서, 미디어 비트의 배향에 따라 자유층과 고정층 간의 배향에서의 결정가능한 차이를 허용한다.
본 발명의 바람직한 실시예 및 이와 다른 여러 실시예들에 대해 충분히 설명하였지만, 본 기술 분야의 당업자들이라면 본 명세서의 개시 내용에 따라 본 발명의 범주를 벗어나지 않는 수많은 대체물 및 등가물들이 존재한다는 점을 알 것이다. 따라서, 본 발명은 상술한 설명이 아닌 첨부된 청구범위에 의해서만 국한되는 것으로 의도되어 진다.

Claims (12)

  1. 구동 전자장치를 포함하는 기판과,
    상기 기판 위에 위치한 자기 매체 비트와,
    상기 자기 매체 비트와 상기 기판 사이에 위치한 판독 소자와,
    상기 매체 비트에 인접하여 병치된 비트 어드레싱 라인과,
    상기 매체 비트에 실질적으로 인접하는 워드 어드레싱 라인과,
    상기 기판 내의 상기 구동 전자장치를 상기 판독 소자에 접속하는 도전 라인들을 포함하고,
    상기 비트 어드레싱 라인 및 상기 워드 어드레싱 라인은 상기 자기 비트의 상태가 변경되게 하는 프로그래밍 및 소거 신호를 수신하는 고체 자기 메모리 시스템.
  2. 제1항에 있어서,
    상기 기판은 CMOS 처리를 이용하여 형성되는 고체 자기 메모리 시스템.
  3. 제1항에 있어서,
    상기 판독 소자는 자기저항 스택을 포함하는 고체 자기 메모리 시스템.
  4. 제1항에 있어서,
    상기 판독 소자는 거대 자기저항 스택을 포함하는 고체 자기 메모리 시스템.
  5. 구동 전자장치를 포함하는 기판과,
    상기 기판 상에 위치한 자기 매체 셀들의 어레이- 상기 자기 매체 셀은 각각 상기 기판 위에 위치하는 자기 매체 비트를 포함하고, 상기 자기 매체 비트와 상기 기판 사이에 판독 소자가 위치함 -와,
    적어도 대부분의 상기 자기 매체 셀들 내에서 상기 자기 매체 비트에 인접하여 위치하는 어드레싱 라인들과,
    상기 어드레싱 라인들에 접속되어 상기 자기 매체 셀들 중 적어도 몇몇의 자기 매체 비트의 상태를 변경시키는 적어도 하나의 전류원과,
    상기 자기 매체 셀들과 상기 구동 전자장치 사이의 접속을 형성하는 도전 링크
    를 포함하는 고체 자기 메모리 시스템.
  6. 제5항에 있어서,
    상기 판독 소자는 자기저항 스택을 포함하는 고체 자기 메모리 시스템.
  7. 제5항에 있어서,
    상기 판독 소자는 거대 자기저항 스택을 포함하는 고체 자기 메모리 시스템.
  8. 제5항에 있어서,
    상기 구동 전자장치는 CMOS 처리에 의해서 형성되고, 상기 어레이는 상기 구동 전자장치 위에 형성되며, 상기 구동 전자장치에 집적되는 고체 자기 메모리 시스템.
  9. 제5항에 있어서,
    상기 어드레싱 라인들은 섹터 소거를 허용하도록 구성되는 고체 자기 메모리 시스템.
  10. 제5항에 있어서,
    상기 어드레싱 라인들은 상기 어레이에서 선택된 셀들을 프로그래밍하는 어드레싱 라인들의 제1 세트 및 상기 어레이에서 선택된 셀들을 소거하는 어드레싱 라인들의 제2 세트를 포함하는 고체 자기 메모리 시스템.
  11. 제6항에 있어서,
    상기 자기저항 스택은 거대 자기저항 스택인 고체 자기 메모리 시스템.
  12. CMOS 처리의 사용에 의해서 기판 내에 구동 전자장치를 제조하는 단계와,
    상기 기판 상에 상기 구동 전자장치와 정렬하여 자기저항 스택을 피착하는 단계와,
    상기 자기저항 스택 위에 제1 및 제2 상태를 가지는 자기 매체 비트를 피착하는 단계- 상기 자기 매체 비트의 상태는 상기 자기저항 스택에 의해서 감지될 수 있음 -와,
    상기 자기 매체 비트에 인접하여, 선택된 비트의 상태를 변경하도록 하는 다수의 어드레스 라인들을 피착하는 단계
    를 포함하는 고체 자기 메모리 장치 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649765B2 (en) * 2003-11-04 2010-01-19 Magsil Corporation Magnetic memory cell and method of fabricating same
DE102006046499B4 (de) * 2006-09-29 2011-05-05 Siemens Ag Informationsspeicher
US20090010046A1 (en) * 2007-06-28 2009-01-08 Krishnakumar Mani magnetic memory device with non-rectangular cross section current carrying conductors
JP2012008760A (ja) * 2010-06-24 2012-01-12 Sony Corp 携帯情報機器
US8711612B1 (en) * 2010-12-03 2014-04-29 Magsil Corporation Memory circuit and method of forming the same using reduced mask steps

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587943A (en) * 1995-02-13 1996-12-24 Integrated Microtransducer Electronics Corporation Nonvolatile magnetoresistive memory with fully closed flux operation
US6266267B1 (en) * 1999-03-04 2001-07-24 Pageant Technologies, Inc. Single conductor inductive sensor for a non-volatile random access ferromagnetic memory
US6391483B1 (en) * 1999-03-30 2002-05-21 Carnegie Mellon University Magnetic device and method of forming same
DE10020128A1 (de) * 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
AU2002232848A1 (en) * 2000-10-20 2002-04-29 Dan Carothers Non-volatile magnetic memory device
JP3866567B2 (ja) * 2001-12-13 2007-01-10 株式会社東芝 半導体記憶装置及びその製造方法
KR20050053724A (ko) * 2002-10-03 2005-06-08 코닌클리케 필립스 일렉트로닉스 엔.브이. 프로그램가능 자기 메모리 장치
EP1550132A2 (en) * 2002-10-03 2005-07-06 Koninklijke Philips Electronics N.V. Programmable magnetic memory device fp-mram
JP2004153181A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
US7067866B2 (en) * 2003-03-31 2006-06-27 Applied Spintronics Technology, Inc. MRAM architecture and a method and system for fabricating MRAM memories utilizing the architecture
US7239570B2 (en) * 2003-05-20 2007-07-03 Magsil Corporation Magnetic memory device and method for magnetic reading and writing
US7023724B2 (en) * 2004-01-10 2006-04-04 Honeywell International Inc. Pseudo tunnel junction
US7088612B2 (en) * 2004-08-20 2006-08-08 Infineon Technologies Ag MRAM with vertical storage element in two layer-arrangement and field sensor
US7092284B2 (en) * 2004-08-20 2006-08-15 Infineon Technologies Ag MRAM with magnetic via for storage of information and field sensor
US7200032B2 (en) * 2004-08-20 2007-04-03 Infineon Technologies Ag MRAM with vertical storage element and field sensor

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