KR20090007436A

KR20090007436A - 작은 부피 및 높은 정밀도의 멤브레인들 및 캐비티들의 집합적 제조 프로세스

Info

Publication number: KR20090007436A
Application number: KR1020087027808A
Authority: KR
Inventors: 조엘 꼴레; 스테판느 니꼴라스; 크리스띠앙 삐셀라
Original assignee: 트로닉스 마이크로시스템즈
Priority date: 2006-04-28
Filing date: 2007-04-26
Publication date: 2009-01-16
Also published as: US20090130822A1; FR2900400B1; CN101432223B; CN101432223A; FR2900400A1; EP2013137A1; KR101424748B1; EP2013137B1; US7838393B2; WO2007128705A1; DK2013137T3; ATE528256T1; JP5112420B2; JP2009535549A

Abstract

본 발명은 반도체-온-절연체 층으로 지칭되는, 웨이퍼 내에 주어진 두께(d)를 가지는 캐비티들 및/또는 멤브레인들(24)의 집합적 제조 프로세스와 관련된다. 상기 반도체-온-절연체 층은, 절연체 층 상에 두께(d)를 가지는 적어도 하나의 반도체 표면층을 포함하고, 상기 절연체 층은 기판 상에 지지된다. 상기 프로세스는, 캐비티들 및/또는 멤브레인들을 형성하기 위하여, 두께(d)를 가지는 반도체 표면층 및 중지층을 형성하는 절연체 층을 식각하는 단계를 포함한다..

반도체-온-절연체, 실리콘-온-절연체, 캐비티, 멤브레인, 마이크로 펌프

Description

작은 부피 및 높은 정밀도의 멤브레인들 및 캐비티들의 집합적 제조 프로세스{Process for collective manufacturing of small volume high precision membranes and cavities}

본 발명은 높은 정밀도로 치수가 제어된 캐비티들 또는 멤브레인들 또는 마이크로 펌프들의 집합적 제조의 분야와 관련된다.

본 발명은, 정밀한 부피 제어를 요구하고 마이크로-유동성 및 마이크로-공기압(pneumatic) 어플리케이션에 유용하고, 예를 들어 실리콘과 같은 반도체 물질로 형성된 구성요소들의 제조에 특히 적용될 수 있다.

본 발명은, 예를 들어 나노 리터 또는 피코 리터의 자릿수(order)의 마이크로 부피의 액체들의 인입을 제어하는 마이크로 펌프들 및 멤브레인들을 제조하는 마이크로 유동체들에 사용될 수 있다.

본 발명의 다른 어플리케이션은 작은 양의 액체 또는 기체 생성물들의 제어된 반복성과 높은 정밀도의 분배를 위한 소자들의 제조와 관련되며, 특히 마이크로 리터 또는 나노 리터 또는 그 이하로 측정된 양의 생성물들의 비율을 위한 소자들의 제조와 관련된다.

상기 유동성 구성요소들은 DE 19719861 및 DE 19719862에 개시되어 있다.

현재, 실리콘 소자들 내의 캐비티들 및 멤브레인들은 건식 식각 또는 습식 식각에 의하여 실리콘 플레이트들로부터 형성된다. 멤브레인 및 캐비티의 두께들의 수치들은 초기 실리콘 웨이퍼(그 두께 및 상기 두께의 공차) 및 사용된 식각 프로세스(식각 속도, 프로세스 균일성)에 직접적으로 의존한다.

수 십 마이크론 내지 수 백 마이크론의 식각된 두께들에 대하여 수 마이크론의 자릿수의 높은 정밀도를 달성하기 위하여, 상기 프로세스는 제조 기간 동안에 하나의 웨이퍼에 대한 측정들(프로세스 균일성) 및 각각의 웨이퍼의 측정들(웨이퍼 두께들 및 프로세스의 균일성)을 요구한다. 이에 따라, 높은 정밀도를 가지는 장치를 이용하여 많은 다른 시점들에서 정밀도를 점검하여야 하므로, 높은 제조 비용을 야기시킨다.

따라서, 웨이퍼 두께들 및 프로세스의 공차들 때문에, 웨이퍼들이 잦은 점검과 함께 처리되는 경우에만 높은 정밀도를 달성할 수 있고, 상기 프로세스가 충분히 균일하지 않은 경우에는 제조 성공률이 감소될 우려가 있다.

따라서, 발생하는 문제점은 웨이퍼들이 개별적으로 처리되어야 한다는 것이다.

공지된 프로세스를 이용하는 경우에는, 매우 협소한 두께 공차들(1

의 자릿수)을 요구하는 소자들의 집합적 일괄(batch) 제조가 불가능하다. 이것은 식각 프로세스의 불균일성과 반도체 웨이퍼들의 두께(하나의 웨이퍼 상의 두께 및 각각의 웨이퍼의 두께)의 불균일성에 기인한다.

본 발명이 해결하고자 하는 첫번째 과제는, 웨이퍼들의 집합적 처리가 가능 한 프로세스를 제공하는 것이다.

또한, 공지된 기술은 식각 프로세스 중에 치수들의 정밀한 반복 점검이 각각의 웨이퍼들에 대하여 수행될 것을 요구한다. 이러한 점검의 유형은 식각된 두께를 결정하고, 요구되는 두께를 달성하기 위한 잔류 식각 시간을 결정하는 수단을 제공한다. 또한, 사용된 식각 프로세스에 기인하는 속도 변화의 효과들을 방지하기 위하여, 상기 프로세스는 반복되어야 한다.

또한, 프로세스 중의 어떠한 돌발적인 변화는 웨이퍼의 손실을 야기할 수 있다. 특히, 식각 시간에 기초한 프로세스를 고려하면, 프로세스 중의 어떠한 돌발적인 변화(식각 속도 및/또는 웨이퍼에 대한 식각 균일성)는 특정한 두께 이상의 초과 두께를 달성한다. 따라서, 웨이퍼는 요구 기준을 벗어나게 되고, 불량으로 판정된다.

그러므로, 이러한 기술은 집합적 일괄 프로세스를 기초한 대량 생산의 경우에 심각한 결함을 내재한다. 매우 협소한 공차들을 가지고(상술한 어플리케이션에서의 밸브 개구 압력들 및 캐비티 부피들에 대한 매우 정밀한 제어) 멤브레인들 및 캐비티들을 제조하는 것은 사용된 식각 프로세스의 균일성 및 반복성에 매우 의존한다. 또한, 반도체 웨이퍼들의 두께에 대한 공차는, 공지된 제조 프로세스에 내재된 불균일성에 추가된다.

본 발명은 이러한 문제점을 해결하기 위한 것이다.

본 발명은 정밀하게 제어된 두께를 가지는 멤브레인들 및/또는 캐비티들의 제조 프로세스를 제공하며, 특히 상기 프로세스는 집합적 프로세스이거나 일괄(batch) 프로세스이다.

먼저, 본 발명은 주어진 두께를 가지는 적어도 하나의 캐비티 및/또는 멤브레인의 제조 프로세스와 관련된다. 상기 제조 프로세스는:

- 절연체 층 상에 두께(d)를 가지는 반도체 표면층을 포함하는 웨이퍼들을 선택하는 단계로서, 상기 절연체 층은, 예를 들어 SOI 또는 이중 SOI 웨이퍼인 기판 상에 지지되고, 및

- 상기 표면층을 식각하는 단계로서, 상기 절연체 층은 상기 표면층 내에 상기 캐비티 및/또는 멤브레인을 형성하기 위한 중지층을 형성한다.

상기 캐비티 및/또는 멤브레인은 폐쇄 부피(closed volume) 또는 반폐쇄 부피(semi-closed volume)로 유체를 유입하는 수단을 형성한다.

본 발명에 따르면, 특정한 물질들의 하나 또는 수 개의 웨이퍼들, 예를 들어 실리콘-온-절연체(silicon-on-insulator, SOI), 또는 보다 일반적인 "반도체-온-절연체(semiconductor-on-insulator)" 형의 하나 또는 수 개의 웨이퍼들을 사용한다. 특히, 에피택시에 의하여 구현한 SOI 웨이퍼들 또는 본딩에 의하여 통상적으로 구현한 보다 일반적인 표준 SOI 웨이퍼들을 사용할 수 있다.

SOI 웨이퍼 상에 또는 기판 상에 지지되는 절연체 층 상에 두께(d)를 가지는 반도체 표면층을 가지는 웨이퍼 상에, 반도체 층은, 예를 들어 SOI의 경우에는 실리콘으로 형성된 반도체 층은, 전체 웨이퍼에 걸쳐서 제어되고 정밀한 두께를 가진다. 또한, 이는 웨이퍼들을 일괄 처리하거나 각각의 웨이퍼를 개별처리하는 경우에 적용될 수 있다. 두께 정밀도(현재로는, 1

의 자릿수 또는 1

미만의 자릿수)는 정밀한 소자의 제조에 요구되는 정밀도에 비하여 크거나 또는 동일하다. 결과적으로, 제조된 캐비티 또는 멤브레인은 식각 후에 어떠한 치수적인 제어를 요구하지 않는다. 또한, 식각이 상기 중지층에 도달하는 경우에는 식각이 중지되므로, 상기 프로세스는 식각 속도에 대하여 어떠한 제어도 요구하지 않는다.

마스크는 식각 전에 상기 표면층 상에 접촉하여 또는 상기 표면층 상에 이격되어 배치될 수 있다.

본 발명을 이용하여, 수 개의 캐비티들 또는 멤브레인들은 웨이퍼들의 셋트로부터 형성할 수 있다.

이어서, 상기 웨이퍼들이 배치되고 어셈블링되어, 높은 정밀도의 폐쇄 부피들 또는 반폐쇄 부피들을 형성한다. 상기 치수들 중의 하나(통상적으로 깊이로 지칭됨)는 상기 표면층의 두께에 의하여 제어되고, 반면 상기 부피의 다른 두 개의 치수들(통상적으로 폭 및 길이로 지칭됨)은, 예를 들어 식각 프로세스의 마스크에 의하여 제어된다.

상기 웨이퍼들은 중간 물질을 추가하거나 또는 추가하지 않고 직접적으로 또는 간접적으로 어셈블링될 수 있다. 이러한 어셈블링은 분자 본딩에 의하여 구현될 수 있다.

또한, 본 발명은, 일괄처리되는 웨이퍼들 내의 각각의 웨이퍼들에 대하여 캐비티들 및/또는 멤브레인들 및/또는 마이크로 펌프들의 제조 프로세스, 바람직하게는 집합적 제조 프로세스와 관련되며, 본 발명에 따라 수행된 제조 프로세스를 포함한다.

또한, 본 발명은 마이크로 밸브의 제조 프로세스와 관련되며, 상기 제조 프로세스는:

- 본 발명에 따른 제조 프로세스를 이용하여, 제1 반도체-온-절연체 웨이퍼의 반도체 층 내에 상기 마이크로 밸브(micro valve)의 적어도 하나의 시트(seat)를 형성하는 단계;

- 본 발명에 따른 제조 프로세스를 이용하여, 제2 반도체-온-절연체 웨이퍼의 반도체 층 내에 상기 마이크로 밸브의 적어도 하나의 멤브레인을 형성하는 단계; 및

- 상기 시트 상에 상기 멤브레인을 배치시키기 위하여, 상기 제1 웨이퍼 및 제2 웨이퍼를 그들의 전면들(front faces)을 통하여 어셈블링되는 단계;를 포함한다.

또한, 상기 제조 프로세스는:

- 적어도 상기 제1 웨이퍼 내에 적어도 하나의 멤브레인을 형성하고, 상기 웨이퍼의 반도체 물질의 상기 표면층 내에 적어도 하나의 시트를 형성하고, 또한, 상기 제2 웨이퍼의 반도체 물질의 상기 표면층 내에 적어도 하나의 시트 및 적어도 하나의 멤브레인을 형성하는 단계; 및

- 상기 제1 웨이퍼 및 제2 웨이퍼를 그들의 전면들을 통하여 어셈블링하여, 적어도 두 개의 마이크로 밸브들을 형성하는 단계;를 포함한다.

제3 웨이퍼, 예를 들어 SOI 형 웨이퍼 내에 커버를 형성하는 단계 및 상기 커버를 상기 적어도 하나의 마이크로 밸브와 어셈블링하는 단계를 더 포함할 수 있다. 상기 커버는 적어도 하나의 멤브레인을 포함할 수 있다. 멤브레인 활성 수단, 예를 들어 압전적(piezoelectric) 활성 수단 또는 정전기적(electrostatic) 활성 수단 또는 공기압적(pneumatic) 활성 수단 또는 자기적(magnetic) 활성 수단이 형성될 수 있다. 상기 멤브레인은 상기 제3 웨이퍼 내에 형성된 두 개의 캐비티들에 의하여 한정될 수 있다.

하나의 SOI 형 웨이퍼 또는 일괄처리되는 SOI 형 웨이퍼들을 이용하여 정밀도를 구현할 수 있으므로, 본 발명에 따른 프로세스는 멤브레인들 및 캐비티들의 제조에 특히 적절하다.

중간 물질을 추가하거나 또는 추가하지 않고 직접 본딩 또는 간접 본딩에 의하여, 예를 들어 분자 본딩에 의하여, 웨이퍼들 중의 하나로부터 다른 하나로의 전이 공정을 이용하여 웨이퍼들을 서로 어셈블링하는 것은 폐쇄 부피들 또는 반폐쇄 부피들을 형성하는 수단을 제공할 수 있고, 상기 수단에의 접근은 밸브들(본 발명에 따른 프로세스에 의하여 형성된 제어된 두께를 가짐)에 의하여 제어되고, 상기 부피(본 발명에 따른 프로세스를 이용하여 형성된 제어된 두께를 가짐)는 멤브레인 상에 상기 수단을 수행하여 변화시킬 수 있다.

이동 요소들(밸브들, 플렉서블 멤브레인들, 등)은 상술한 프로세스를 이용하여 최종 스택에서 어떠한 웨이퍼 상에 형성될 수 있고, 이에 따라 형성된 폐쇄 부피 또는 반폐쇄 부피 내에 이러한 이동 요소들을 배치할 수 있다. 이에 따라, 상기 이동 요소들이 기계적 또는 전기적 또는 자기적 또는 공기압 또는 유공압(hydro-pneumatic)형 모터 요소들에 의하여 제어되는 복잡한 소자들의 제조를 가능하게 한다.

상기 멤브레인들 및/또는 밸브들의 두께는 그들의 견고함(stiffness)을 제어하는 수단을 제공하고, 상기 캐비티들의 두께는 형성된 부피의 치수적 파라미터들의 하나를 제어한다. 이러한 견고함은 밸브들을 폐쇄하거나 또는 개방하기 위하여 주어진 기계적 수행 또는 압력 한계를 위하여 배치된 부피를 한정한다.

상기 부피 또는 상기 멤브레인들 및 상기 밸브들의 다른 두 개의 치수들은 마스크 단계에서 제어될 수 있고, 1

보다 더 우수한 정밀도를 제공할 수 있다. 예를 들어, 사용된 마스크 기술들은 1/10

의 자릿수 또는 심지어는 그 이하의 정밀도들로 이미 구현된 마이크로 전자 기술들이다.

또한, 본 발명은 마이크로 밸브형 소자와 관련되고, 상기 소자는:

- 제1 SOI 웨이퍼의 반도체 층 내의 상기 마이크로 밸브의 적어도 하나의 시트;

- 제2 SOI 웨이퍼의 반도체 층 내의 상기 마이크로 밸브의 적어도 하나의 멤브레인; 및

- 상기 멤브레인이 상기 시트 상의 비활성 위치에서 지지되도록 어셈블링된 제1 웨이퍼 및 제2 웨이퍼;을 포함한다.

상기 소자는, 상기 제1 SOI 웨이퍼의 상기 반도체 층 내에 적어도 두 개의 마이크로 밸브의 시트 및 상기 제2 SOI 웨이퍼의 상기 반도체 층 내에 적어도 두 개의 마이크로 밸브의 시트를 포함할 수 있다.

본 발명의 다른 실시예에 있어서, 상기 소자는, 예를 들어 제3 웨이퍼 내에 형성된 커버를 또한 포함할 수 있고, 상기 커버는 상기 두 개의 어셈블링된 웨이퍼들과 함께 유체가 순환하는 챔버를 형성한다. 상기 챔버는 상기 커버 내에 형성된 멤브레인에 의하여 한정될 수 있다. 예를 들어, 상기 커버는 본 발명에 따른 프로세스에 의하여 구현한 마이크로 밸브와 어셈블링할 수 있다.

상기 멤브레인의 활성 수단이 제공될 수 있다. 이러한 활성 수단은 상기 멤브레인에 인접한 캐비티 내에 배열될 수 있다.

본 발명에 따른 소자의 모든 기능들은 수 개의 웨이퍼들을 어셈블링하여 얻을 수 있다.

이어서, 형성된 폐쇄 또는 반폐쇄 부피 내에 오염물이 인입되지 않고, 상기 소자의 이동 요소들(예를 들어, 밸브)을 손상시키지 않는 것을 보장하면서, 부분들을 서로에 대하여 분리하고 그들의 치수들을 조정하기 위하여, 기계적 수행들(절단)이 수행될 수 있다.

중간에 치수 점검을 수행하지 않고, 일괄처리되는 수 개의 웨이퍼들에 상기 반도체(상부막 또는 하부막)의 식각이 수행되는 것이 바람직하다. 매립된 산화층은 식각 중지층으로 기능하고, 형성된 캐비티 및/또는 멤브레인의 치수들은 상기 식각된 반도체 막의 두께에 의하여만 확정된다. 따라서, 상기 형성된 구조들의 치수들은 반도체-온-절연체 웨이퍼들의 제조자의 요구 조건들에 의하여 한정되고, 특히 이러한 웨이퍼들의 두께 균일성에 의하여 한정된다.

도 1a 내지 도 1i는 본 발명에 따른 프로세스의 제1 실시예를 도시한다.

도 2a 내지 도 2i는 본 발명에 따른 프로세스의 제2 실시예를 도시한다.

도 3a 내지 도 3f는 본 발명에 따른 프로세스의 제3 실시예를 도시한다.

도 4a 내지 도 4j는 본 발명에 따른 프로세스의 제4 실시예를 도시하며, 이중 SOI 기술이다.

이하에서는, 도 1a 내지 도 1e를 참조하여, 본 발명의 제1 실시예가 설명된다.

SOI와 같은 웨이퍼(2), 또는 보다 일반적으로 기판(8) 상에 지지되는 어셈블리인 절연체 층(6) 상의 반도체 물질의 웨이퍼(4)로부터 시작된다(도 1a). 본 발명은, 매우 잘 제어된 치수들을 가지는, 특히 두께(d)를 가지는 캐비티들 및/또는 멤브레인들을 형성하기 위하여 사용될 수 있다.

예를 들어, SOI 구조들은 FR 2681472에 개시되어 있다.

웨이퍼(2)는 실리콘-온-절연체(Silicon-on-insulator, SOI) 형 또는 변형물(이중 SOI 또는 EPI SOI), 또는 보다 일반적으로 반도체-온-절연체(Semiconductor-on-insulator)일 수 있고, 반도체 표면막(4)의 두께(d)는 소자의 요구들에 따라 적용가능하다(두께(d) 및 공차).

통상적으로, 예를 들어, 실리콘 또는 다른 반도체 물질로 형성된 표면층(4)은 약 100 nm 내지 100

와 동일한 두께(d)를 가질 수 있고, 반면 층(6)의 두께 는 수 백 nm 또는 그 이상의 자릿수(order)일 수 있고, 예를 들어 100 nm 내지 2

의 범위일 수 있다. 상기 두께(d)는 웨이퍼의 제조하는 동안 매우 잘 제어되며, 예를 들어 ± 1

이내이다.

후속의 식각 단계들을 위한 마스크를 형성하기 위하여 설계된 물질(10, 10') (예를 들어 실리콘 질화물 또는 금속 또는 산화물 또는 레진, 등)이 웨이퍼(2)의 각 측면에 증착될 수 있다(도 1b). 제1 패턴을 따라서 상기 물질이 구성될 수 있고, 반도체 막(4)은 건식 식각 또는 습식 식각 공정을 이용하여 식각되어(도 1c), 상기 패턴들(12)을 층(4)으로 전이할 수 있으며, 층(6)은 식각 중지층을 형성한다. 이러한 기술은 층(4)의 두께(d)에 의하여 결정되는 요구 두께를 가지도록, 층(4) 내에 요구되는 패턴을 식각하기 위하여 사용될 수 있다. 이러한 점검은 층(4)의 두께(d)의 선택에 의하여 수행될 수 있으므로, 제조 후에 이러한 두께의 점검이 요구되지 않는다. 이와 유사하게, 상기 중지층에 도달되면 식각이 중단되므로, 식각 속도를 제어하는 것이 요구되지 않는다.

마스크 단계는 웨이퍼(2)의 평면(상기 도면의 평면에 대하여 수직인 평면임) 내의 캐비티 또는 멤브레인의 치수들 중의 두 개를 제어한다. 마스크 기술들의 정밀도는 1/10

의 자릿수 또는 그 이하의 자릿수이다.

층(4) 자체의 초기 두께는 웨이퍼(2)와 수직인 방향(zz')을 따라서 식각된 패턴들의 정밀도를 제어한다.

따라서, 이러한 수행들은 하나의 웨이퍼 또는 심지어는 일괄처리되는 웨이퍼 들 내의 수 개의 웨이퍼들에 대하여 반복될 수 있거나 또는 동시에 수행되고 이에 따라 집합적으로 수행될 수 있다.

도 1f에 도시된 바와 같이, 구현한 패턴들(20)은 층(4) 내에 형성되고, 이에 따라 방향(zz')을 따른 상기 층의 정밀도 및 상기 마스크 기술의 정밀도를 가진다. 이들은 정밀도의 측면에서 동일한 잇점들을 가지고 동일한 층 내에 형성되는 하나 또는 수 개의 캐비티들(21)을 한정한다.

필요한 경우, 동일한 수행들은 웨이퍼의 다른 면(배면)에 대하여 수행될 수 있다(도 1e). 먼저, 상기 배면이 식각되는 경우에는, 전면(front face)을 보호하기 위하여 상기 전면 상에 물질(10)의 층(14)이 증착된다(도 1d).

상기 배면의 식각 단계는 기판(8)(또는 "벌크(bulk)") 내에 패턴들 또는 캐비티들(12')을 형성하고, 층(6)은 식각 중지층으로 기능할 수 있다.

이어서, 상기 전면 상의 질화층들(14) 및 상기 배면 상의 산화층들(10')은 제거된다(도 1f).

웨이퍼(22)(웨이퍼(2)와 유사한 구조를 가짐) 상에 반도체 물질로 표면층(4) 내에 형성될 수 있는 다른 예시적인 구성요소는 멤브레인(24)이다.

이러한 멤브레인(24)은 도 1g의 상측에 도시되어 있고, 또한 상기 멤브레인은 층(4)의 두께에 대한 매우 우수한 제어에 의한 정밀도 및 식각 마스크들의 정밀도에 기인한 잇점을 가진다. 웨이퍼(2)의 상기 전면 상에 캐비티들(21)과 패턴들(20)을 형성하고, 동일한 웨이퍼(2)의 상기 배면 상에 캐비티(12')를 형성하는 상술한 실시예와 유사하게, 웨이퍼(22) 내에 공정을 수행하여 이러한 멤브레인(24) 을 얻을 수 있다. 차이점은 사용한 마스크의 형태이지만, 결과적인 정밀도는 동일하다.

본 발명에 따른 프로세스를 이용하여 형성한 마이크로-유동성 소자의 예는 도 1i에 도시되어 있다.

이러한 구성요소는 적어도 하나의 밸브 시트(20, valve seat) 또는 밸브, 및 상기 시트 상에 지지된 적어도 하나의 멤브레인(24)을 또한 포함한다.

이러한 두 개의 구성요소들 각각은, 상술한 프로세스를 이용하여 SOI 형 기판의 반도체 표면층 내에 형성된다. 따라서, 이들 각각의 두께는 상기 표면층의 두께에 의하여 결정되고, 그 정밀도는 높을 수 있다(예를 들어, 수 1/10

의 자릿수, 예를 들어 0.5

임).

이러한 소자는 도 1i에 도시된 추력(thrust, P)을 인가하여 순환되는 유체 마이크로 부피를 허용할 수 있고, 이러한 추력(P)은 멤브레인(24)을 상승시킬 수 있고, 상기 마이크로 부피를 영역 I로부터 영역 II까지 통과시킬 수 있다. 이러한 마이크로-부피는, 예를 들어 수 피코 리터 또는 수 나노 리터의 자릿수일 수 있다.

이러한 소자들을 형성하기 위하여, 시트(20)를 포함하는 부분을 형성하고, 멤브레인(24)을 포함하는 부분을 형성하는 상술한 과정들이 사용될 수 있다.

이에 따라 구현한 결과는, 밸브의 시트(20)를 한정하는 소자의 제1 부분이다(도 1f). 표면층(4)은 상기 시트 또는 상기 밸브를 형성하기 위하여 박형화될 필요가 없고, 상기 층의 두께는 상기 SOI의 두께에 상응하여 선택된다.

도 1f는 단일 시트(20)을 도시하지만, 상술한 바와 같이 본 발명에 따른 프로세스는 하나의 웨이퍼 또는 수 개의 웨이퍼들의 표면 상에 복수의 시트를 집합적으로 형성하기 위하여 사용될 수 있다.

상기 어셈블리 내의 다른 웨이퍼들은 제1 웨이퍼 상에 사용된 바와 같은 동일한 프로세스를 사용하거나 또는 유사한 프로세스를 사용하여 마련될 수 있다.

따라서, 밸브로서 기능할 수 있는 멤브레인(24)(상술한 방법에 의하여 형성함)을 한정하기 위하여, 제2 웨이퍼(22)는 전면에 대하여 식각되고 이어서 배면에 대하여 식각될 수 있다(도 1g). 상기 멤브레인의 시트(20)는 제1 웨이퍼(2)의 전면을 식각하는 동안 노출된 패턴에 의하여 한정된다.

따라서, 구현한 웨이퍼들은, 중간 물질을 추가하거나 또는 추가하지 않고 직접 전이 기술 또는 간접 전이 기술을 이용하여 어셈블링될 수 있다(도 1g 및 도 1h). 2 내지 5

의 자릿수의 정밀도를 가지고 상기 웨이퍼들 각각 사이에 정렬된(SOI 웨이퍼들의 주평면에 실질적으로 평행한 xx' 축을 따름) 반도체 웨이퍼들을 어셈블링을 달성하므로, 제조된 부피는 정밀할 수 있다.

최종 구조를 얻기 위하여, 식각 공정들 또는 기계적 공정들(박형화, 평탄화, 등)에 의하여 구현한 생성물은 다시 처리될 수 있다. 따라서, 도 1i에 도시된 바와 같이, 기판(28)은 박형화된다. 그러나, 상기 박형화 단계들은, SOI의 표면층의 두께의 선택에 의하여 정밀도가 고정되므로, 상기 소자의 요소들을 고려하지 않는다.

따라서, 결과물은 유체에 의하여 활성화될 수 있는 밸브이다. 멤브레인(24) 의 기동 추력(P)은 상기 멤브레인을 형성하는 물질의 특성, 그 두께, 및 측방향 치수들에 의하여 결정된다. 상기 두께는 초기 표면 반도체 층의 두께, 예를 들어 0.5

이내의 두께에 의하여 제어된다.

본 발명은 표준 SOI(예를 들어 얇은 실리콘-매립 산화물-두꺼운 실리콘)의 사용에 한정되는 것은 아니며, 어떠한 유사한 제품(예를 들어, 이중 SOI: 얇은 실리콘-매립 산화물-얇은 실리콘-매립 산화물-두꺼운 실리콘)에 적용될 수 있다. 상기 매립된 산화물층은 다른 어떠한 유전 물질(예를 들어 질화물)로 대체될 수 있다. 실리콘과는 다른 물질들, 예를 들어 실리콘-게르마늄(SiGe)이 사용될 수 있다.

SOI 웨이퍼들은 표준 웨이퍼들일 수 있고, 다시 말하면 본딩된 것이다. 본 발명의 범위 내의 하나의 바람직한 실시예에 따르면, EPI-SOI 웨이퍼가 사용되며, 다시 말하면, 에피택셜 성장에 의하여 구현한 표면층(4)을 포함하는 웨이퍼로서, 표준 SOI 웨이퍼에 비하여 더 우수한 두께 제어를 제공한다.

본 발명에 따른 마이크로-유동성 소자를 형성하는 프로세스의 다른 실시예가 도 2a 내지 도 2i에 도시되어 있다.

실리콘 이외의 반도체들이 사용될 수 있는 것으로 알려진 SOI의 예가 도시된다.

상기 프로세스에 있어서, 하나 또는 수 개의 시트들(20, 20')을 한정하는 패턴들, 하나 또는 수 개의 멤브레인들(24, 24')을 한정하는 패턴들이 각각의 웨이퍼에 형성된다. 따라서, 도 2i는 두 개의 어셈블리들을 포함하는 소자를 도시하며, 이들 각각은 시트(20, 20') 및 정지 위치에서 상기 시트 상에 지지된 멤브레인(24, 24')을 제공한다.

이하에서는, 이러한 소자를 형성하는 제조 프로세스를 설명하기로 한다.

제1 단계에서는 제1 SOI 웨이퍼(2)를 선택한다(도 2a). 다시 한번, 표면층(4)의 두께는 필요에 따라 한정되고, 그 정밀도는 수 1/10

의 자릿수, 예를 들어 0.5

일 수 있다.

이어서, 두 개의 층들(10, 10'), 예를 들어 Si₃N₄와 같은 질화물이 상기 웨이퍼의 전면과 배면에 형성된다(도 2b).

층(4)는 웨이퍼(2)의 상기 전면 상에서 식각되어, 패턴들(12, 32)을 형성하고, 이에 따라 패턴들 또는 패드들 및 캐비티들은 먼저 적어도 하나의 차후의 시트 및 이어서 적어도 차후의 멤브레인을 한정하는 캐비티를 형성한다(도 2c). 이어서, 상기 어셈블리는, 보호층의 기능을 다시 한번 수행하는 물질(10)의 층(14)으로 덮일 수 있다(도 2d).

배면을 식각하여, 기판(8) 내에 하나 또는 수 개의 캐비티들(12', 32')을 형성한다(도 2e). 이어서 질화층 또는 산화층(14, 10')은 제거되어, 멤브레인(들)(24) 및 시트(들)(20)을 노출한다(도 2f).

이어서, 박형화 단계 및/또는 연마 단계가 수행될 수 있다.

후속의 단계는 상기 전면(반도체 물질의 표면층(4) 상에 위치함)이 서로 대면하도록 두 개의 웨이퍼들을 서로에 대하여 정렬하는 것이다. 상대적인 위치 설 정은 측방향으로 ± 2

이내일 수 있다. 제2 웨이퍼(2')는 웨이퍼(2)에 사용된 기준과 유사한 기준에 기초하여 선택되며, 특히, 반도체 표면층의 두께의 정밀도를 기초로 한다. 제1 웨이퍼(2)에 대한 유사한 처리들이 적용된다.

따라서, 구현한 웨이퍼들은 중간 물질을 추가하거나 또는 추가하지 않고 직접 전이 기술 또는 간접 전이 기술을 이용하여 어셈블링된다(도 2h). 2 내지 5

의 자릿수의 웨이퍼들 사이의 정렬 정밀도를 가지는 반도체 웨이퍼들이 어셈블링되므로, 형성된 부피는 정밀할 수 있다.

이어서, 본 실시예에서 박형화 단계 및/또는 연마 단계가 또한 수행될 수 있다.

최종 구조를 얻기 위하여, 식각 프로세스 또는 기계적 프로세스("벌크" 기판들의 하나 또는 모두를 박형화하거나 평탄화함)에 의하여 구현한 생성물을 다시 처리할 수 있다(도 2i). 이러한 구조는, 상응하는 시트(20, 20')의 멤브레인을 상승시켜 압력 하에서 유체를 순환시키는 적어도 두 개의 밸브들(24, 24')을 포함한다.

도 2a 및 이어지는 도면들에 개시된 상기 실시예는, 수 개의 영역들이 동일한 정밀도를 가지고 동일한 반도체 물질(4)의 표면층 내에 형성될 수 있으므로, 단일 웨이퍼를 집합적으로 처리할 수 있는 프로세스와 호환가능함을 나타낸다(도 2c 참조).

도 3a 내지 도 3f는 본 발명에 따른 다른 실시예를 도시하며, 예를 들어 도 2i에 도시된 소자 등과 어셈블링되는 커버(80)가 도시한다.

반도체 물질의 표면층(54), 유전층(56) 및 기판(58)(또는 "벌크")를 포함하는 SOI 웨이퍼(52)에 있어서, 패턴들은 그 사이에서 멤브레인(64)을 한정하는 전면 및/또는 배면 상에 하나 또는 수 개의 캐비티들(62, 62')을 한정한다.

도 3a 내지 도 3d에 도시된 층들(70, 70')은, 예를 들어 질화물로 형성될 수 있고, 도 1c에 도시된 층들(10, 10')과 유사하다. 상기 도면들은 상기 커버를 형성하기 위한 일련의 단계들을 도시한다.

압전 물질(65)이 상기 커버 내에 형성된 캐비티(62) 내에 증착될 수 있다(도 3d).

따라서 구현한 어셈블리는 도 2i에 도시된 바와 같은 소자와 대면하도록 배치할 수 있고(도 3e), 이에 따라 예를 들어 본딩에 의하여 상기 소자와 어셈블링될 수 있다(도 3f). 따라서, 어셈블링된 두 개의 요소들 사이에 챔버(71)가 형성될 수 있고, 제1 밸브(24')의 위치에서 제2 밸브(24)의 위치로 유체를 순환시킬 수 있다.

그 결과는 멤브레인(64)이, 예를 들어 압전적 수단 또는 정전기적 수단 또는 자기적 수단 또는 공기압적 수단에 의하여 활성화될 수 있는 펌프 또는 마이크로 펌프형 소자이다. 상기 수단들은 캐비티(62)에 의하여 하우징될 수 있다. 예를 들어, 이러한 활성화는 챔버(71) 내에 음의 압력을 생성하기 위하여 사용될 수 있고, 이에 따라 멤브레인(24')이 활성화되어 유체의 마이크로 부피, 예를 들어 수 피코 리터 또는 수 나노 리터의 유체가 통과하도록 시트(20)가 상승된다.

역 방향으로의 멤브레인(64)의 활성화는, 압력이 충분히 큰 경우에 개구되 는, 제2 밸브(24)의 제2 위치로의 상기 챔버(70) 내에서 유체를 순환하는 수단을 제공한다

이하에서는, 도 4a 내지 도 4j를 참조하여, 본 발명의 다른 실시예를 설명하기로 한다.

본 실시예에서는, "이중 SOI" 형 웨이퍼(400), 또는 적용된 두께를 각각 가지는 반도체 물질의 두 개의 막(404, 440)을 포함하는 보다 일반적인 이중 반도체-온-절연체 형 웨이퍼의 사용을 목적으로 한다. 도 4a에 도시된 바와 같이, 이중 SOI 구조는 반도체 물질, 예를 들어 단결정 실리콘의 제1 층(404)을 포함하고, 그 아래에 실리콘 산화물과 같은 절연물의 제1 매립층(406)이 위치한다. 층(404)의 두께의 정밀도는 도 1a의 층(4)의 정밀도와 동일하고, 식각 프로세스에 의하여 상기 층 내에 형성된 모든 구성요소(멤브레인 또는 캐비티)의 보장된 정밀도 및 층(406)이 중지층으로 기능하는 상술한 바와 같은 동일한 잇점을 가진다.

매립층(406)은 반도체 물질, 예를 들어 단결정 실리콘의 제2 층(440) 상에 지지되고, 이는 예를 들어 실리콘 산화물과 같은 절연물의 제2 매립층(446) 상에 지지된다

어셈블리는 그 자체가 반도체 물질, 예를 들어 실리콘으로 형성된 기판(408) 상에 지지된다.

예를 들어, 층들(404, 440)의 두께들은 통상적으로 약 1 내지 100

이고, 반면 층들(406, 446)의 두께들은 1

의 자릿수, 예를 들어 0.1

내지 2

의 범위이다.

후속의 식각 단계들을 위한 마스크를 형성하기 위하여 설계된 물질(10, 10')(예를 들어 실리콘 질화물, 또는 금속, 또는 산화물, 또는 레진, 등)이 웨이퍼(400)의 각 측면에 증착된다(도 4b). 상기 물질은 제1 패턴을 따라서 구성되고, 반도체 막(404)은 건식 식각 또는 습식 식각 프로세스를 이용하여 식각되고(도 4c), 상기 패턴들(412, 432)(또는 패드들 및 캐비티들)은 층(404)으로 전이될 수 있으며, 층(406)은 식각 중지층을 형성한다.

이어서, 층들(10, 10')은 제거된다(도 4d).

도 2f에 도시된 바와 유사한 웨이퍼는 도 2a 내지 도 2f를 참조하여 상술한 실시예들에 따라 제조될 수 있다.

후속의 단계는 두 개의 웨이퍼들을 서로에 대하여 정렬하는 것이며(도 4e), 전면들(그 상에 반도체 물질의 표면층(404, 24)들이 배치된 면들임)은 서로 대면한다. 상대적인 위치 설정은 ± 2

내에 측방향으로 구현된다.

이에 따라, 구현한 웨이퍼들은 중간 물질을 추가하거나 또는 추가하지 않고 직접 전이 기술 또는 간접 전이 기술을 이용하여 어셈블링된다(도 4f). 형성된 부피는 반도체 웨이퍼들의 어셈블리에 의하여 정밀할 수 있고, 각각의 웨이퍼들 사이의 정렬의 정밀도는 2 내지 5

의 자릿수이다.

구현한 생성물은, 예를 들어 질화물로 형성한 층(100)에 의하여 상기 제2 기판의 배면을 보호한 후에, 반도체 기판(408)을 제거하여 박형화할 수 있다.

이어서, 중지층을 이용하여, 예를 들어 습식 식각 또는 건식 식각에 의해 캐비티들(412, 412')을 노출하기 위하여, 상기 제1 기판 상에 노출된 배면이 층(440)의 두께 이상으로 식각될 수 있다.

커버(40)는 도 3a 내지 도 3f를 참조하여 상술한 바와 같이 형성될 수 있고, 도 4h에 도시된 바와 같은 소자를 대면하도록 배치할 수 있고(도 4i), 이어서 예를 들어 밀봉에 의하여 상기 소자와 어셈블링될 수 있다(도 4j). 유체가 제1 밸브(424)의 위치로부터 제2 밸브(24)의 위치로 순환되도록, 챔버(471)는 상기 두 개의 요소 사이에 형성되고, 이에 따라 어셈블링된다. 압전 물질(65)은 상기 커버 내에 형성된 상기 캐비티 내에 위치할 수 있다.

본 실시예의 잇점은, 상기 이중 SOI 기판의 반도체 층(408)을 제거하여 상기 소자를 간단하게 박형화할 수 있다는 것이다.

따라서, 본 발명은, 반도체 웨이퍼들 내의 높은 정밀도(세 개의 치수들이 수

보다 작거나 또는 동일하고, 예를 들어 2

보다 작거나 또는 동일함)를 가지는 캐비티들, 및/또는 멤브레인들, 및/또는 밸브들, 및/또는 마이크로 덕트들(micro-ducts) 및/또는 마이크로 펌프들(micropumps)의 집합적 제조 프로세스와 관련된다. 또한, 이러한 프로세스는 제조하는 동안 제어하지 않고 일괄 제조에 사용될 수 있다. 웨이퍼 단위로 사용되는 공지된 개별적인 프로세스를 대신하여, 일괄 제조에서는 수 개의 웨이퍼들이 동일한 시간에 기계가공 될 수 있다

따라서, 형성된 부피는 식각된 막의 두께에 대한 정밀한 예비 점검에 의하여 제어되며, SOI 웨이퍼들 및 반도체-온-절연체 구조를 가지는 다른 웨이퍼들을 이용하여 구현된다. 다른 치수들은 정밀한 치수들을 가지는 마스크를 형성하여 제어된다. 따라서, 본 발명은 형성된 캐비티들 및 멤브레인들의 치수들을 제조 조건들에 의존하지 않고 정밀하게 제어하기 위하여 사용될 수 있다. 중지층을 형성하는 매립 산화층 또는 유전층은 식각 프로세스(식각 속도 및 균일성) 내의 다양성의 효과를 제거하며, 식각된 두께는, 예를 들어 실리콘으로 형성된 반도체 막의 두께에 의하여만 한정된다.

상기 매립된 산화층의 존재는 상기 식각 프로세스 동안에 치수에 대한 점검을 필요없게 한다.

본 발명은 집합적 제조 또는 일괄 제조를 가능하게 한다. 캐비티들 및 멤브레인들의 치수들의 매우 정밀한 제어가 달성되고, 선택된 웨이퍼의 표면에 반도체 물질의 표면층의 두께의 공차에 의하여만 한정되고, 이러한 공차는 1

미만일 수 있다.

구현한 치수들은 선택된 식각 프로세스 및 그 다양성에 의존하지 않는다.

또한, 본 발명에 따른 프로세스는 매우 우수한 재생성과 매우 우수한 제조 균일성을 허용할 수 있다.

Claims

제1 및 제2 반도체-온-절연체(semiconductor-on-insulator)형 웨이퍼들을 포함하는 폐쇄 부피(closed volume) 또는 반폐쇄 부피(semi-closed volume)를 제조하는 프로세스에 있어서,

상기 웨이퍼들 각각은 전기적 절연체 층(6, 404, 406) 상에 적어도 하나의 반도체 표면층(4, 404, 440)을 포함하고,

상기 절연체 층은 기판(8, 408) 상에 지지되고,

상기 프로세스는:

상기 제1 및 제2 반도체-온-절연체 형 웨이퍼들 각각 내에, 적어도 하나의 캐비티(cavity) 및/또는 멤브레인(membrane)을 형성하기 위하여, 상기 반도체 표면층을 식각하는 단계로서, 상기 절연체 층은 중지층을 형성하고;

상기 두 개의 웨이퍼들을 정렬하는 단계;

상기 두 개의 웨이퍼들을 어셈블링하는 단계; 및

상기 두 개의 웨이퍼들을 어셈블링하는 단계를 수행한 후에, 상기 두 개의 웨이퍼들의 적어도 하나를 박형화하는 단계;를 포함하는 것을 특징으로 하는 제조 프로세스.
제 1 항에 있어서,

상기 웨이퍼들(2, 400)은 실리콘-온-절연체(silicon-on-insulator; SOI) 웨 이퍼들인 것을 특징으로 하는 제조 프로세스.
제 2 항에 있어서,

상기 웨이퍼들(2, 400)은 에피택시에 의하여 구현한 EPI-SOI 형 웨이퍼들인 것을 특징으로 하는 제조 프로세스.
제 1 항에 있어서,

상기 웨이퍼들(2, 400) 중에 하나는 이중 SOI 웨이퍼인 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 식각하는 단계를 수행하기 전에,

상기 제1 및/또는 제2 웨이퍼의 표면층 상에 접촉하여 또는 상기 표면층 상에 이격되어 마스크를 위치시키는 단계를 더 포함하는 것을 특징으로 하는 제조 프로세스.
기판(8, 408) 상에 지지되는 절연체 층을 중지층으로 하여 반도체 표면층을 식각함으로써, 제1 반도체-온-절연체 웨이퍼(2)의 반도체 표면층(20, 20') 내에 마이크로 밸브(micro-valve)의 적어도 하나의 시트(seat, 20, 20')를 형성하는 단계;

기판(8, 408) 상에 지지되는 절연체 층을 중지층으로 하여 반도체 표면층을 식각함으로써, 제2 반도체-온-절연체 웨이퍼(2)의 반도체 표면층 내에 마이크로 밸브의 적어도 하나의 멤브레인(24)을 형성하는 단계; 및

상기 시트(20) 상에 상기 멤브레인(24)을 위치시키기 위하여, 상기 제1 웨이퍼 및 제2 웨이퍼를 어셈블링하는 단계;를 포함하는 마이크로 밸브 제조 프로세스.
제 6 항에 있어서,

적어도 상기 제1 웨이퍼 내에 적어도 하나의 멤브레인(24)을 형성하고, 상기 제1 웨이퍼의 반도체 물질의 상기 표면층(4) 내에 적어도 하나의 시트(20)를 형성하고, 또한, 상기 제2 웨이퍼의 반도체 물질의 상기 표면층 내에 적어도 하나의 시트(20') 및 적어도 하나의 멤브레인(24')을 형성하는 단계; 및

상기 제1 웨이퍼 및 제2 웨이퍼를 어셈블링하여, 적어도 두 개의 마이크로 밸브들을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,

제3 웨이퍼(52) 내에 커버(80)를 형성하는 단계; 및

상기 커버를 상기 제1 웨이퍼 및 제2 웨이퍼와 어셈블링하는 단계;를 더 포함하는 것을 특징으로 하는 제조 프로세스.
제 8 항에 있어서,

상기 제3 웨이퍼(52)는 실리콘-온-절연체(SOI) 웨이퍼들인 것을 특징으로 하 는 제조 프로세스.
제 8 항 또는 제 9 항에 있어서,

상기 커버(80)는 적어도 하나의 멤브레인(64)을 포함하는 것을 특징으로 하는 제조 프로세스.
제 10 항에 있어서,

상기 적어도 하나의 멤브레인의 활성 수단, 예를 들어 압전적(piezoelectric) 활성 수단 또는 정전기적(electrostatic) 활성 수단 또는 자기적(magnetic) 활성 수단 또는 공기압적(pneumatic) 활성 수단을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 프로세스.
제 10 항 또는 제 11 항에 있어서,

상기 적어도 하나의 멤브레인은 상기 제3 웨이퍼 내에 형성된 두 개의 캐비티들(62, 62')에 의하여 한정되는 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 12 항 중 어느 한 항에 있어서,

상기 두 개의 웨이퍼들은, 중간 물질을 추가하거나 또는 추가하지 않고 직접 본딩 또는 간접 본딩을 이용함으로써 어셈블링되는 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 13 항 중 어느 한 항에 있어서,

상기 두 개의 웨이퍼들은 분자 본딩을 이용하여 어셈블링되는 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

상기 제1 및/또는 제2 웨이퍼들의 기판을 식각하는 단계를 더 포함하는 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 15 항 중 어느 한 항에 있어서,

상기 제1 및/또는 제2 웨이퍼들의 상기 반도체 표면층은 실리콘(Si) 또는 실리콘-게르마늄(SiGe)으로 형성되는 것을 특징으로 하는 제조 프로세스.
제 1 항 내지 제 16 항 중 어느 한 항에 있어서,

상기 제1 및/또는 제2 웨이퍼들의 상기 절연체층은 산화층 또는 질화층인 것을 특징으로 하는 제조 프로세스.