KR20090000987A - Method of manufacturing a flash memory device - Google Patents

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Abstract

A manufacturing method of a flash memory device is provided to reduce the damage of a conductive film for a floating gate by performing a first etching process and a second etching process for the height control of an element isolation film as a dry etching process. A gate insulating layer, a first conductive film and element isolation mask film(108) are formed on an active area. A semiconductor substrate(100) in which an element isolation is formed is provided in an element isolation region. A first etching process for lowering the height of the element isolation film formed in a cell region is performed. A second etching process for lowering the height of the element isolation film(112) with removing a device isolation mask film is performed. After the isolation film is formed, the second etching process of lowering the height of the element isolation film formed in the cell region is performed. After the second etching process is performed, a dielectric film is formed according to the surface of the element isolation film and a first conductive film(104). The second conductive film is formed on the dielectric film. The cleaning process is performed on the semiconductor substrate before forming the dielectric film. The element isolation mask film is formed into a nitride film and the first etching process and the second etching process is performed into a dry etching process.

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 버퍼막104: first conductive film 106: buffer film

108 : 소자분리 마스크막 110 : 제1 포토레지스트 패턴108: device isolation mask film 110: first photoresist pattern

112 : 소자 분리막 114 : 제2 포토레지스트 패턴112: device isolation layer 114: second photoresist pattern

116 : 유전체막 118 : 제2 도전막116 dielectric film 118 second conductive film

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트용 도전막의 손상을 방지하면서 소자 분리막의 높이을 조절하는 플래시 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for adjusting the height of an element isolation film while preventing damage of the conductive film for a floating gate.

플래시 메모리 소자는 메모리 셀 어레이가 다수의 스트링 구조로 이루어지는데, 다수의 스트링 각각은 직렬로 연결된 메모리 셀들과 다수의 메모리 셀들의 양단에 형성된 셀렉트 트랜지스터를 포함한다. 이러한 메모리 셀들 및 트랜지스터가 형성되는 영역을 셀 영역이라 부른다. 또한, 셀 영역 이외에 메모리 소자가 동작하는데 필요한 소자들이 형성되는 영역을 주변회로 영역이라 부른다.A flash memory device includes a memory cell array having a plurality of string structures, each of which includes a memory cell connected in series and a select transistor formed at both ends of the plurality of memory cells. The region in which such memory cells and transistors are formed is called a cell region. In addition, a region in which elements necessary for operating a memory element other than the cell region are formed is called a peripheral circuit region.

또한, 셀 영역 및 주변회로 영역에 형성되는 소자들은 소자 분리막을 경계로 하여 각각 격리되는데, 소자 분리막을 형성하는 공정은 다음과 같다.In addition, elements formed in the cell region and the peripheral circuit region are separated from each other with the device isolation layer as a boundary, and the process of forming the device isolation layer is as follows.

셀 영역 및 주변회로 영역을 포함하는 반도체 기판상에 게이트 절연막, 플로팅 게이트용 도전막, 버퍼막, 소자분리 마스크막 및 소자 분리영역이 개방된 포토레지스트 패턴을 순차적으로 형성한다. 포토레지스트 패턴에 따라 식각 공정을 실시하여 소자분리 마스크막, 버퍼막, 도전막 및 게이트 절연막을 순차적으로 패터닝하고 노출된 반도체 기판을 식각 하여 트렌치를 형성한다. 트렌치가 완전히 채워지도록 소자 분리막용 절연막을 형성한 후, 소자분리 마스크막이 노출되도록 연마 공정을 실시하여 소자 분리막을 형성한다. 이어서, 소자분리 마스크막을 제거한 후 셀 영역 및 주변회로 영역 간 소자 분리막의 단차를 줄이기 위하여 셀 영역이 개방된 마스크막 패턴을 사용하여 식각 공정을 실시한다.On the semiconductor substrate including the cell region and the peripheral circuit region, a gate insulating film, a conductive film for a floating gate, a buffer film, a device isolation mask film, and a photoresist pattern with an open device isolation region are sequentially formed. An etching process is performed according to the photoresist pattern to sequentially pattern the device isolation mask film, the buffer film, the conductive film, and the gate insulating film, and then expose the exposed semiconductor substrate to form a trench. After forming the insulating film for a device isolation film so as to completely fill the trench, a polishing process is performed to expose the device isolation mask film to form a device isolation film. Subsequently, after the device isolation mask layer is removed, an etching process is performed using a mask layer pattern in which the cell region is opened to reduce the step difference between the cell isolation region and the peripheral circuit region.

상술한 기술 중에서, 소자분리 마스크막을 제거하는 공정은 일반적으로 습식 식각 공정(예를 들면, HF, BOE, H3SO4를 사용하는 습식 식각 공정)으로 실시한다. 하지만, 소자분리 마스크막의 제거 공정시 노출되는 도전막이 손상을 입을 수 있다. 또한, 셀 영역 및 주변회로 영역 간 소자 분리막의 단차를 줄이는 공정에서도 도전막이 노출될 수 있으므로 도전막의 손상이 증가할 수 있다.In the above-described technique, the step of removing the element isolation mask film is generally performed by a wet etching process (for example, a wet etching process using HF, BOE, and H 3 SO 4 ). However, the conductive film exposed during the removal process of the device isolation mask film may be damaged. In addition, since the conductive film may be exposed in a process of reducing the step difference of the device isolation layer between the cell region and the peripheral circuit region, damage to the conductive film may increase.

본 발명이 이루고자 하는 기술적 과제는, 셀 영역의 소자 분리막 높이 조절을 위한 제1 식각 공정을 소자분리 마스크막 제거 공정 이전에 실시하되, 제1 식각 공정은 건식 식각 공정으로 실시함으로써 도전막의 손상을 줄일 수 있다. 또한, 셀 영역 및 주변회로 영역의 소자 분리막의 높이를 조절하는 제2 식각 공정도 건식 식각 공정으로 실시함으로써 도전막의 손상을 줄일 수 있다. The technical problem of the present invention is to perform a first etching process for removing the height of the device isolation layer in the cell region before the device isolation mask layer removing process, but the first etching process is performed by a dry etching process to reduce damage to the conductive film. Can be. In addition, damage to the conductive film may be reduced by performing a second etching process for adjusting the height of the device isolation layer in the cell region and the peripheral circuit region by the dry etching process.

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 활성 영역 상에는 게이트 절연막, 제1 도전막 및 소자분리 마스크막이 형성되고, 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 셀 영역에 형성된 소자 분리막의 높이를 낮추는 제1 식각 공정을 실시한다. 소자분리 마스크막을 제거함과 동시에 소자 분리막의 높이를 낮추는 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, wherein a gate insulating film, a first conductive film, and a device isolation mask film are formed on an active region, and a semiconductor substrate is provided on the device isolation region. A first etching process of lowering the height of the device isolation layer formed in the cell region is performed. And removing the device isolation mask layer and simultaneously performing a second etching process of lowering the height of the device isolation layer.

소자 분리막을 형성하는 단계 이후에, 셀 영역에 형성된 소자 분리막의 높이를 낮추는 제2 식각 공정을 실시하는 단계를 더 포함한다.After forming the device isolation layer, the method may further include performing a second etching process of lowering the height of the device isolation layer formed in the cell region.

제2 식각 공정을 실시한 후, 제1 도전막 및 소자 분리막의 표면을 따라 유전체막을 형성하며, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.After performing the second etching process, forming a dielectric film along the surfaces of the first conductive film and the device isolation film, and forming a second conductive film on the dielectric film.

유전체막을 형성하는 단계 이전에 반도체 기판에 클리닝 공정을 실시하는 단계를 더 포함한다.And performing a cleaning process on the semiconductor substrate before forming the dielectric film.

소자분리 마스크막은 질화막으로 형성하고, 제1 식각 공정 및 제2 식각 공정은 건식 식각 공정으로 실시한다.The device isolation mask film is formed of a nitride film, and the first etching process and the second etching process are performed by a dry etching process.

건식 식각 공정은 CxHy 및 CxHyFz 가스를 사용하여 실시한다. CxFy 가스 사용시에 O2를 더 첨가하여 실시한다.Dry etching processes are carried out using CxHy and CxHyFz gases. Is carried out by further addition of O 2, in use, CxFy gas.

또한, 건식 식각 공정시 플라즈마를 안정화시키기 위하여 He 또는 Ar 가스를 사용한다.In addition, He or Ar gas is used to stabilize the plasma in the dry etching process.

제1 식각 공정을 실시하기 이전에, 소자분리 마스크막 및 소자 분리막의 상부에 셀 영역이 개방된 포토레지스트 패턴을 형성한다.Before performing the first etching process, a photoresist pattern having an open cell region is formed on the device isolation mask layer and the device isolation layer.

제1 식각 공정을 실시한 이후에, 트리트먼트 공정을 실시하여 포토레지스트 패턴을 제거한다. 트리트먼트 공정은 O2 가스 및 N2 가스 중 어느 하나를 사용하거나, 혼합하여 실시한다. After performing the first etching process, a treatment process is performed to remove the photoresist pattern. The treatment step is carried out using either O 2 gas or N 2 gas or by mixing.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided to inform you completely.

도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 1a를 참조하면, 셀 영역 및 주변회로 영역이 구획된 반도체 기판(100)을 제공한다. 반도체 기판(100)상에 게이트 절연막(102), 플로팅 게이트용 제1 도전막(104), 제1 도전막(104)을 보호하기 위한 버퍼막(106), 소자분리 마스크막(108) 및 소자 분리 영역이 개방된 제1 포토레지스트 패턴(110)을 순차적으로 형성한다.Referring to FIG. 1A, a semiconductor substrate 100 in which a cell region and a peripheral circuit region are partitioned is provided. On the semiconductor substrate 100, a gate insulating film 102, a first conductive film 104 for floating gates, a buffer film 106 for protecting the first conductive film 104, a device isolation mask film 108, and a device. The first photoresist pattern 110 having the isolation region open is sequentially formed.

게이트 절연막(102)은 산화공정을 실시하여 산화막으로 형성하는 것이 바람직하다. 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 버퍼막(106)은 산화막으로 형성하는 것이 바람직하다. 소자분리 마스크막(108)은 질화막으로 형성하는 것이 바람직하다.The gate insulating film 102 is preferably formed of an oxide film by performing an oxidation process. It is preferable that the first conductive film 104 is formed of a polysilicon film. The buffer film 106 is preferably formed of an oxide film. The device isolation mask film 108 is preferably formed of a nitride film.

도 1b를 참조하면, 제1 포토레지스트 패턴(도 1a의 110)에 따라 식각 공정을 실시하여 소자분리 마스크막(108), 버퍼막(106), 제1 도전막(104) 및 게이트 절연막(102)을 패터닝하고, 노출된 반도체 기판(100)에 트렌치(111)를 형성한다. Referring to FIG. 1B, an etching process may be performed according to the first photoresist pattern 110 (in FIG. 1A) to form an isolation mask layer 108, a buffer layer 106, a first conductive layer 104, and a gate insulating layer 102. ) And the trench 111 is formed in the exposed semiconductor substrate 100.

이때, 주변회로 영역에 형성되는 소자들이 셀 영역에 형성되는 소자들 보다 높은 전압을 사용하므로, 안정적인 소자의 동작을 위해서 주변회로 영역의 트렌치(111)의 폭을 셀 영역의 트렌치(111)보다 넓게 형성한다. 제1 포토레지스트 패턴(도 1a의 110)은 제거한다.In this case, since elements formed in the peripheral circuit region use a higher voltage than elements formed in the cell region, the width of the trench 111 of the peripheral circuit region is wider than that of the cell region 111 for stable operation of the device. Form. The first photoresist pattern 110 (in FIG. 1A) is removed.

도 1c를 참조하면, 트렌치(111)가 형성된 반도체 기판(100)상에 소자분리 마 스크막(108)이 덮이도록 소자 분리막(112)용 절연막을 형성한다. 소자 분리막(112)용 절연막은 산화막으로 형성할 수 있다. 이어서, 소자분리 마스크막(108)이 드러나도록 연마 공정을 실시한다. 이로써, 절연막은 소자 분리막(112)이 된다.Referring to FIG. 1C, an insulating film for the device isolation film 112 is formed on the semiconductor substrate 100 on which the trench 111 is formed to cover the device isolation mask film 108. The insulating film for the device isolation film 112 may be formed of an oxide film. Subsequently, a polishing process is performed so that the device isolation mask film 108 is exposed. As a result, the insulating film becomes the device isolation film 112.

도 1d를 참조하면, 소자분리 마스크막(108) 및 소자 분리막(112) 상부에 셀 영역이 개방된 제2 포토레지스트 패턴(114)을 형성한다.Referring to FIG. 1D, a second photoresist pattern 114 having an open cell region is formed on the device isolation mask layer 108 and the device isolation layer 112.

제2 포토레지스트 패턴(114)에 따라 제1 식각 공정을 실시하여 셀 영역에 형성된 소자 분리막(112)의 높이를 낮춘다. 이때, 제1 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 건식 식각 공정은 소자분리 마스크막(108)보다 소자 분리막(112)의 식각 속도가 빠른 선택비를 갖도록 하여 실시하는 것이 바람직하다.A first etching process is performed on the second photoresist pattern 114 to lower the height of the device isolation layer 112 formed in the cell region. At this time, it is preferable to perform a 1st etching process by a dry etching process. The dry etching process may be performed such that the etching rate of the device isolation layer 112 is faster than that of the device isolation mask layer 108.

상술한 건식 식각 공정은 CxHy 및 CxHyFz 중 어느 하나를 포함하거나 혼합된 가스를 사용하여 실시할 수 있으며, CxFy 가스 사용시에는 O2를 더 첨가하여 실시할 수 있다. 또한, 건식 식각 공정시 사용되는 플라즈마를 안정화시키기 위하여 He 또는 Ar 가스를 추가로 사용할 수 있다. The dry etching process described above may be performed using a gas containing or mixed with any one of CxHy and CxHyFz, and may be performed by further adding O 2 when using CxFy gas. In addition, He or Ar gas may be further used to stabilize the plasma used in the dry etching process.

도 1e를 참조하면, 셀 영역의 소자 분리막(112) 높이를 낮춘 후, 인시추(in-situ)로 제2 포토레지스트 패턴(도 1d의 114)을 제거한다. 제2 포토레지스트 패턴(도 1d의 114)을 제거하는 트리트먼트(treatment) 공정을 실시한다. 트리트먼트(treatment) 공정은 O2 가스 및 N2 가스 중 어느 하나를 사용하거나, 혼합하여 실시할 수 있다. Referring to FIG. 1E, after lowering the height of the device isolation layer 112 in the cell region, the second photoresist pattern 114 (in FIG. 1D) is removed in-situ. A treatment process is performed to remove the second photoresist pattern (114 in FIG. 1D). Treatment treatment can be carried out using either O 2 gas or N 2 gas, or by mixing.

이어서, 소자분리 마스크막(도 1d의 108)을 제거함과 동시에, 셀 영역 및 주 변회로 영역에 형성되어 있는 소자 분리막(112)의 높이를 낮추는 제2 식각 공정을 실시하여 제1 도전막(104)을 노출시킨다. 제2 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 건식 식각 공정은 CxFy 또는 CxHyFz 가스를 사용하거나, 이들의 혼합 가스를 사용하여 실시할 수 있으며, CxFy 가스 사용시에는 O2를 더 첨가하여 식각 공정을 실시할 수 있다. 또한, 건식 식각 공정시 사용되는 플라즈마를 안정화시키기 위하여 He 또는 Ar 가스를 사용할 수 있다. 이때, 버퍼막(도 1d의 106)도 동시에 제거되나, 잔류되어도 무관하다. Subsequently, while removing the device isolation mask layer 108 of FIG. 1D, a second etching process of lowering the height of the device isolation layer 112 formed in the cell region and the peripheral circuit region is performed to perform the first conductive layer 104. ). It is preferable to perform a 2nd etching process by a dry etching process. The dry etching process may be performed using CxFy or CxHyFz gas or a mixed gas thereof, and when using CxFy gas, an etching process may be performed by further adding O 2 . In addition, He or Ar gas may be used to stabilize the plasma used in the dry etching process. At this time, the buffer film (106 in FIG. 1D) is also removed at the same time, but may remain.

상술한 바와 같이, 소자분리 마스크막(108) 제거 공정과 소자 분리막(112)의 높이 조절 공정을 동시에 실시함으로써, 플로팅 게이트용 제1 도전막(104)이 받을 수 있는 손상을 줄일 수 있다. 또한, 식각 공정으로 건식 식각 공정을 실시하므로, 제1 도전막(104)의 손상을 더욱 줄일 수 있다.As described above, damage to the floating gate first conductive film 104 may be reduced by simultaneously performing the process of removing the device isolation mask film 108 and the height adjustment process of the device isolation film 112. In addition, since the dry etching process is performed by the etching process, damage to the first conductive film 104 can be further reduced.

도 1f를 참조하면, 식각 공정에 의한 잔류물을 제거하기 위한 클리닝 공정을 실시한다. 클리닝 공정으로, 소자 분리막(112)의 높이를 최종적으로 조절할 수 있다. 소자 분리막(112) 및 노출된 제1 도전막(104)의 표면을 따라 유전체막(116)을 형성하고, 유전체막(116)의 상부에 콘트롤 게이트용 제2 도전막(118)을 형성한다.Referring to FIG. 1F, a cleaning process for removing residues by an etching process is performed. In the cleaning process, the height of the device isolation layer 112 may be finally adjusted. A dielectric film 116 is formed along the surface of the device isolation film 112 and the exposed first conductive film 104, and a second conductive film 118 for the control gate is formed on the dielectric film 116.

상술한 기술에 의해, 셀 영역 및 주변회로 영역에 형성된 소자 분리막(112)의 높이를 조절하였기 때문에, 후속 게이트 패터닝 공정시 셀 영역과 주변회로 영역 간의 소자 분리막(112)의 EFH(effective field oxide height)를 용이하게 조절할 수 있다. 예를 들면, 셀 영역의 EFH는 150Å 내지 200Å이 되도록 할 수 있으 며, 주변회로 영역의 EFH는 50Å 내지 150Å이 되도록 할 수 있다.Since the height of the device isolation layer 112 formed in the cell region and the peripheral circuit region is controlled by the above-described technique, the effective field oxide height of the device isolation layer 112 between the cell region and the peripheral circuit region during the subsequent gate patterning process is adjusted. ) Can be easily adjusted. For example, the EFH of the cell region may be 150 kPa to 200 kPa, and the EFH of the peripheral circuit region may be 50 kPa to 150 kPa.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 효과는, 셀 영역에 형성된 소자 분리막의 높이 조절을 위한 제1 식각 공정 및 셀 영역과 주변회로 영역에 형성된 소자 분리막의 높이 조절을 위한 제2 식각 공정을 건식 식각 공정으로 실시함으로써 플로팅 게이트용 도전막의 손상을 줄일 수 있다. The effect of the present invention is that the floating gate by performing a first etching process for adjusting the height of the device isolation layer formed in the cell region and a second etching process for adjusting the height of the device isolation layer formed in the cell region and the peripheral circuit region by a dry etching process Damage to the conductive film can be reduced.

또한, 소자분리 마스크와 소자 분리막의 높이 조절 공정을 동시에 실시함으로써 공정 시간을 단축할 수 있다.In addition, the process time can be shortened by simultaneously performing the height adjustment process of the device isolation mask and the device isolation film.

Claims (12)

셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 터널 절연막, 제1 도전막 및 소자분리 마스크막을 형성하는 단계;Forming a tunnel insulating film, a first conductive film, and a device isolation mask film on a semiconductor substrate including a cell region and a peripheral circuit region; 소자 분리 영역의 상기 소자분리 마스크막, 상기 제1 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the device isolation mask layer, the first conductive layer, the tunnel insulating layer, and the semiconductor substrate in the device isolation region to form a trench; 상기 소자 분리 영역의 상기 트렌치에 소자 분리막을 형성하는 단계; 및Forming an isolation layer in the trench in the isolation region; And 상기 소자분리 마스크막을 제거하면서 상기 소자 분리막의 높이를 낮추기 위해 제1 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And performing a first etching process to lower the height of the device isolation layer while removing the device isolation mask layer. 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계 이후에,The method of claim 1, wherein after the forming of the device isolation layer, 상기 셀 영역에 형성된 상기 소자 분리막의 높이를 낮추는 제2 식각 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And performing a second etching process of lowering the height of the device isolation layer formed in the cell region. 제 1 항에 있어서, 상기 제1 식각 공정을 실시한 후,The method of claim 1, wherein after performing the first etching process, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계; 및Forming a dielectric film along surfaces of the first conductive film and the device isolation film; And 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming a second conductive film on the dielectric film. 제 3 항에 있어서,The method of claim 3, wherein 상기 유전체막을 형성하는 단계 이전에 상기 반도체 기판에 클리닝 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And performing a cleaning process on the semiconductor substrate before forming the dielectric film. 제 1 항에 있어서,The method of claim 1, 상기 소자분리 마스크막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.The device isolation mask film is a nitride memory manufacturing method of a flash memory device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 공정 및 상기 제2 식각 공정은 건식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.The method of claim 1, wherein the first etching process and the second etching process are performed by a dry etching process. 제 6 항에 있어서,The method of claim 6, 상기 건식 식각 공정은 CxHy 또는 CxHyFz 가스를 사용하여 실시하는 플래시 메모리 소자의 제조 방법.The dry etching process is a flash memory device manufacturing method using a CxHy or CxHyFz gas. 제 7 항에 있어서,The method of claim 7, wherein 상기 CxFy 가스 사용시에 O2를 더 첨가하여 상기 건식 식각 공정을 실시하는 플래시 메모리 소자의 제조 방법.And further adding O 2 when the CxFy gas is used to perform the dry etching process. 제 6 항에 있어서,The method of claim 6, 상기 건식 식각 공정시 He 또는 Ar 가스를 더 사용하는 플래시 메모리 소자의 제조 방법.The method of manufacturing a flash memory device further using He or Ar gas in the dry etching process. 제 2 항에 있어서, 상기 제2 식각 공정을 실시하기 이전에,The method of claim 2, before performing the second etching process, 상기 소자분리 마스크막 및 상기 소자 분리막의 상부에 상기 셀 영역이 개방된 포토레지스트 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And forming a photoresist pattern in which the cell region is open on the device isolation mask layer and the device isolation layer. 제 10 항에 있어서,The method of claim 10, 상기 제2 식각 공정을 실시한 이후에, 트리트먼트 공정을 실시하여 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.After the second etching process, performing a treatment process to remove the photoresist pattern. 제 11 항에 있어서,The method of claim 11, 상기 트리트먼트 공정은 O2 가스 및 N2 가스 중 어느 하나를 사용하거나, 혼합하여 실시하는 플래시 메모리 소자의 제조 방법.The treatment step is a method of manufacturing a flash memory device using any one of O 2 gas and N 2 gas or mixed.
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