KR20090122676A - Method of forming trench for semiconductor device - Google Patents

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KR20090122676A
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오광석
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Abstract

PURPOSE: A method of forming trench for a semiconductor device is provided to reduce a manufacturing time and costs of the semiconductor device by performing etching with an in-situ without CHF3 in a trench process. CONSTITUTION: In method of forming trench for a semiconductor device, a gate insulating layer, a conductive film and a hard mask pattern(208a) are formed on a semiconductor substrate(200). The conductive film(204a) and the gate insulating layer(202a) are patterned according to the hard mask pattern. An etching process for forming a trench on the semiconductor substrate is performed through an in-situ, and it is a dry etching process. The etching process is performed by using a mixed gas of CF4, CI2, O2, HBr, He, and Ar.

Description

반도체 소자의 트렌치 형성 방법{Method of forming trench for semiconductor device}Method for forming trenches in semiconductor devices

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 주변회로 영역의 전기적 특성을 개선하고 트렌치를 용이하게 형성할 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a trench in a semiconductor device, and more particularly, to a method for forming a trench in a semiconductor device capable of easily forming a trench and improving electrical characteristics of a peripheral circuit region.

반도체 소자는 데이터가 저장되는 셀 영역(cell region) 및 구동 전압을 전달하는 주변회로 영역(peri region)을 포함한다.The semiconductor device includes a cell region in which data is stored and a peripheral region in which a driving voltage is transferred.

주변회로 영역에는 셀 영역보다 높은 레벨의 전압을 사용하는 고전압 및 저전압 트랜지스터들이 형성되기 때문에 게이트 절연막의 두께를 셀 영역보다 두껍게 형성한다. 또한, 주변회로 영역의 활성영역(active) 및 트렌치(trench)의 폭도 셀 영역보다 넓게 형성한다. Since the high voltage and low voltage transistors are used in the peripheral circuit region using a voltage level higher than that of the cell region, the gate insulating layer has a thicker thickness than the cell region. In addition, the width of the active region and the trench of the peripheral circuit region may be wider than that of the cell region.

한편, 주변회로 영역의 트렌치 형성 공정 시 셀 영역에 비하여 식각가스에 노출되는 면적이 넓기 때문에 그만큼 부산물의 발생도 많다. 이에 따라, 트렌치의 프로파일(profile)을 개선하고 전기적 특성을 향상시키기 위하여 트렌치의 상부 모서리를 둥글게 형성하는 TCR(top corner round)을 적용하기도 한다.On the other hand, since the area exposed to the etching gas is larger than the cell region in the trench forming process of the peripheral circuit region, there are many by-products. Accordingly, in order to improve the profile of the trench and improve the electrical characteristics, a top corner round (TCR) may be applied to round the top corner of the trench.

도 1은 종래의 반도체 소자의 트렌치 형성 공정 중 발생할 수 있는 결함을 설명하기 위한 사진이다.1 is a photograph for explaining a defect that may occur during the trench forming process of a conventional semiconductor device.

도 1을 참조하면, 반도체 기판(10)의 상부에 게이트 절연막(11), 플로팅 게이트용 도전막(12), 하드 마스크막(소자분리 마스크막 포함; 13)이 적층되어 있고, 하드 마스크막 및 도전막(12)이 패터닝된 사진이다.Referring to FIG. 1, a gate insulating film 11, a floating gate conductive film 12, and a hard mask film (including a device isolation mask film 13) are stacked on a semiconductor substrate 10, and a hard mask film and The conductive film 12 is a patterned pattern.

TCR을 구현하기 위해서 실시하는 식각 단계에서 CHF3 가스를 사용할 수 있으며, 구체적인 식각 순서는 하드 마스크를 식각하는 단계, 산화막 식각 단계, 플로팅 게이트용 도전막을 식각하는 단계, 게이트 절연막을 식각하는 단계 및 트렌치를 형성하는 식각 단계로 이루어질 수 있다. 이때, 소스 가스로 사용되는 CHF3 가스에 의하여 각각의 식각 단계는 엑스시추(ex-situ)로 수행한다. CHF 3 gas may be used in the etching step to implement the TCR, and the specific etching sequence may include etching a hard mask, etching an oxide film, etching a conductive film for a floating gate, etching a gate insulating film, and trenches. It may be made of an etching step to form. At this time, each etching step is performed by ex-situ by the CHF 3 gas used as the source gas.

한편, 상술한 식각 단계들을 모두 수행하기에는 공정 시간이 오래 걸릴 수 있으며, 각각의 단계를 엑스시추(ex-situ)로 실시하기 때문에 불순물이 유입되기가 쉽다. 이에 따라, 트렌치를 형성하기 위한 식각 공정 시 결함(A) 발생량이 증가할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성 열화 및 신뢰도가 저하될 수 있다. On the other hand, it may take a long process time to perform all of the above-described etching step, it is easy to introduce impurities because each step is performed by ex-situ (ex-situ). Accordingly, the amount of defects A may increase in the etching process for forming the trench, and thus, deterioration of electrical characteristics and reliability of the semiconductor device may be deteriorated.

본 발명이 해결하고자 하는 과제는, 트렌치 형성 공정 시 CHF3 가스를 사용하지 않고 인시추(in-situ)로 식각 공정을 실시함으로써 반도체 소자의 트렌치 형성 공정을 용이하게 실시할 수 있다. The problem to be solved by the present invention, the trench forming process of the semiconductor device can be easily performed by performing an etching process in-situ without using the CHF 3 gas during the trench forming process.

본 발명의 일 실시 예에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 게이트 절연막, 도전막 및 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 도전막, 게이트 절연막을 패터닝하고, 반도체 기판에 트렌치를 형성하기 위한 식각 공정을 인시추(in-situ)로 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법으로 이루어진다.In the trench forming method of the semiconductor device according to the embodiment, the gate insulating film, the conductive film, and the hard mask pattern are formed on the semiconductor substrate. A method of forming a trench in a semiconductor device, the method comprising patterning a conductive film and a gate insulating film according to a hard mask pattern, and performing an etching process for forming a trench in a semiconductor substrate in-situ.

식각 공정은 건식 식각 공정으로 실시하며, 식각 공정은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하여 실시한다. The etching process is performed by a dry etching process, the etching process is performed using a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He and Ar gas.

본 발명의 다른 실시 예에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 게이트 절연막, 도전막 및 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 도전막을 패터닝하기 위한 제1 식각 공정을 실시한다. 하드 마스크 패턴에 따라 게이트 절연막을 패터닝하기 위한 제2 식각 공정을 실시한다. 하드 마스크 패턴에 따라 반도체 기판에 트렌치를 형성하기 위한 제3 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법으로 이루어진다.In another embodiment, a trench forming method of a semiconductor device forms a gate insulating film, a conductive film, and a hard mask pattern on a semiconductor substrate. A first etching process for patterning the conductive film is performed according to the hard mask pattern. A second etching process for patterning the gate insulating film is performed according to the hard mask pattern. And a third etching process for forming trenches in the semiconductor substrate according to the hard mask pattern.

제1 내지 제3 식각 공정은 인시추(in-situ)로 실시하며, 제1 내지 제3 식각 공정은 건식 식각 공정으로 실시한다. 이때, 식각 공정은 CHF3 가스를 사용하지 않고 실시하며, 제1 내지 제3 식각 공정 각각은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하여 실시한다.The first to third etching processes are performed in-situ, and the first to third etching processes are performed by dry etching. In this case, the etching process is performed without using the CHF 3 gas, each of the first to third etching process is performed using a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He and Ar gas.

본 발명의 또 다른 실시 예에 따른 반도체 소자의 트렌치 형성 방법은, 셀 영역 및 주변회로 영역이 구획된 반도체 기판 상에 게이트 절연막, 도전막을 형성한다. 도전막 상에 주변회로 영역을 패터닝 하기 위한 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 도전막, 게이트 절연막을 패터닝하고, 반도체 기판에 트렌치를 형성하기 위한 식각 공정을 인시추(in-situ)로 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법으로 이루어진다.In the trench forming method of the semiconductor device according to another exemplary embodiment of the present invention, a gate insulating film and a conductive film are formed on a semiconductor substrate in which cell regions and peripheral circuit regions are partitioned. A hard mask pattern for patterning a peripheral circuit region is formed on the conductive film. A method of forming a trench in a semiconductor device, the method comprising patterning a conductive film and a gate insulating film according to a hard mask pattern, and performing an etching process for forming a trench in a semiconductor substrate in-situ.

주변회로 영역에 형성된 게이트 절연막은 셀 영역보다 두껍게 형성하며, 주변회로 영역에 형성된 게이트 절연막은 50Å 내지 600Å의 두께로 형성한다.The gate insulating film formed in the peripheral circuit region is formed thicker than the cell region, and the gate insulating film formed in the peripheral circuit region is formed to have a thickness of 50 kV to 600 kV.

본 발명은, 트렌치 형성 공정 시 CHF3 가스를 사용하지 않고 인시추(in-situ)로 식각 공정을 실시함으로써 불순물의 발생을 방지하여 결함 발생을 억제할 수 있다. 이로써, 반도체 소자의 제조 공정 시간 및 비용을 감소시킬 수 있으며, 전기적 특성 및 신뢰도를 개선할 수 있다.In the present invention, the etching process is performed in-situ without using the CHF 3 gas during the trench formation process, thereby preventing the occurrence of impurities and suppressing the occurrence of defects. As a result, the manufacturing process time and cost of the semiconductor device may be reduced, and electrical characteristics and reliability may be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating a trench forming method of a semiconductor device according to the present invention.

도 2a를 참조하면, 플래시 소자의 주변회로 영역(peri region)을 예를 들어 설명하면 다음과 같다. 반도체 기판(200)의 상부에 게이트 절연막(202), 플로팅 게이트용 도전막(204)을 형성한다. 게이트 절연막(202)은 산화막으로 형성할 수 있으며, 데이터가 저장되는 셀 영역(cell region)보다 높은 레벨의 전압을 사용하므로 셀 영역보다 두껍게 형성하는 것이 바람직하다. 예를 들면, 게이트 절연막(202)은 50Å 내지 600Å의 두께로 형성할 수 있다. 도전막(204)은 폴리실리콘막으로 400Å 내지 2000Å의 두께로 형성할 수 있다.Referring to FIG. 2A, a peri region of a flash device will be described as an example. A gate insulating film 202 and a floating gate conductive film 204 are formed on the semiconductor substrate 200. The gate insulating layer 202 may be formed of an oxide layer, and the gate insulating layer 202 uses a voltage higher than that of the cell region in which data is stored. For example, the gate insulating film 202 may be formed to a thickness of 50 kPa to 600 kPa. The conductive film 204 may be formed of a polysilicon film having a thickness of 400 kPa to 2000 kPa.

도전막(204)의 상부에 트렌치를 형성하기 위한 마스크막을 형성하는데, 바람직하게는 소자분리 마스크막(206) 및 하드 마스크막(208)을 적층하여 형성한다. 예를 들면, 소자분리 마스크막(206)은 질화막으로 형성할 수 있으며, 하드 마스크막(208)은 산화막으로 형성할 수 있다. 예를 들어 설명하면, 하드 마스크막(208)은 100Å 내지 1000Å의 두께로 형성할 수 있으며, 소자분리 마스크막(206)은 100Å 내지 1000Å의 두께로 형성할 수 있다. 이어서, 하드 마스크막(208)의 상부에 주변회로 영역의 트렌치용 패턴이 형성된 포토레지스트 패턴(210)을 형성한다. A mask film for forming a trench is formed on the conductive film 204. Preferably, a device isolation mask film 206 and a hard mask film 208 are stacked. For example, the device isolation mask film 206 may be formed of a nitride film, and the hard mask film 208 may be formed of an oxide film. For example, the hard mask film 208 may be formed to a thickness of 100 mW to 1000 mW, and the device isolation mask film 206 may be formed to a thickness of 100 mW to 1000 mW. Next, a photoresist pattern 210 having a trench pattern in the peripheral circuit region is formed on the hard mask layer 208.

도 2b를 참조하면, 포토레지스트 패턴(210)에 따라 식각 공정을 실시하여 하드 마스크막(208) 및 소자분리 마스크막(206)을 패터닝한다. 이로써, 하드 마스크 패턴(208a) 및 소자분리 마스크 패턴(206a)을 형성할 수 있다. 식각 공정은 패턴의 측벽 손상 및 프로파일(profile) 손상을 감소시키기 위하여 건식 식각 공정으로 실시하는 것이 바람직하다. 이때, 도전막(204)의 상부가 드러나면서 오버식각이 될 수 있으며, 예를 들면 50Å 내지 200Å의 깊이로 오버식각 될 수 있다. Referring to FIG. 2B, the hard mask layer 208 and the device isolation mask layer 206 are patterned by performing an etching process according to the photoresist pattern 210. As a result, the hard mask pattern 208a and the device isolation mask pattern 206a can be formed. The etching process is preferably carried out in a dry etching process to reduce sidewall damage and profile damage of the pattern. In this case, the upper portion of the conductive layer 204 may be exposed to be over-etched, for example, may be over-etched to a depth of 50 kPa to 200 kPa.

도 2c를 참조하면, 포토레지스트 패턴(210)에 따라 도전막(도 2b의 204)을 패터닝하여 도전패턴(204a)을 형성하기 위한 제1 식각 공정을 실시한다. 제1 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 제1 식각 공정은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하는 것이 바람직하다. 이때, CHF3 가스는 게이트 절연막(202)의 손상을 감소시키기 위하여 사용하지 않는 것이 바람직하다.Referring to FIG. 2C, a first etching process may be performed to pattern the conductive film (204 of FIG. 2B) according to the photoresist pattern 210 to form the conductive pattern 204a. It is preferable to perform a 1st etching process by a dry etching process. In the first etching process, it is preferable to use a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He, and Ar gas. At this time, the CHF 3 gas is not preferably used to reduce damage of the gate insulating film 202.

도 2d를 참조하면, 게이트 절연막(도 2c의 202)을 패터닝하여 게이트 절연 패턴(202a)을 형성하기 위한 제2 식각 공정을 실시한다. 제2 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 제2 식각 공정은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하는 것이 바람직하다. 이때, 제2 식각 공정과 제1 식각 공정은 동일한 챔버 내에서 인시추(in-situ)로 실시할 수 있다. Referring to FIG. 2D, a second etching process for patterning the gate insulating layer 202 of FIG. 2C to form the gate insulating pattern 202a is performed. It is preferable to perform a 2nd etching process by a dry etching process. In the second etching process, it is preferable to use a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He, and Ar gas. In this case, the second etching process and the first etching process may be performed in-situ in the same chamber.

도 2e를 참조하면, 노출된 반도체 기판(200)을 식각하여 트렌치(200a)를 형성하기 위한 제3 식각 공정을 실시한다. 제3 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 제3 식각 공정은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하는 것이 바람직하다. 트렌치(200a)는 소자에 따라 다른 깊이로 형성할 수 있지만, 예를 들면 500Å 내지 4000Å의 깊이로 형성할 수 있으며, 반도체 기판(200)으로부터의 기울기를 80°내지 90°의 각도가 되도록 형성할 수 있다. 제3 식각 공정과 제2 식각 공정은 동일한 챔버 내에서 인시추(in-situ)로 실시할 수 있다. Referring to FIG. 2E, a third etching process for etching the exposed semiconductor substrate 200 to form the trench 200a is performed. It is preferable to perform a 3rd etching process by a dry etching process. In the third etching process, it is preferable to use a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He, and Ar gas. The trench 200a may be formed at a different depth depending on the device, but may be formed at a depth of, for example, 500 to 4000 mm, and may be formed such that the inclination from the semiconductor substrate 200 is at an angle of 80 ° to 90 °. Can be. The third etching process and the second etching process may be performed in-situ in the same chamber.

이어서, 도면에는 도시되지 않았지만 트렌치(200a)의 표면을 클리닝(cleaning) 한 후에, 트렌치(200a)의 내부에 소자 분리막(미도시)을 형성하는 후속 공정을 실시한다. Subsequently, after cleaning the surface of the trench 200a although not shown in the drawing, a subsequent process of forming an isolation layer (not shown) inside the trench 200a is performed.

이처럼, 도전패턴(204a), 게이트 절연 패턴(202a) 및 트렌치(200a)를 형성하기 위한 식각 공정(제1 내지 제3 식각 공정)을 모두 인시추(in-situ)로 실시할 수 있으므로 제조 공정 시간 및 비용을 감소시킬 수 있다. 또한, 제1 내지 제3 식각 공정 시 CHF3 가스를 사용하지 않기 때문에 분순물의 발생을 감소시키면서 게이트 절연 패턴(202a) 및 활성영역 상부의 결함 발생을 억제할 수 있다. 이로써, 반도체 소자의 전기적 특성 열화 또는 신뢰도 감소를 방지할 수 있다.As such, the etching process (first to third etching processes) for forming the conductive pattern 204a, the gate insulation pattern 202a, and the trench 200a may be performed in-situ. Time and cost can be reduced. In addition, since the CHF 3 gas is not used in the first to third etching processes, defects on the gate insulating pattern 202a and the active region may be suppressed while reducing the generation of impurities. As a result, it is possible to prevent deterioration of electrical characteristics or a decrease in reliability of the semiconductor device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 반도체 소자의 트렌치 형성 공정 중 발생할 수 있는 결함을 설명하기 위한 사진이다.1 is a photograph for explaining a defect that may occur during the trench forming process of a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating a trench forming method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 게이트 절연막200 semiconductor substrate 202 gate insulating film

204 : 도전막 206 : 소자분리 마스크막204: conductive film 206: device isolation mask film

208 : 하드 마스크막 210 : 포토레지스트막208 hard mask film 210 photoresist film

Claims (11)

반도체 기판 상에 게이트 절연막, 도전막 및 하드 마스크 패턴을 형성하는 단계; 및Forming a gate insulating film, a conductive film and a hard mask pattern on the semiconductor substrate; And 상기 하드 마스크 패턴에 따라 상기 도전막, 상기 게이트 절연막을 패터닝하고, 상기 반도체 기판에 트렌치를 형성하기 위한 식각 공정을 인시추(in-situ)로 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.Patterning the conductive film and the gate insulating film according to the hard mask pattern, and performing an etching process for forming a trench in the semiconductor substrate in-situ. 제 1 항에 있어서,The method of claim 1, 상기 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 트렌치 형성 방법.The etching process is a trench forming method of a semiconductor device performed by a dry etching process. 제 1 항에 있어서,The method of claim 1, 상기 식각 공정은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하여 실시하는 반도체 소자의 트렌치 형성 방법.The etching process is a trench forming method of a semiconductor device performed by using a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He and Ar gas. 반도체 기판 상에 게이트 절연막, 도전막 및 하드 마스크 패턴을 형성하는 단계;Forming a gate insulating film, a conductive film and a hard mask pattern on the semiconductor substrate; 상기 하드 마스크 패턴에 따라 상기 도전막을 패터닝하기 위한 제1 식각 공정을 실시하는 단계;Performing a first etching process for patterning the conductive layer according to the hard mask pattern; 상기 하드 마스크 패턴에 따라 상기 게이트 절연막을 패터닝하기 위한 제2 식각 공정을 실시하는 단계; 및Performing a second etching process for patterning the gate insulating film according to the hard mask pattern; And 상기 하드 마스크 패턴에 따라 상기 반도체 기판에 트렌치를 형성하기 위한 제3 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.And performing a third etching process for forming a trench in the semiconductor substrate according to the hard mask pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 내지 제3 식각 공정은 인시추(in-situ)로 실시하는 반도체 소자의 트렌치 형성 방법.The first to third etching process is a trench forming method of a semiconductor device performed in-situ. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 내지 제3 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 트렌치 형성 방법.The first to third etching process is a trench forming method of a semiconductor device performed by a dry etching process. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 CHF3 가스를 사용하지 않고 실시하는 반도체 소자의 트렌치 형성 방법.The etching process is a trench forming method of a semiconductor device performed without using a CHF 3 gas. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 내지 제3 식각 공정 각각은 CF4, Cl2, O2, HBr, He 및 Ar 가스의 혼합가스를 이용하여 실시하는 반도체 소자의 트렌치 형성 방법.Each of the first to third etching processes may be performed using a mixed gas of CF 4 , Cl 2 , O 2 , HBr, He, and Ar gas. 셀 영역 및 주변회로 영역이 구획된 반도체 기판 상에 게이트 절연막, 도전막을 형성하는 단계;Forming a gate insulating film and a conductive film on the semiconductor substrate in which the cell region and the peripheral circuit region are partitioned; 상기 도전막 상에 상기 주변회로 영역을 패터닝 하기 위한 하드 마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern on the conductive layer to pattern the peripheral circuit region; And 상기 하드 마스크 패턴에 따라 상기 도전막, 상기 게이트 절연막을 패터닝하고, 상기 반도체 기판에 트렌치를 형성하기 위한 식각 공정을 인시추(in-situ)로 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.Patterning the conductive film and the gate insulating film according to the hard mask pattern, and performing an etching process for forming a trench in the semiconductor substrate in-situ. 제 9 항에 있어서,The method of claim 9, 상기 주변회로 영역에 형성된 상기 게이트 절연막은 상기 셀 영역보다 두껍게 형성하는 반도체 소자의 트렌치 형성 방법.And forming a gate insulating layer formed on the peripheral circuit region thicker than the cell region. 제 10 항에 있어서,The method of claim 10, 상기 주변회로 영역에 형성된 상기 게이트 절연막은 50Å 내지 600Å의 두께로 형성하는 반도체 소자의 트렌치 형성 방법.And forming a gate insulating film formed in the peripheral circuit region in a thickness of 50 kV to 600 kV.
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