KR100671603B1 - Method of manufacturing a flash memory device - Google Patents

Method of manufacturing a flash memory device Download PDF

Info

Publication number
KR100671603B1
KR100671603B1 KR1020040112827A KR20040112827A KR100671603B1 KR 100671603 B1 KR100671603 B1 KR 100671603B1 KR 1020040112827 A KR1020040112827 A KR 1020040112827A KR 20040112827 A KR20040112827 A KR 20040112827A KR 100671603 B1 KR100671603 B1 KR 100671603B1
Authority
KR
South Korea
Prior art keywords
layer
polysilicon layer
forming
device isolation
trench
Prior art date
Application number
KR1020040112827A
Other languages
Korean (ko)
Other versions
KR20060074177A (en
Inventor
양인권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040112827A priority Critical patent/KR100671603B1/en
Publication of KR20060074177A publication Critical patent/KR20060074177A/en
Application granted granted Critical
Publication of KR100671603B1 publication Critical patent/KR100671603B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 서로 인접한 플로팅 게이트 사이에 존재하는 소자 분리막의 돌출부 두께를 최소화하여 기생 커패시터의 발생의 억제함으로써, 문턱 전압의 변화를 방지하여 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a flash memory device, which minimizes the thickness of protrusions of device isolation layers between floating gates adjacent to each other, thereby suppressing generation of parasitic capacitors, thereby preventing a change in threshold voltage, thereby preventing electrical characteristics and reliability of a circuit. Can improve.

SAFG, 기생 커패시터, 소자 분리막SAFG, Parasitic Capacitors, Device Separators

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device} Method of manufacturing a flash memory device             

도 1은 SA-STI 공정이 완료된 상태의 단면도이다. 1 is a cross-sectional view of a state in which the SA-STI process is completed.

도 2a 내지 도 2g은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
2A to 2G are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

101, 201 : 반도체 기판 102, 202 : 터널 산화막101, 201: semiconductor substrate 102, 202: tunnel oxide film

103, 203 : 제1 폴리실리콘층 104 : 소자 분리막103, 203: first polysilicon layer 104: device isolation film

204, 207 : 버퍼 산화막 105, 208 : 제2 폴리실리콘층204 and 207 buffer oxide films 105 and 208 second polysilicon layer

205 : 패드 질화막 206 : 트렌치205: pad nitride film 206: trench

209 : 홈 210 : 유전체막209: groove 210: dielectric film

211 : 콘트롤 게이트
211: control gate

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 적용하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device using a Self Aligned Shallow Trench Isolation (SA-STI) process.

반도체 소자의 집적도가 높아짐에 따라, 플래시 메모리 소자의 제조 공정에서는 플로팅 게이트와 소자 분리막을 정렬시키기가 어려워져 SAFG(Self Aligned Floating Gate) 공정으로 플로팅 게이트를 정렬시킨다. SAFG 공정은 기판에 먼저 플로팅 게이트용 폴리실리콘층을 형성하고, 식각 공정으로 폴리실리콘층과 반도체 기판을 순차적으로 식각하여 트렌치를 형성한 후, 트렌치를 절연물질로 매립하여 폴리실리콘층을 패터닝함과 동시에 소자 분리막을 형성하는 공정이다. As the degree of integration of semiconductor devices increases, it becomes difficult to align the floating gate and the device isolation layer in a manufacturing process of a flash memory device, thereby aligning the floating gate by a Self Aligned Floating Gate (SAFG) process. In the SAFG process, a polysilicon layer for floating gate is first formed on a substrate, and a polysilicon layer and a semiconductor substrate are sequentially etched in an etching process to form a trench, and then the trench is filled with an insulating material to pattern the polysilicon layer. At the same time, it is a process of forming an element isolation film.

도 1은 SAFG 공정이 완료된 상태의 단면도이다. 1 is a cross-sectional view of a state in which the SAFG process is completed.

도 1을 참조하면, 반도체 기판(101)의 소자 분리 영역에는 상부가 반도체 기판(101)보다 높게 돌출되는 트렌치형 소자 분리막(104)이 형성되며, 소자 분리막(104)의 돌출부 사이의 반도체 기판(101) 상에 터널 산화막(102) 및 제1 폴리실리콘층(103)이 형성된다. 이렇게, 터널 산화막(102) 및 제1 폴리실리콘층(103)은 소자 분리막(104)의 돌출부에 의해 자체 정렬되어 반도체 기판(101) 상에 형성된다. 제1 폴리실리콘층(103) 상에는 플로팅 게이트의 표면적과 커플링 비를 증가시키기 위하여 제2 폴리실리콘층(105)이 추가로 형성된다. 이때, 제2 폴리실리콘층(105)은 표면적과 커플링 비를 보다 더 증가시키기 위하여 가장자리가 소자 분리막(104)과 중첩되도록 패터닝된다. Referring to FIG. 1, a trench type device isolation film 104 having a top portion protruding higher than the semiconductor substrate 101 is formed in the device isolation region of the semiconductor substrate 101, and the semiconductor substrate between the protrusions of the device isolation film 104 is formed. The tunnel oxide film 102 and the first polysilicon layer 103 are formed on the 101. As such, the tunnel oxide film 102 and the first polysilicon layer 103 are self-aligned by the protrusion of the device isolation film 104 and are formed on the semiconductor substrate 101. A second polysilicon layer 105 is further formed on the first polysilicon layer 103 to increase the surface area and coupling ratio of the floating gate. In this case, the second polysilicon layer 105 is patterned such that the edge overlaps the device isolation layer 104 in order to further increase the surface area and the coupling ratio.

한편, 도면에는 도시되어 있지 않지만, 제2 폴리실리콘층(105)을 포함한 전체 구조 상에는 유전체막과 콘트롤 게이트용 물질층(예를 들면, 폴리실리콘층, 텅스텐층, 하드 마스크)이 형성된다. On the other hand, although not shown in the drawing, a dielectric film and a control gate material layer (for example, a polysilicon layer, a tungsten layer, and a hard mask) are formed on the entire structure including the second polysilicon layer 105.

상기의 공정이 적용된 플래시 메모리 소자의 경우, 인접한 플로팅 게이트용 제1 폴리실리콘층(103)의 간격이 좁아짐에 따라, 연속적으로 인접한 제1 전도막(A)/절연막(B)/제2 전도막(C)에 의해 기생 커패시터가 형성된다. 이러한 기생 커패시터에 의해 게이트의 문턱 전압이 변하거나 전체적인 문턱 전압의 레벨이 불균일해지는 문제점이 발생될 수 있다.In the case of the flash memory device to which the above process is applied, as the interval between the adjacent first polysilicon layers 103 for floating gates is narrowed, the first conductive film (A) / insulating film (B) / second conductive film that is adjacent to each other is continuously formed. By (C), a parasitic capacitor is formed. The parasitic capacitor may cause a problem that the threshold voltage of the gate changes or the level of the overall threshold voltage is uneven.

이로 인해, 프로그램 동작 속도가 저하될 수 있으며, 심한 경우 불량이 발생될 수 있다.
As a result, the program operation speed may decrease, and in a severe case, a defect may occur.

이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 제조 방법은 서로 인접한 플로팅 게이트 사이에 존재하는 소자 분리막의 돌출부 두께를 최소화하여 기생 커패시터의 발생의 억제함으로써, 문턱 전압의 변화를 방지하여 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
In contrast, the method of manufacturing a flash memory device according to the present invention minimizes the thickness of protrusions of device isolation layers between floating gates adjacent to each other, thereby suppressing generation of parasitic capacitors, thereby preventing a change in threshold voltage, thereby preventing electrical characteristics of a circuit. And reliability can be improved.

본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 SAFG 공정으로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 트렌치형 소자 분리막을 형성하고, 활성 영역에는 소자 분리막의 돌출부에 의해 격리되는 터널 산화막 및 제1 폴리실리콘층을 적층 구조로 형성하는 단계와, 제1 폴리실리콘층을 포함한 전체 구조 상에 제2 폴리실리콘층을 형성하는 단계와, 제1 폴리실리콘층 상에서 소자 분리막의 가장자리와 중첩되도록 제2 폴리실리콘층을 패터닝하는 단계와, 소자 분리막의 중앙에 식각 공정으로 제1 폴리실리콘층보다 더 깊게 홈을 형성하는 단계, 및 제2 폴리실리콘층을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 물질층을 형성하는 단계를 포함하여, 제1 폴리실리콘층 사이의 기생커패시턴스를 최소화한다. A method of manufacturing a flash memory device according to an embodiment of the present invention is a SAFG process to form a trench-type device isolation layer protruding from the top of the device isolation region of the semiconductor substrate, a tunnel oxide film is isolated in the active region by the protrusion of the device isolation layer; Forming a first polysilicon layer in a stacked structure, forming a second polysilicon layer on the entire structure including the first polysilicon layer, and overlapping an edge of the device isolation layer on the first polysilicon layer; Patterning the polysilicon layer, forming a groove deeper than the first polysilicon layer by an etching process in the center of the isolation layer, and for the dielectric film and the control gate over the entire structure including the second polysilicon layer Forming a material layer to minimize parasitic capacitance between the first polysilicon layers.

상기에서, SAFG 공정은, 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층, 버퍼 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역의 패드 질화막, 버퍼 산화막, 제1 폴리실리콘층 및 터널 산화막을 식각하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치가 매립되도록 전체 구조 상에 절연층을 형성하는 단계와, 화학적 기계적 연마 공정으로 절연층을 연마하여 소자 분리 영역에만 절연층을 잔류시키는 단계, 및 패드 질화막 및 버퍼 산화막을 제거하는 단계를 포함한다. In the above, the SAFG process includes the steps of sequentially forming a tunnel oxide film, a first polysilicon layer, a buffer oxide film, and a pad nitride film on a semiconductor substrate, and a pad nitride film, a buffer oxide film, a first polysilicon layer, and a tunnel in an isolation region. Etching the oxide film, forming a trench in the isolation region of the semiconductor substrate, forming an insulation layer over the entire structure to fill the trench, and polishing the insulation layer by a chemical mechanical polishing process Leaving only the insulating layer, and removing the pad nitride film and the buffer oxide film.

이때, 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 발생된 식각 손상을 제거하고 절연층의 접착 특성을 향상시키기 위하여 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함할 수 있다. 산화막은 열산화 공정으로 형성할 수 있다. In this case, after forming the trench, the method may further include forming an oxide layer on the sidewalls and the bottom of the trench in order to remove the etching damage generated on the sidewalls and the bottom of the trench and to improve the adhesion characteristics of the insulating layer. The oxide film can be formed by a thermal oxidation process.

제2 폴리실리콘층의 패터닝 공정과 홈을 형성하는 식각 공정을 동일 챔버 내 에서 실시할 수 있으며, 제2 폴리실리콘층의 패터닝 공정은 TCP, ICP, MERIE, DPS를 기본으로 하는 플라즈마 소오스를 사용하는 장비에서 실시할 수 있다. The patterning process of the second polysilicon layer and the etching process of forming the grooves may be performed in the same chamber, and the patterning process of the second polysilicon layer uses a plasma source based on TCP, ICP, MERIE, and DPS. Can be done on equipment.

제2 폴리실리콘층 패터닝 시 O2가 포함되지 않은 Cl2/HBr/N2 혼합 가스나 Cl2/N2 혼합 가스를 식각제로 사용하는 것이 바람직하며, 홈을 형성하는 식각 공정 시 식각제로 C2F6/HBr, C2F6 및 CF4 계열의 가스를 독립적으로 사용하거나 혼합하여 사용할 수 있다.
When patterning the second polysilicon layer, Cl 2 / HBr / N 2 mixed gas or Cl 2 / N 2 mixed gas containing no O 2 is preferably used as an etchant, and C 2 is used as an etchant during the etching process of forming the groove. F 6 / HBr, C 2 F 6 and CF 4 series gases can be used independently or in combination.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방 법을 설명하기 위한 소자의 단면도들이다.2A to 2G are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(201)에 웰(도시되지 않음)을 형성하고, 트랜지스터이나 플래시 메모리 셀의 문턱 전압을 조절하기 위한 이온주입 공정을 실시한 후에, 반도체 기판(201)의 전체 상부에 터널 산화막(202)과 플로팅 게이트를 형성하기 위한 제1 폴리실리콘층(203)을 순차적으로 형성한다. 그리고, 그 상부에 폴리실리콘층(203) 상부에 버퍼 산화막(204) 및 패드 질화막(205)을 순차적으로 형성한 다. 한편, 패드 질화막(205) 상부에는 하드 마스크(도시되지 않음)가 형성될 수 있으며, 하드 마스크가 형성되는 경우 패드 질화막(205)과 동일한 형태로 패터닝 된다. Referring to FIG. 2A, after a well (not shown) is formed in the semiconductor substrate 201 and an ion implantation process for adjusting the threshold voltage of a transistor or a flash memory cell is performed, the entire upper portion of the semiconductor substrate 201 is formed. The tunnel oxide film 202 and the first polysilicon layer 203 for forming the floating gate are sequentially formed. Then, the buffer oxide film 204 and the pad nitride film 205 are sequentially formed on the polysilicon layer 203. On the other hand, a hard mask (not shown) may be formed on the pad nitride layer 205, and when the hard mask is formed, the hard nitride layer is patterned in the same form as the pad nitride layer 205.

도 2b를 참조하면, 소자 분리 영역의 패드 질화막(205), 버퍼 산화막(204), 폴리실리콘층(203) 및 터널 산화막(202)을 순차적으로 식각하여 반도체 기판(201)의 소자 분리 영역을 노출시킨다. 이후, 노출된 소자 분리 영역의 반도체 기판(201)을 소정 깊이까지 식각하여 트렌치(206)를 형성한다. 이때, 트렌치(206)는 2000Å 내지 15000Å의 깊이로 형성되며, 측벽이 75도 내지 85도의 경사각을 갖도록 형성한다. Referring to FIG. 2B, the pad nitride layer 205, the buffer oxide layer 204, the polysilicon layer 203, and the tunnel oxide layer 202 are sequentially etched to expose the device isolation region of the semiconductor substrate 201. Let's do it. Thereafter, the semiconductor substrate 201 of the exposed device isolation region is etched to a predetermined depth to form the trench 206. At this time, the trench 206 is formed to a depth of 2000 ~ 15000Å, the side wall is formed to have an inclination angle of 75 degrees to 85 degrees.

트렌치(206)를 형성한 후에는 세정 공정을 실시하고 산소(O2) 분위기에서 PET(Post Etch Treatment) 공정을 실시하여 트렌치(206)의 측벽 및 저면에 발생된 식각 손상을 보상한다. 이어서, 식각 손상을 보상할 뿐만 아니라 트렌치(206)에 형성될 절연물질과의 계면 특성 및 접착 특성을 향상시키기 위하여, 산화 공정으로 트렌치(206)를 포함한 전체 구조 상에 산화막(되지 않음)을 형성할 수 있다. After the trench 206 is formed, a cleaning process is performed and a post etching treatment (PET) process is performed in an oxygen (O 2 ) atmosphere to compensate for the etching damage generated on the sidewalls and the bottom of the trench 206. Subsequently, an oxide film (not formed) is formed on the entire structure including the trench 206 by an oxidation process to not only compensate the etching damage but also improve the interfacial and adhesion properties with the insulating material to be formed in the trench 206. can do.

도 2c를 참조하면, 터널 산화막(202), 폴리실리콘층(203) 및 패드 질화막(205) 사이의 공간과 트렌치(도 2b의 206)가 완전히 매립되도록 전체 상부에 절연 물질층(도시되지 않음)을 형성한다. 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화물로 형성하는 것이 바람직하다. Referring to FIG. 2C, an insulating material layer (not shown) is disposed over the entire surface such that the space between the tunnel oxide film 202, the polysilicon layer 203, and the pad nitride film 205 and the trench (206 of FIG. 2B) are completely buried. To form. The insulating material layer is preferably formed of High Density Plasma (HDP) oxide.

절연 물질층을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(205) 상부의 절연 물질층을 제거한다. 산화막(207)과 절연 물질층으로 이루어진 소자 분리막(207)이 형성된다. After the insulating material layer is formed, chemical mechanical polishing is performed to remove the insulating material layer on the pad nitride film 205. An isolation layer 207 is formed which consists of an oxide film 207 and an insulating material layer.

도 2d를 참조하면, 패드 질화막(도 2c의 205) 및 버퍼 산화막(도 2c의 204)을 제거한다. 패드 질화막(도 2c의 205)이 제거되면서 패드 질화막(도 2c의 205) 사이에 형성된 소자 분리막(207)의 상부가 노출되며, 하부의 제1 폴리실리콘층(203)도 노출된다. Referring to FIG. 2D, the pad nitride film (205 in FIG. 2C) and the buffer oxide film (204 in FIG. 2C) are removed. As the pad nitride layer 205 of FIG. 2C is removed, an upper portion of the device isolation layer 207 formed between the pad nitride layer 205 of FIG. 2C is exposed, and a lower first polysilicon layer 203 is also exposed.

이로써, 반도체 기판(201)의 소자 분리 영역에는 상부가 돌출된 트렌치형 소자 분리막(207)이 형성되며, 활성 영역에는 소자 분리막(207)의 돌출부에 의해 격리되는 터널 산화막(202) 및 제1 폴리실리콘층(203)이 형성된다. 이를 SAFG(Self Aligned Floating gate) 공정이라 한다. As a result, a trench type device isolation film 207 is formed in the device isolation region of the semiconductor substrate 201, and the tunnel oxide film 202 and the first poly are isolated in the active region by the protrusion of the device isolation film 207. Silicon layer 203 is formed. This is called a SAFG (Self Aligned Floating Gate) process.

도 2e를 참조하면, 제1 폴리실리콘층(203)을 포함한 전체 구조 상에 제2 폴리실리콘층(208)을 형성한다. 이때, 제2 폴리실리콘층(208)은 소자 분리막(207)의 돌출부 사이가 완전히 매립되도록 소자 분리막(207)의 돌출부 높이보다 두껍게 형성한다. Referring to FIG. 2E, the second polysilicon layer 208 is formed on the entire structure including the first polysilicon layer 203. In this case, the second polysilicon layer 208 is formed thicker than the height of the protrusion of the device isolation layer 207 so as to completely fill between the protrusions of the device isolation layer 207.                     

도 2f를 참조하면, 식각 공정으로 소자 분리막(104) 상부의 제2 폴리실리콘층(208)을 일부 식각하여 제1 폴리실리콘층(203)과 평행하게 패터닝한다. 이때, 제2 폴리실리콘층(208)의 면적을 증가시키기 위하여 제2 폴리실리콘층(208)의 가장자리가 소자 분리막(207)과 중첩되도록 제2 폴리실리콘층(208)을 패터닝한다. Referring to FIG. 2F, the second polysilicon layer 208 on the device isolation layer 104 is partially etched by an etching process to be patterned in parallel with the first polysilicon layer 203. In this case, in order to increase the area of the second polysilicon layer 208, the second polysilicon layer 208 is patterned such that an edge of the second polysilicon layer 208 overlaps the device isolation layer 207.

제1 폴리실리콘층(203)과 제2 폴리실리콘층(208)은 플래시 메모리 셀의 플로팅 게이트가 된다. The first polysilicon layer 203 and the second polysilicon layer 208 become floating gates of the flash memory cell.

한편, 제2 폴리실리콘층(208)을 식각 공정으로 패터닝하는 과정에서 과도 식각을 실시하거나, 제2 폴리실리콘층(208)을 패터닝한 후 추가로 식각 공정을 실시하여 제2 폴리실리콘층(208) 사이에 노출된 소자 분리막(207)에 홈(209)을 형성한다. 이때, 제2 폴리실리콘층(208) 패터닝 시 폴리실리콘:산화물의 식각 선택비를 20:1 이하로 설정하는 것이 바람직하며, 소자 분리막(207) 식각 시 폴리실리콘:산화물의 식각 선택비를 1.5:1 내지 2:1로 설정하여 홈(209)을 형성할 수 있다. Meanwhile, in the process of patterning the second polysilicon layer 208 by an etching process, the second polysilicon layer 208 may be subjected to excessive etching, or after the patterning of the second polysilicon layer 208, an additional etching process is performed. The groove 209 is formed in the device isolation layer 207 exposed between the layers. In this case, when the second polysilicon layer 208 is patterned, the etching selectivity of polysilicon: oxide is preferably set to 20: 1 or less, and the etching selectivity of polysilicon: oxide is 1.5: when etching the device isolation layer 207. The grooves 209 may be formed by setting 1 to 2: 1.

구체적으로 설명하면, 제2 폴리실리콘층(208) 패터닝 시 식각 선택비를 확보하기 위하여 Cl2/HBr/N2 혼합 가스나 Cl2/N2 혼합 가스를 식각제로 사용할 수 있다. 여기서, O2를 식각제로 사용하지 않는 것은 제2 폴리실리콘층(208)을 패터닝하거나 홈(209) 형성 시 제2 폴리실리콘층(208) 상에 형성된 포토레지스트 패턴(도시되지 않음)이 식각되는 것을 방지하기 위한 것이다. Specifically, in order to secure an etching selectivity when patterning the second polysilicon layer 208, a Cl 2 / HBr / N 2 mixed gas or a Cl 2 / N 2 mixed gas may be used as an etchant. Here, not using O 2 as an etchant is performed by etching a photoresist pattern (not shown) formed on the second polysilicon layer 208 when patterning the second polysilicon layer 208 or forming the groove 209. It is to prevent that.

그리고, 홈(209) 형성 시 식각제로 C2F6/HBr, C2F6 및 CF4 계열의 가스를 독립적으로 사용하거나 혼합하여 사용할 수 있다. 이때, 제2 폴리실리콘층(208) 패터닝 시 O2를 사용하지 않아 포토레지스트 패턴이 거의 식각되지 않고 잔류하기 때문에, 홈(209)을 형성하는 식각 공정 시 포토레지스트 패턴에 의해 제2 폴리실리콘층(208)에 식각 손상이 거의 발생되지 않는다. In addition, when the grooves 209 are formed, C 2 F 6 / HBr, C 2 F 6, and CF 4 series gases may be independently used or mixed as an etchant. At this time, since the photoresist pattern is hardly etched since the O 2 is not used when the second polysilicon layer 208 is patterned, the second polysilicon layer is formed by the photoresist pattern during the etching process of forming the grooves 209. Etching damage hardly occurs at 208.

상기의 조건을 통해, 제1 폴리실리콘층(203) 사이에 존재하는 소자 분리막(207)의 상부를 최소화하는 것이 바람직하며, 이를 위해 최소한 반도체 기판(201)의 표면 깊이까지 홈(209)을 형성하는 것이 바람직하다. Through the above conditions, it is preferable to minimize the upper portion of the device isolation layer 207 existing between the first polysilicon layer 203, for which the groove 209 is formed to at least the surface depth of the semiconductor substrate 201 It is desirable to.

홈(209)은 제2 폴리실리콘층(208)이 패터닝된 식각 장비에서 시간의 지연없이 연속 식각 공정으로 형성하거나, 다른 식각 장비에서 형성할 수 있다. 여기서, 제2 폴리실리콘층(208)은 TCP, ICP, MERIE, DPS를 기본으로 하는 플라즈마 소오스를 사용하는 장비에서 패터닝할 수 있다. The groove 209 may be formed in a continuous etching process without time delay in the etching equipment in which the second polysilicon layer 208 is patterned, or may be formed in another etching equipment. Here, the second polysilicon layer 208 may be patterned in equipment using a plasma source based on TCP, ICP, MERIE, and DPS.

이로써, 제1 폴리실리콘층(203) 사이에 잔류하는 소자 분리막(207)의 두께가 최소화된다. As a result, the thickness of the device isolation layer 207 remaining between the first polysilicon layers 203 is minimized.

도 2g를 참조하면, 홈(209)을 포함한 전체 구조 상에 유전체막(210) 및 콘트롤 게이트(211)를 순차적으로 형성한다. 콘트롤 게이트(211)는 폴리실리콘층/텅스텐층/하드마스크의 적층 구조로 형성될 수 있다. Referring to FIG. 2G, the dielectric film 210 and the control gate 211 are sequentially formed on the entire structure including the groove 209. The control gate 211 may be formed in a stacked structure of a polysilicon layer / tungsten layer / hard mask.

한편, 도면에서는 나타나지 않지만, 소자 분리막(207)과 수직 방향으로 콘트롤 게이트(211) 및 유전체막(210)을 패터닝한 후, 제2 폴리실리콘층(208) 및 제1 폴리실리콘층(203)을 자기 정렬 식각 방식으로 패터닝한다. 이때, 홈(209)에 형성된 콘트롤 게이트(211)가 제거되어여 하는 영역에서 콘트롤 게이트(211)를 쉽게 제 거할 수 있도록, 제2 폴리실리콘층(208)을 패터닝하기 위한 식각 공정은 유전체막(210)과의 식각 선택비가 1:1 정도로 낮은 조건에서 실시하는 것이 바람직하다. Although not shown in the drawing, the second polysilicon layer 208 and the first polysilicon layer 203 are patterned after the control gate 211 and the dielectric layer 210 are patterned in a direction perpendicular to the isolation layer 207. Patterned by self-aligned etching method. In this case, the etching process for patterning the second polysilicon layer 208 may be performed by using a dielectric film (eg, a dielectric film) so that the control gate 211 formed in the groove 209 may be easily removed. The etching selectivity with 210 is preferably performed at a low level of about 1: 1.

콘트롤 게이트(211)게 형성된 후의 구조를 살펴보면, 제1 폴리실리콘층(203) 사이에 콘트롤 게이트(211)가 형성되어 전도막(A)/절연막(B)/전도막(C)/절연막(D)/전도막(E)이 평행하게 형성된다. 이때, 콘트롤 게이트(211)에 해당하는 전도막(C)이 제1 폴리실리콘층(203)에 해당하는 전도막(A 및 E) 사이에 형성되면서 절연막(B 및 D)의 두께가 최소화되기 때문에, 유전상수가 낮아져 기생 커패시터의 발생을 최대한 억제할 수 있다.
Looking at the structure after the control gate 211 is formed, the control gate 211 is formed between the first polysilicon layer 203, the conductive film (A) / insulating film (B) / conductive film (C) / insulating film (D) ) / Conductive film E is formed in parallel. In this case, since the conductive film C corresponding to the control gate 211 is formed between the conductive films A and E corresponding to the first polysilicon layer 203, the thicknesses of the insulating films B and D are minimized. As a result, the dielectric constant can be lowered to minimize the generation of parasitic capacitors.

고집적화된 메모리 셀에서의 게이트 라인간에 대한 셀 간섭 효과(cell interference effect)는 셀 피치 사이즈(cell pitch size)가 90 by 90nm 총 180nm 이하의 피치 사이즈를 갖는 메모리 셀에서 간섭 효과가 존재한다. 간섭 효과는 하나의 셀을 기준으로 상하 좌우에서 모두 발생하며, 서로 인접한 플로팅 게이트와 그 사이에 존재하는 절연막(소자 분리막의 돌출부)으로 이루어진 기생 커패시터에 의해 발생된다.The cell interference effect between gate lines in a highly integrated memory cell has an interference effect in a memory cell having a cell pitch size of 90 by 90 nm and a pitch size of 180 nm or less. The interference effect is generated both up, down, left, and right with respect to one cell, and is caused by a parasitic capacitor composed of floating gates adjacent to each other and an insulating film (protrusion of the device isolation film) between them.

본 발명은 서로 인접한 플로팅 게이트 사이에 존재하는 소자 분리막의 돌출부 두께를 최소화하여 기생 커패시터의 발생의 억제함으로써, 문턱 전압의 변화를 방지하여 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다. According to the present invention, by suppressing generation of parasitic capacitors by minimizing protrusion thicknesses of device isolation layers existing between floating gates adjacent to each other, the electrical characteristics and reliability of the circuit can be improved by preventing the change of the threshold voltage.

또한, 본 발명에서는 인접한 게이트 라인 사이에서 발생하는 간섭 효과를 개 선함과 동시에 하나의 게이트 라인에서 1비트 셀간의 간섭 효과를 개선하는데 더 효과가 있다. In addition, the present invention is more effective in improving the interference effect occurring between adjacent gate lines and at the same time improving the interference effect between 1-bit cells in one gate line.

Claims (8)

SAFG 공정으로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 트렌치형 소자 분리막을 형성하고, 활성 영역에는 상기 소자 분리막의 돌출부에 의해 격리되는 터널 산화막 및 제1 폴리실리콘층을 적층 구조로 형성하는 단계;Forming a trench type device isolation layer having an upper portion protruding from the device isolation region of the semiconductor substrate by a SAFG process, and forming a tunnel oxide film and a first polysilicon layer separated from each other by the protrusion of the device isolation layer in an active region in a stacked structure; 상기 제1 폴리실리콘층을 포함한 전체 구조 상에 제2 폴리실리콘층을 형성하는 단계;Forming a second polysilicon layer on the entire structure including the first polysilicon layer; 상기 제1 폴리실리콘층 상에서 상기 소자 분리막의 가장자리와 중첩되도록 상기 제2 폴리실리콘층을 패터닝하는 단계;Patterning the second polysilicon layer on the first polysilicon layer so as to overlap an edge of the device isolation layer; 상기 소자 분리막의 중앙에 식각 공정으로 상기 제1 폴리실리콘층보다 더 깊게 홈을 형성하는 단계; 및Forming a groove deeper in the center of the device isolation layer than in the first polysilicon layer by an etching process; And 상기 제2 폴리실리콘층을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 물질층을 형성하는 단계를 포함하여,Forming a material layer for the dielectric film and the control gate on the entire structure including the second polysilicon layer; 상기 제1 폴리실리콘층 사이의 기생커패시턴스를 최소화하는 플래시 메모리 소자의 제조 방법.A method of manufacturing a flash memory device to minimize parasitic capacitance between the first polysilicon layer. 제 1 항에 있어서, 상기 SAFG 공정은,The method of claim 1, wherein the SAFG process, 상기 반도체 기판 상에 상기 터널 산화막, 상기 제1 폴리실리콘층, 버퍼 산화막 및 패드 질화막을 순차적으로 형성하는 단계;Sequentially forming the tunnel oxide film, the first polysilicon layer, a buffer oxide film, and a pad nitride film on the semiconductor substrate; 상기 소자 분리 영역의 상기 패드 질화막, 상기 버퍼 산화막, 상기 제1 폴리실리콘층 및 상기 터널 산화막을 식각하는 단계;Etching the pad nitride layer, the buffer oxide layer, the first polysilicon layer, and the tunnel oxide layer in the device isolation region; 상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계;Forming a trench in the isolation region of the semiconductor substrate; 상기 트렌치가 매립되도록 전체 구조 상에 절연층을 형성하는 단계;Forming an insulating layer over the entire structure such that the trench is buried; 화학적 기계적 연마 공정으로 상기 절연층을 연마하여 상기 소자 분리 영역에만 상기 절연층을 잔류시키는 단계; 및 Polishing the insulating layer by a chemical mechanical polishing process to leave the insulating layer only in the device isolation region; And 상기 패드 질화막 및 상기 버퍼 산화막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법. And removing the pad nitride film and the buffer oxide film. 제 2 항에 있어서, 상기 트렌치를 형성한 후, The method of claim 2, wherein after forming the trench, 상기 트렌치의 측벽 및 저면에 발생된 식각 손상을 제거하고 상기 절연층의 접착 특성을 향상시키기 위하여 상기 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And forming an oxide layer on the sidewalls and the bottom of the trench to remove etch damage generated on the sidewalls and the bottom of the trench and to improve the adhesion characteristics of the insulating layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 산화막은 열산화 공정으로 형성하는 플래시 메모리 소자의 제조 방법.And the oxide film is formed by a thermal oxidation process. 제 1 항에 있어서, The method of claim 1, 상기 제2 폴리실리콘층의 패터닝 공정과 상기 홈을 형성하는 상기 식각 공정을 동일 챔버 내에서 실시하는 플래시 메모리 소자의 제조 방법.The patterning process of the said 2nd polysilicon layer and the said etching process which forms the said groove are performed in the same chamber. 제 5 항에 있어서,The method of claim 5, 상기 제2 폴리실리콘층의 패터닝 공정은 TCP, ICP, MERIE, DPS를 기본으로 하는 플라즈마 소오스를 사용하는 장비에서 실시하는 플래시 메모리 소자의 제조 방법.The patterning process of the second polysilicon layer is performed in a device using a plasma source based on TCP, ICP, MERIE, DPS. 제 1 항에 있어서,The method of claim 1, 상기 제2 폴리실리콘층 패터닝 시 O2가 포함되지 않은 Cl2/HBr/N2 혼합 가스나 Cl2/N2 혼합 가스를 식각제로 사용하는 플래시 메모리 소자의 제조 방법.A method of manufacturing a flash memory device using Cl 2 / HBr / N 2 mixed gas or Cl 2 / N 2 mixed gas containing no O 2 as an etchant during patterning of the second polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 홈을 형성하는 상기 식각 공정 시 식각제로 C2F6/HBr, C2F6 및 CF4 계열의 가스를 독립적으로 사용하거나 혼합하여 사용하는 플래시 메모리 소자의 제조 방법.The method of manufacturing a flash memory device using the C 2 F 6 / HBr, C 2 F 6 and CF 4 series gas independently or mixed as an etchant during the etching process of forming the groove.
KR1020040112827A 2004-12-27 2004-12-27 Method of manufacturing a flash memory device KR100671603B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040112827A KR100671603B1 (en) 2004-12-27 2004-12-27 Method of manufacturing a flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040112827A KR100671603B1 (en) 2004-12-27 2004-12-27 Method of manufacturing a flash memory device

Publications (2)

Publication Number Publication Date
KR20060074177A KR20060074177A (en) 2006-07-03
KR100671603B1 true KR100671603B1 (en) 2007-01-19

Family

ID=37166965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040112827A KR100671603B1 (en) 2004-12-27 2004-12-27 Method of manufacturing a flash memory device

Country Status (1)

Country Link
KR (1) KR100671603B1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100898659B1 (en) * 2006-08-09 2009-05-22 주식회사 하이닉스반도체 Method of manufacturing flash memory device
KR100806516B1 (en) * 2006-09-06 2008-02-21 주식회사 하이닉스반도체 Method of manufacturing a nand flash memory device
KR100898660B1 (en) * 2006-09-06 2009-05-22 주식회사 하이닉스반도체 Method of manufacturing a NAND flash memory device
KR20080061520A (en) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 Method of manufacturing a non-volatile memory device

Also Published As

Publication number Publication date
KR20060074177A (en) 2006-07-03

Similar Documents

Publication Publication Date Title
KR101166268B1 (en) Semiconductor device having dual-stishallow trench isolation and manufacturing method thereof
KR100739653B1 (en) Fin field effect transistor and method for forming the same
KR100487532B1 (en) Flash memory devices having shallow trench isolation structures and methods of fabricating the same
KR100605510B1 (en) methods of fabricating flash memory devices including control gate extensions
KR100530496B1 (en) Semiconductor device, method of forming a recess gate electrode and method of manufacturing a semiconductor device having the same
KR100649974B1 (en) Flash memory device with recessed floating gate and method for manufacturing the same
US7298003B2 (en) Nonvolatile memory device having STI structure
KR100341480B1 (en) Method for self-aligned shallow trench isolation
KR100668838B1 (en) Method for forming gate in semiconductor device
JP2012028805A (en) Manufacturing method of semiconductor device
KR100655289B1 (en) Method of fabricating flash memory
US8076196B2 (en) Semiconductor device and fabrication method for the same
JP2008010817A (en) Manufacturing method of nand flash memory device
KR100671603B1 (en) Method of manufacturing a flash memory device
KR100493065B1 (en) Semiconductor device having trench gate type transistor and manufacturing method thereof
KR101085620B1 (en) Manufacturing method of gate pattern for nonvolatile memory device
KR20080061476A (en) Method of manufacturing a non volatile memory device
KR100526476B1 (en) Method for fabricating split gate flash memory device
KR100763102B1 (en) Method for fabrication of semiconductor device
KR100673154B1 (en) Method of forming isolation film in flash memroy device
KR100704472B1 (en) Method for manufacturing semiconductor device with recess gate
KR100688579B1 (en) Nand type flash memory device and method of manufacturing the same
KR20090044909A (en) Method for forming contact plug in semiconductor memory device
JP2010034291A (en) Method of manufacturing non-volatile semiconductor memory device
KR20070113860A (en) Flash memory cell and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee