KR20070052919A - Method for forming isolation film of semiconductor device - Google Patents

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Abstract

본 발명은 셀 영역과 주변회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 질화막 및 하드마스크막을 형성한 후, 상기 셀 영역의 하드마스크막 및 질화막의 일부를 순차적으로 식각하는 제 1 식각공정을 실시하는 단계; 상기 주변회로 영역의 하드마스크막, 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하는 제 2 식각공정을 실시하는 단계; 상기 셀 영역의 제 1 폴리실리콘막 및 터널 산화막을 식각하여 반도체 기판을 노출시키는 동시에 주변회로 영역의 상기 일부 식각된 반도체 기판을 소정깊이 식각하는 제 3 식각공정을 실시하는 단계; 상기 셀 영역 및 주변회로 영역에 노출된 반도체 기판에 이온 주입 공정을 실시하는 단계; 상기 이온 주입된 반도체 기판을 식각하여 트랜치를 형성하는 제 4 식각공정을 실시하는 단계; 상기 트랜치 표면에 산화막을 형성한 후, 갭필 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 개시한다.According to an aspect of the present invention, there is provided a semiconductor substrate including a cell region and a peripheral circuit region determined; Forming a tunnel oxide film, a first polysilicon film, a nitride film, and a hard mask film on the semiconductor substrate, and then performing a first etching process of sequentially etching a part of the hard mask film and the nitride film of the cell region; Performing a second etching process to etch a part of the hard mask film, the nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate in the peripheral circuit region; Performing a third etching process of etching the first polysilicon film and the tunnel oxide film of the cell region to expose the semiconductor substrate and simultaneously etching the partially etched semiconductor substrate of the peripheral circuit region; Performing an ion implantation process on the semiconductor substrate exposed to the cell region and the peripheral circuit region; Performing a fourth etching process of etching the ion implanted semiconductor substrate to form a trench; After forming an oxide film on the trench surface, a method of forming a device isolation film of a semiconductor device comprising the step of performing a gap fill process.

셀 영역, 주변회로 영역, 딥 트랜치(Deep Trench), 듀얼 트랜치 형성 기술(Dual Trench Scheme) Cell Region, Peripheral Circuit Region, Deep Trench, Dual Trench Scheme

Description

반도체 소자의 소자 분리막 형성 방법{Method for forming Isolation Film of Semiconductor Device}Method for forming Isolation Film of Semiconductor Device

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도 이다.1A to 1E are cross-sectional views illustrating a process of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100 : 반도체 기판 102 : 터널산화막          100 semiconductor substrate 102 tunnel oxide film

104 : 제 1 폴리실리콘막 106 : 질화막          104: first polysilicon film 106: nitride film

108 : 하드마스크막 110 : 감광막 패턴          108: hard mask film 110: photosensitive film pattern

112 : 이온 주입 영역 114 : 산화막          112: ion implantation region 114: oxide film

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로서, 특히 낸드 플래시 디바이스에서 소자 분리막 형성시, 공정상 셀 영역과 주변회로 영역의 경계에서 발생되는 딥 트랜치(Deep Trench)로 인한 결함(Defect)을 해결하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device, and in particular, when forming a device isolation layer in a NAND flash device, defects due to deep trenches generated at the boundary between a cell region and a peripheral circuit region may be formed. The present invention relates to a method of forming a device isolation film of a semiconductor device for solving the problem.

일반적으로, 비휘발성 메모리 소자의 하나인 플래시 메모리 소자는 터널링 (Tunneling)에 의한 데이터 저장 및 소거 역할을 수행하는 셀 영역과 이를 구동시키기 위한 주변회로 영역으로 구성되어 있다.In general, a flash memory device, which is one of nonvolatile memory devices, is composed of a cell area that performs data storage and erasing by tunneling and a peripheral circuit area for driving the same.

최근 70나노 이하 낸드 플래시 디바이스의 소자 분리막 형성 공정은 절연막 갭필(Gap Fill) 공정과 고전압 영역(HV)의 항복 전압(Breakdown Voltage ; BV) 확보를 위해 셀 영역과 주변회로의 트랜치 깊이를 다르게 하는 듀얼 트랜치 형성 기술(Dual Trench Scheme)을 사용하여 소자 분리막을 형성한다.Recently, the device isolation layer forming process of the NAND flash device of 70 nm or less has a dual gap that varies the trench depth of the cell region and the peripheral circuit to secure the breakdown voltage (BV) of the insulating film gap fill process and the high voltage region (HV). A device isolation film is formed using a trench forming technique (Dual Trench Scheme).

그러나, 상기와 같은 종래의 듀얼 트랜치 형성 기술을 사용한 반도체 소자의 소자 분리막 형성 공정은, 셀 영역에 트랜치를 형성하기 위한 마스크 공정과 주변회로 영역에 트랜치를 형성하기 위한 마스크 공정으로 인한 이중 마스크 공정으로, 셀 영역과 주변회로 영역의 경계 영역에 딥 트랜치(Deep Trench)가 발생되며, 그 과다 트랜치에 과다한 절연막 갭필 공정이 필요하고, 고온 어닐(Anneal) 공정시 불균일한 스트레스(Stress)를 유발하는 문제점이 있다.However, a device isolation film forming process of a semiconductor device using the conventional dual trench forming technique as described above is a double mask process due to a mask process for forming a trench in a cell region and a mask process for forming a trench in a peripheral circuit region. Deep trench is generated in the boundary region between the cell region and the peripheral circuit region, and the excessive trench requires an excessive insulation gap fill process, and causes uneven stress during the high temperature annealing process. There is this.

또한, 셀 영역의 트랜치 형성 이후, 파티클(Particle)에 취약한 주변회로 영역에 트랜치 형성 공정을 실시하므로, 후속 절연막 갭필 공정시 보이드(Void)를 포함한 많은 결함(Defect)이 유발되는 문제점이 있다.In addition, since the trench formation process is performed in the peripheral circuit region vulnerable to particles after the trench formation of the cell region, there is a problem that a large number of defects including voids are caused during the subsequent insulating gap fill process.

본 발명의 목적은 셀 영역 트랜치 형성을 위한 일부 식각공정을 실시하고, 주변회로 영역 트랜치 형성을 위한 일부 식각공정을 실시한 후, 셀 영역 및 주변회로 영역 트랜치 형성을 위한 식각공정을 동시에 실시하여, 셀 영역과 주변회로 영역 경계에 딥 트랜치(Deep Trench) 형성을 방지함으로써, 절연막 갭필 공정 시간을 줄이고 스트레스에 의한 디바이스 결함을 개선하는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.An object of the present invention is to perform a part of the etching process for forming a cell region trench, a part of the etching process for forming a peripheral circuit region trench, and then simultaneously perform an etching process for forming a cell region and a peripheral circuit region trench, The present invention provides a method of forming a device isolation layer of a semiconductor device by preventing deep trenches formed at regions and peripheral circuit region boundaries, thereby reducing an insulation gap fill process time and improving device defects caused by stress.

본 발명의 다른 목적은 셀 트랜치 탑(Trench Top)부와 주변회로 트랜치 탑부의 보강 이온주입 공정을 동시에 실시하여 공정을 간편하게 할 수 있으며, 주변회로 트랜치가 셀 트랜치 보다 이전에 형성됨으로 인해, 보이드를 포함한 결함이 셀에 발생됨을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.Another object of the present invention is to simplify the process by simultaneously performing the reinforcement ion implantation process of the cell trench top portion and the peripheral circuit trench top portion, and because the peripheral circuit trench is formed before the cell trench, The present invention provides a method for forming a device isolation film of a semiconductor device capable of preventing occurrence of a defect including a cell.

본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 셀 영역과 주변회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 질화막 및 하드마스크막을 형성한 후, 상기 셀 영역의 하드마스크막 및 질화막의 일부를 순차적으로 식각하는 제 1 식각공정을 실시하는 단계; 상기 주변회로 영역의 하드마스크막, 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하는 제 2 식각공정을 실시하는 단계; 상기 셀 영역의 제 1 폴리실리콘막 및 터널 산화막을 식각하여 반도체 기판을 노출시키는 동시에 주변회로 영역의 상기 일부 식각된 반도체 기판을 소정깊이 식각하는 제 3 식각공정을 실시하는 단계; 상기 셀 영역 및 주변회로 영역에 노출된 반도체 기판에 이온 주입 공정을 실시하는 단계; 상기 이온 주입된 반도체 기판을 식각하여 트랜치를 형성하는 제 4 식각공정을 실시하는 단계; 상기 트랜치 표면에 산화막을 형성한 후, 갭필 공정을 실시하는 단계를 포함한다.A device isolation film forming method of a semiconductor device according to an embodiment of the present invention may include providing a semiconductor substrate in which a cell region and a peripheral circuit region are determined; Forming a tunnel oxide film, a first polysilicon film, a nitride film, and a hard mask film on the semiconductor substrate, and then performing a first etching process of sequentially etching a part of the hard mask film and the nitride film of the cell region; Performing a second etching process to etch a part of the hard mask film, the nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate in the peripheral circuit region; Performing a third etching process of etching the first polysilicon film and the tunnel oxide film of the cell region to expose the semiconductor substrate and simultaneously etching the partially etched semiconductor substrate of the peripheral circuit region; Performing an ion implantation process on the semiconductor substrate exposed to the cell region and the peripheral circuit region; Performing a fourth etching process of etching the ion implanted semiconductor substrate to form a trench; After forming an oxide film on the trench surface, performing a gapfill process.

상기 제 2 식각공정시, 상기 하드마스크막 및 질화막 식각공정은 동일 챔버에서 실시하며, 상기 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부 식각공정은 서로 다른 챔버에서 실시한다.In the second etching process, the hard mask film and the nitride film etching process may be performed in the same chamber, and some etching processes of the first polysilicon film, the tunnel oxide film, and the semiconductor substrate may be performed in different chambers.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도 이다. 도 1a를 참조하면, 셀 영역(Cell area)과 주변회로 영역(Peri area)으로 구분된 반도체기판(100) 상부에 터널 산화막(102), 제 1 폴리실리콘막(104), 질화막(106) 및 하드마스크막(108)을 형성한 후, 셀 트랜치(10)를 형성하기 위해 하드마스크막(108) 상부에 감광막 패턴(미도시)을 형성하여 셀 영역의 하드마스크막(108) 및 질화막(106)의 일부를 식각한다.1A to 1E are cross-sectional views illustrating a process of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention. Referring to FIG. 1A, a tunnel oxide film 102, a first polysilicon film 104, a nitride film 106, and an upper portion of a semiconductor substrate 100 may be divided into a cell area and a peripheral circuit area. After the hard mask film 108 is formed, a photoresist pattern (not shown) is formed on the hard mask film 108 to form the cell trench 10 to form the hard mask film 108 and the nitride film 106 in the cell region. Etch a part of).

여기서, 상기 셀 영역은 복수개의 셀 패턴이 형성될 수 있는 조밀영역을 의미하고, 상기 주변회로 영역은 고전압(HV) 영역과 저전압(LV) 영역으로 구분되며, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있는 조대영역을 의미한다.Here, the cell region refers to a dense region in which a plurality of cell patterns can be formed, and the peripheral circuit region is divided into a high voltage region and a low voltage region, and a transistor suitable for each region is selectively formed. It means a coarse area that can be.

다음, 감광막 패턴(미도시)을 제거한 후, 클리닝 공정을 실시한다.Next, after removing a photosensitive film pattern (not shown), a cleaning process is performed.

도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 전체구조상부에 주변회로 영역의 트랜치(20)를 형성하기 위한 감광막 패턴(110)을 형성한다.FIG. 1B is a cross-sectional view of a semiconductor device having undergone the following process of FIG. 1A. Referring to FIG. 1B, a photosensitive film pattern 110 for forming the trench 20 in the peripheral circuit region is formed on the entire structure.

도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 주변회로 영역의 트랜치(20)를 형성하기 위한 감광막 패턴(110)을 마스 크로, 하드마스크막(108), 질화막(106), 제 1 폴리실리콘막(104), 터널산화막(102) 및 반도체 기판(100)의 일부를 식각한다.FIG. 1C is a cross-sectional view of a semiconductor device having undergone the following process of FIG. 1B. Referring to FIG. 1C, the photoresist film pattern 110 for forming the trench 20 in the peripheral circuit region may include a mask, a hard mask film 108, a nitride film 106, a first polysilicon film 104, and a tunnel oxide film. A portion of the 102 and the semiconductor substrate 100 are etched.

이때, 상기 하드마스크막(108) 및 질화막(106) 식각공정은 동일 챔버에서 실시하며, 상기 제 1 폴리실리콘막(104), 터널산화막(102) 및 반도체 기판(100)의 일부 식각공정은 서로 다른 챔버(Chamber), 즉 익시츄(Ex-Situ) 공정으로 실시하는 것이 바람직하다.The etching process of the hard mask film 108 and the nitride film 106 is performed in the same chamber, and the etching process of the first polysilicon film 104, the tunnel oxide film 102, and the semiconductor substrate 100 may be performed. It is preferable to carry out in another chamber, that is, an Ex-Situ process.

도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 주변회로 영역의 트랜치(20)를 형성하기 위한 감광막 패턴(110)을 제거한 후, 셀 영역 트랜치(10)와 주변회로 영역 트랜치(20)를 더욱 식각한다.FIG. 1D is a cross-sectional view of a semiconductor device having undergone the following process of FIG. 1C. Referring to FIG. 1D, after removing the photoresist pattern 110 for forming the trench 20 in the peripheral circuit region, the cell region trench 10 and the peripheral circuit region trench 20 are further etched.

즉, 셀 영역 트랜치(10) 내에 제거되지 않았던 제 1 폴리실리콘막(104) 및 터널산화막(102)을 순차적으로 식각하여 반도체 기판(100)을 노출시키는 동시에 반도체 기판(100)의 일부까지 식각된 주변회로 영역 트랜치(20)는 소정깊이 더 식각한다.That is, the first polysilicon film 104 and the tunnel oxide film 102 that have not been removed in the cell region trench 10 are sequentially etched to expose the semiconductor substrate 100 and simultaneously etched to a part of the semiconductor substrate 100. The peripheral circuit region trench 20 is further etched to a predetermined depth.

다음, 셀 영역 트랜치(10) 및 주변회로 영역 트랜치(20)에 노출된 반도체 기판(100)에 보강 이온주입 공정을 실시하여, 이온주입 영역(112)을 형성한다.Next, the ion implantation region 112 is formed by performing a reinforcement ion implantation process on the semiconductor substrate 100 exposed to the cell region trench 10 and the peripheral circuit region trench 20.

도 1e는 도 1d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1e를 참조하면, 이온 주입된 반도체 기판(100)을 식각하여 셀 영역 및 주변회로 영역에 트랜치를 형성하는 식각공정을 실시한다.FIG. 1E is a cross-sectional view of a semiconductor device having undergone the following process of FIG. 1D. Referring to FIG. 1E, an etching process is performed to etch the ion implanted semiconductor substrate 100 to form trenches in the cell region and the peripheral circuit region.

다음, 셀 영역의 트랜치(10) 및 주변회로 영역의 트랜치(20) 표면에 산화막(114)을 형성한 후, 갭필 공정을 실시한다.Next, after the oxide film 114 is formed on the trench 10 in the cell region and the trench 20 in the peripheral circuit region, a gap fill process is performed.

전술한 바와 같이, 셀 영역 트랜치(10) 형성을 위한 일부 식각공정을 실시하고, 주변회로 영역 트랜치(20) 형성을 위한 일부 식각공정을 실시한 후, 셀 영역 및 주변회로 영역 트랜치 형성을 위한 식각공정을 동시에 실시하여, 셀 영역과 주변회로 영역 경계에 딥 트랜치(Deep Trench) 형성을 방지함으로써, 절연막 갭필 공정 시간을 줄이고 스트레스에 의한 디바이스 결함을 개선할 수 있다.As described above, after performing some etching process for forming the cell region trench 10, performing some etching process for forming the peripheral circuit region trench 20, and etching process for forming the cell region and the peripheral circuit region trench. Simultaneously, the formation of deep trenches between the cell region and the peripheral circuit region can be prevented, thereby reducing the insulating gap fill time and improving device defects caused by stress.

또한, 셀 트랜치 탑(Trench Top)부와 주변회로 트랜치 탑부의 보강 이온주입 공정을 동시에 실시하여 공정을 간편하게 할 수 있으며, 주변회로 트랜치(20)가 셀 트랜치(10) 보다 이전에 형성됨으로 인해, 보이드(Void)를 포함한 결함이 셀에 발생됨을 방지할 수 있다.In addition, the process may be simplified by simultaneously performing the reinforcement ion implantation process of the cell trench top portion and the peripheral circuit trench top portion, and since the peripheral circuit trench 20 is formed before the cell trench 10, It is possible to prevent defects including voids in the cells.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명은 셀 영역 트랜치 형성을 위한 일부 식각공정을 실시하고, 주변회로 영역 트랜치 형성을 위한 일부 식각공정을 실시한 후, 셀 영역 및 주변회로 영역 트랜치 형성을 위한 식각공정을 동시에 실시하여, 셀 영역과 주변회로 영역 경계에 딥 트랜치(Deep Trench) 형성을 방지함으로써, 절연막 갭필 공정 시간을 줄이고 스트레스에 의한 디바이스 결함을 개선할 수 있다.According to the present invention, a partial etching process for forming a cell region trench is performed, a partial etching process for forming a peripheral circuit region trench is performed, and then an etching process for forming a cell region and a peripheral circuit region trench is simultaneously performed. By preventing the formation of deep trenches in the peripheral circuit region boundary, it is possible to reduce the insulation gap fill process time and improve device defects caused by stress.

또한, 셀 트랜치 탑(Trench Top)부와 주변회로 트랜치 탑부의 보강 이온주입 공정을 동시에 실시하여 공정을 간편하게 할 수 있으며, 주변회로 트랜치가 셀 트랜치 보다 이전에 형성됨으로 인해, 보이드를 포함한 결함이 셀에 발생됨을 방지할 수 있다.In addition, the process may be simplified by simultaneously performing the reinforcement ion implantation process of the cell trench top portion and the peripheral circuit trench top portion, and the defect including the void may be caused by the peripheral circuit trench formed before the cell trench. Can be prevented from occurring.

Claims (2)

셀 영역과 주변회로 영역이 확정된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a cell region and a peripheral circuit region are determined; 상기 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 질화막 및 하드마스크막을 형성한 후, 상기 셀 영역의 하드마스크막 및 질화막의 일부를 순차적으로 식각하는 제 1 식각공정을 실시하는 단계;Forming a tunnel oxide film, a first polysilicon film, a nitride film, and a hard mask film on the semiconductor substrate, and then performing a first etching process of sequentially etching a part of the hard mask film and the nitride film of the cell region; 상기 주변회로 영역의 하드마스크막, 질화막, 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하는 제 2 식각공정을 실시하는 단계;Performing a second etching process to etch a part of the hard mask film, the nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate in the peripheral circuit region; 상기 셀 영역의 제 1 폴리실리콘막 및 터널 산화막을 식각하여 반도체 기판을 노출시키는 동시에 주변회로 영역의 상기 일부 식각된 반도체 기판을 소정깊이 식각하는 제 3 식각공정을 실시하는 단계;Performing a third etching process of etching the first polysilicon film and the tunnel oxide film of the cell region to expose the semiconductor substrate and simultaneously etching the partially etched semiconductor substrate of the peripheral circuit region; 상기 셀 영역 및 주변회로 영역에 노출된 반도체 기판에 이온 주입 공정을 실시하는 단계;Performing an ion implantation process on the semiconductor substrate exposed to the cell region and the peripheral circuit region; 상기 이온 주입된 반도체 기판을 식각하여 트랜치를 형성하는 제 4 식각공정을 실시하는 단계;Performing a fourth etching process of etching the ion implanted semiconductor substrate to form a trench; 상기 트랜치 표면에 산화막을 형성한 후, 갭필 공정을 실시하는 단계;Forming an oxide film on the trench surface and then performing a gap fill process; 를 포함하는 반도체 소자의 소자 분리막 형성 방법.Device isolation film forming method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 제 2 식각공정시,In the second etching process, 상기 하드마스크막 및 질화막 식각공정은 동일 챔버에서 실시하며, 상기 제 1 폴리실리콘막, 터널산화막 및 반도체 기판의 일부 식각공정은 서로 다른 챔버에서 실시하는 반도체 소자의 소자 분리막 형성 방법.The hard mask and nitride film etching processes may be performed in the same chamber, and the first polysilicon film, the tunnel oxide film, and some etching processes of the semiconductor substrate may be performed in different chambers.
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* Cited by examiner, † Cited by third party
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