KR20080113076A - 표본화된 데이터 회로용 오프셋 제거 - Google Patents

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KR20080113076A
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Abstract

오프셋 제거를 효과적으로 하는 비교기에 기반한 회로는 제 1 및 제 2 증폭기와, 그리고 제 1 및 제 2 증폭기에 효과적으로 연결된 오프셋 캐패시터를 포함한다. 오프셋 전압원은 오프셋 전압을 발생시킨다. 제 1 스위치는 제 1 구간 동안 오프셋 전압원을 접지에 연결시킨다. 제 1 증폭기는 제 1 구간 동안 오프셋 전압원을 접지에 연결시킨 제 1 스위치에 반응하여 출력 전압을 발생시킨다. 제 2 스위치는 제 2 구간 동안 오프셋 캐패시터를 접지에 연결시킨다. 제 1 스위치는 제 3 구간 동안 접지로부터 오프셋 전압원을 분리하고, 그리고 제 2 스위치는 제 3 구간 동안 접지로부터 오프셋 캐패시터를 분리한다.
Figure P1020087025567
오프셋 전압원, 제 1 스위치, 제 2 스위치, 오프셋 캐패시터

Description

표본화된 데이터 회로용 오프셋 제거{OFFSET CANCELLATION FOR SAMPLED-DATA CIRCUITS}
본 출원은, 35 U.S.C. §119(e) 하에, 2006년 3월 21일에 제출된, 미합중국 가출원 특허 제 60/743,601 호로부터 우선권을 청구한다. 2006년 3월 21일에 제출된, 미합중국 가출원 특허 제 60/743,601 호의 전체 내용은 참조로 여기에 병합된다.
본 발명은 표본화-데이터 회로용 기준 회로에 관한 것이다.
스위칭-캐패시터 필터와, 아날로그-디지털 컨버터와, 그리고 델타-시그마 변조기 등의 대부분 표본화-데이터 아날로그 회로는 신호를 처리하기 위해 연산증폭기를 필요로 한다. 도 2에 일례로 도시된 스위칭-캐패시터 적분기를 참조하면, 우선, 스위치(S11 및 S13)는 입력 신호(Vin)가 표본화(sampling) 캐패시터(CS1)에 표본화되도록 닫히게 된다. 그 다음, 스위치(S11 및 S13)는 열리게 되고, S12 및 S14는 닫히게 된다. 이 동작은 표본화 캐패시터(CS1)의 전하를 적분 캐패시터(CI1)에 전송한다. 제 1 적분기(1100)의 출력 전압(Vout)은 또 다른 표본화 데이터 회로, 예를 들면, 또 다른 스위칭-캐패시터에 의해 통상적으로 표본화된다. 도 2에 도시된 회로 에 있어서, 스위치(S21, S22, S23, S24) 및 제 2 표본화 캐패시터(CS2)로 구성된 회로는 제 2 스위칭-캐패시터 적분기의 일부를 포함한다. 제 1 적분기(10)의 출력 전압(Vout)은 스위치(S21 및 S23)이 닫힘으로써 제 2 표본화 캐패시터(CS2)에 표본화된다.
타이밍 다이어그램의 일례는 도 3에서 제시된다. 클럭 신호는 2 개의 비-오버래핑 위상(Φ1 및 Φ2)을 가진다. 위상(Φ1)은 스위치(S11, S13, S21 및 S23)에 인가되고, 그리고 위상(Φ2)은 스위치(S12, S14, S22 및 S24)에 인가된다. 이 타이밍으로, 회로는 완전 클럭 지연을 가진 비-반전 이산적분을 행한다. 적분기의 출력(Vout)에서의, 그리고 가상 접지 노드(100)(V1)에서의 파형도 도 3에서 제시된다. 다른 클럭 위상 배열은 적분기로부터 다른 응답을 구현한다. 예를 들면, Φ1이 스위치(S11, S13, S21 및 S24)에 인가되고, 위상(Φ1)이 스위치(S12, S14, S21 및 S23)에 인가되는 경우, 회로는 반-클럭 지연을 가진 비-반적 적분을 행한다.
입력 신호의 정확한 적분에 있어서, V1은 가능한 한 접지와 가까울수록 구동되어야 한다. 이를 달성하기 위해, 연산증폭기는 충분한 개방-루프 게인 및 낮은 노이즈를 제공하여야 한다. 게다가 빠른 연산에 있어서도, 도 2의 연산증폭기(10)는 빠르게 안정되어야 한다.
도 3에서, S12 및 S14의 닫힘으로 인해, 표본화 캐패시터(CS1)가 노드(100)에 스위칭되는 경우, 전압(V1)은, 흔들림 후에, 접지로 되돌아가 안정화된다. 게다가, 높은 개방-루프 게인 및 빠른 안정화 시간에 따라서, 연산증폭기는 높은 다이내믹레인지(dynamic range)에 대해 큰 출력 스윙을 제공해야 한다. 기술이 고도화됨에 따라, 연산증폭기로부터 이러한 특징들을 달성하기가 점점 힘들어 진다. 연산증폭기 설계를 난이하게 하는 주요 인자는 낮은 전원 전압과, 장치에 대한 낮은 게인이다.
상술한 바와 같이, 정확한 출력 전압은, 도 2에서의 노드(100)가 접지에서 정확하게 유지되는 경우에 획득될 수 있다. 그러나, 표본화-데이터 회로에 있어서, 출력전압이 또 다른 표본화 회로에 의해 표본화되는 순간에서 정확한 출력 전압 시점만을 필요로 한다. 이로써, 항상 접지에서 노드(100)에 전압을 유지시킬 필요는 없다.
제로-크로싱 검출기는 알고리즘 및 파이프라인 아날로그-디지털 컨버터와, 델타-시그마 컨버터와, 그리고 증폭기 등의 다른 스위칭-캐패시터 회로에 인가될 수 있다. 이런 어플리케이션은 기준 전압이라 칭하는 일정 전압원을 종종 필요로 한다.
그러므로, 제로-크로싱 검출기는, 기준 전압 등의 전압원을 인가한 알고리즘 아날로그-디지털 컨버터와, 파이프라인 아날로그-디지털 컨버터와, 델타-시그마 컨버터와, 그리고 증폭기에 구비됨이 바람직한데, 상기 제로-크로싱 검출기는, 제로-크로싱 기반 회로의 노이즈 성능이나 속도 저하 없이, 상기 전압원에서 요구된 전 력을 절감시키도록 하는 제로-크로싱 검출기 기반 회로이다.
본 발명의 일 관점은 오프셋 제거를 효과적으로 하는 비교기이다. 비교기는: 입력 단자를 가지는 제 1 증폭기; 상기 제 1 증폭기에 효과적으로 연결된 오프셋 캐패시터; 상기 오프셋 캐패시터에 효과적으로 연결된 제 2 증폭기; 상기 입력 단자에 효과적으로 연결된 제 1 스위치; 상기 오프셋 캐패시터와 제 1 소정의 전압 사이에 효과적으로 연결된 제 2 스위치; 및 상기 제 1 및 제 2 스위치의 동작을 제어하는 제어 회로를 포함한다. 상기 제 1 스위치는, 상기 제어 회로에 반응하여, 한 구간 동안 제 2 소정의 전압에 상기 입력 단자를 연결시킨다. 상기 제 2 스위치는, 상기 제어 회로에 반응하여, 상기 구간 동안 상기 제 1 소정의 전압에 상기 오프셋 캐패시터를 연결시킨다. 상기 구간은 상기 오프셋 캐패시터에 연관된 시정수보다 실질적으로 더 짧다.
본 발명의 또 다른 관점은 오프셋 제거를 효과적으로 하는 비교기이다. 비교기는: 입력 단자를 가지는 제 1 증폭기; 상기 제 1 증폭기에 효과적으로 연결된 제 1의 오프셋 캐패시터; 상기 오프셋 캐패시터에 효과적으로 연결된 제 2 증폭기; 상기 입력 단자에 효과적으로 연결된 제 1 스위치; 상기 오프셋 캐패시터와 제 1 소정의 전압 사이에 효과적으로 연결된 제 2 스위치; 상기 제 1 및 제 2 스위치의 동작을 제어하는 제어 회로; 및 상기 제 1의 오프셋 캐패시터에 효과적으로 연결된 노이즈 평균 회로를 포함한다. 상기 제 1 스위치는, 상기 제어 회로에 반응하여, 한 구간 동안 제 2 소정의 전압에 상기 입력 단자를 연결시킨다. 상기 제 2 스위치는, 상기 제어 회로에 반응하여, 상기 구간 동안 상기 제 1 소정의 전압에 상기 오프셋 캐패시터를 연결시킨다.
본 발명의 또 다른 관점은 오프셋 제거를 효과적으로 하는 비교기에 기반한 회로이다. 오프셋 제거를 효과적으로 하는 비교기에 기반한 회로는: 입력 전압을 또 다른 전압에 비교하는 비교기; 상기 비교기에 효과적으로 연결된 스위칭-캐패시터 네트워크; 상기 비교기의 입력부에 효과적으로 연결된 오프셋 캐패시터; 상기 오프셋 캐패시터를 소정의 전압으로 충전하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 기설정 전압원; 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 파형 발생기 회로; 및 상기 오프셋 캐패시터에 효과적으로 연결된 표본화 스위치를 포함한다. 상기 비교기의 입력부에서의 전압이 소정의 레벨을 크로싱한다고 상기 비교기가 판별하는 경우, 상기 표본화 스위치는 OFF된다.
본 발명의 또 다른 관점은 오프셋 제거를 효과적으로 하는 제로-크로싱 검출기에 기반한 회로이다. 제로-크로싱 검출기에 기반한 회로는: 제 1 입력부 및 제 2 입력부를 가진 제로-크로싱 검출기; 상기 제로-크로싱 검출기에 효과적으로 연결된 스위칭-캐패시터 네트워크; 상기 제로-크로싱 검출기의 제 1 입력부에 효과적으로 연결된 오프셋 캐패시터; 상기 오프셋 캐패시터를 소정의 전압으로 충전하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 기설정 전압원; 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 파형 발생기 회로; 및 상기 오프셋 캐패시터에 효과적으로 연결된 표본화 스위치를 포함한다. 상기 제 1 입력부에서의 전압이 접지 전위를 크로싱한다고 상기 제로-크로싱 검출기가 판별하는 경우, 상기 표본화 스위치는 OFF 된다.
본 발명의 또 다른 관점은 오프셋 제거를 효과적으로 하는 레벨-크로싱 검출기에 기반한 회로이다. 레벨-크로싱 검출기에 기반한 회로는: 제 1 입력부 및 제 2 입력부를 가진 레벨-크로싱 검출기; 상기 레벨-크로싱 검출기에 효과적으로 연결된 스위칭-캐패시터 네트워크; 상기 제로-크로싱 검출기의 제 1 입력부에 효과적으로 연결된 오프셋 캐패시터; 상기 오프셋 캐패시터를 소정의 전압으로 충전하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 기설정 전압원; 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 파형 발생기 회로; 및 상기 오프셋 캐패시터에 효과적으로 연결된 표본화 스위치를 포함한다. 상기 제 1 입력부에서의 전압이 소정의 레벨을 크로싱한다고 상기 레벨-크로싱 검출기가 판별하는 경우, 상기 표본화 스위치는 OFF된다.
본 발명의 또 다른 관점은 제로-크로싱 검출기에 기반한 회로에서 오프셋 제거를 효과적으로 하는 방법이다. 상기 방법은: 오프셋 캐패시터를 소정의 전압으로 충전하는 충전 단계; 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하는 인가 단계; 제로-크로싱 검출기의 입력부에서의 전압이 소정의 레벨을 크로싱한지를 판별하는 판별 단계; 상기 제로-크로싱 검출기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 상기 전압을 유지하는 유지 단계; 및 상기 제로-크로싱 검출기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 유지된 전압을 이용하여, 상기 제로-크로싱 검출기의 오프셋을 제거하는 제거 단계를 포함한다.
본 발명의 또 다른 관점은 레벨-크로싱 검출기에 기반한 회로에서 오프셋 제거를 효과적으로 하는 방법이다. 상기 방법은: 오프셋 캐패시터를 소정의 전압으로 충전하는 충전 단계; 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하는 인가 단계; 레벨-크로싱 검출기의 입력부에서의 전압이 소정의 레벨을 크로싱한지를 판별하는 판별 단계; 상기 레벨-크로싱 검출기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 상기 전압을 유지하는 유지 단계; 및 상기 오프셋 캐패시터에 유지된 전압을 이용하여, 상기 레벨-크로싱 검출기의 오프셋을 제거하는 제거 단계를 포함한다.
본 발명의 또 다른 관점은 비교기에 기반한 회로에서 오프셋 제거를 효과적으로 하는 방법이다. 상기 방법은: 오프셋 캐패시터를 소정의 전압으로 충전하는 충전 단계; 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하는 인가 단계; 비교기의 입력부에서의 전압이 소정의 레벨을 크로싱한지를 판별하는 판별 단계; 상기 비교기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 상기 전압을 유지하는 유지 단계; 및 상기 오프셋 캐패시터에 유지된 전압을 이용하여, 상기 비교기의 오프셋을 제거하는 제거 단계를 포함한다.
본 발명은 다양한 구성과 그 구성의 구조에서, 그리고 다양한 단계와 그 단계의 배치에서 구현될 수 있다. 본 도면은 바람직한 실시예만 설명하기 위한 것이 므로 본 발명에 국한되지 않고, 그리고 본 도면은:
도 1은 제로-크로싱 검출기를 도시한 것이고;
도 2는 스위칭-캐패시터 적분기를 도시한 것이고;
도 3은 도 2의 스위칭-캐패시터 적분기에 대한 타이밍 다이어그램을 도시한 것이고;
도 4는 본 발명의 개념에 따른 비-반전 적분기를 도시한 것이고;
도 5는 도 4의 비-반전 적분기에 대한 타이밍 다이어그램을 도시한 것이고;
도 6은 본 발명의 개념에 따른 전류원인 파형 발생기를 가진 비-반전 적분기를 도시한 것이고;
도 7은 본 발명의 개념에 따른 또 다른 비-반전 적분기를 도시한 것이고;
도 8은 도 7의 비-반전 적분기에 대한 타이밍 다이어그램을 도시한 것이고;
도 9는 본 발명의 개념에 따른 또 다른 비-반전 적분기를 도시한 것이고;
도 10은 본 발명의 개념에 따른 또 다른 비-반전 적분기를 도시한 것이고;
도 11은 도 10의 비-반전 적분기에 대한 타이밍 다이어그램을 도시한 것이고;
도 12는 본 발명의 개념에 따른 또 다른 비-반전 적분기를 도시한 것이고;
도 13은 본 발명의 개념에 따른 또 다른 비-반전 적분기를 도시한 것이고;
도 14는 도 13의 비-반전 적분기에 대한 타이밍 다이어그램을 도시한 것이고;
도 15는 폐쇄-루프 오프셋 제거 회로를 도시한 것이고;
도 16은 개방-루프 오프셋 제거 회로를 도시한 것이고;
도 17은 도 16의 개방-루프 오프셋 제거 회로에 대한 타이밍 다이어그램을 도시한 것이고;
도 18은 도 16의 개방-루프 오프셋 제거 회로에 대한 또 다른 타이밍 다이어그램을 도시한 것이고;
도 19는 또 다른 개방-루프 오프셋 제거 회로를 도시한 것이고;
도 20은 도 19의 개방-루프 오프셋 제거 회로에 대한 제 3 타이밍 다이어그램을 도시한 것이고;
도 21은 오프셋 제거용 제로-크로싱 검출기 회로를 도시한 것이고;
도 22는 또 다른 오프셋 제거용 제로-크로싱 검출기 회로를 도시한 것이고;
도 23은 제 3 오프셋 제거용 제로-크로싱 검출기 회로를 도시한 것이고;
도 24는 제 4 오프셋 제거용 제로-크로싱 검출기 회로를 도시한 것이고; 그리고
도 25는 도 24의 제 4 제로-크로싱 검출기 회로의 완전 차동 이행을 제시한 도면이다.
본 발명은 바람직한 실시예과 관련하여 기술한다; 그러나, 본 발명은 이에 대해 여기에 기술된 실시예에 국한됨은 아니다. 반대로, 모든 대안들, 변형들, 그리고 그에 동등한 균등성은, 첨부된 청구항에 정의된 바와 같이, 본 발명의 기술 영역 및 기술 사상 내에 포함될 수 있다.
본 발명을 이해하기 위해 본 도면이 참조된다. 도면에 있어서, 도면과 같은 참조는 구성요소를 동일하게 또는 균등하게 지명하기 위해 전체에 걸쳐 사용된다. 주목할 점은, 본 발명을 설명하는 다양한 도면은 본 스케일로 도시된 것이 아니고, 목적상 특정 영역이 불균형하게 그려져서, 본 발명의 특징 및 개념이 적절하게 설명될 수 있다는 것이다.
주목할 점은, 다양한 도면에 있어서, 각 접지 심볼은 시스템의 공통-모드 전압을 나타낸다는 것이다. 예를 들면, 2.5 V 및 -2.5 V 전원을 가진 시스템에서, 시스템의 공통-모드 전압은 접지에 있을 수 있다. 단일 2.5 V 전원을 가진 시스템에서, 시스템의 공통-모드 전압은 1.25 V에 있을 수 있다.
주목한 바와 같이, 정확한 출력 전압은, 도 2에서 노드(100)가 접지에 정확하게 유지된다면, 획득될 수 있다. 그러나, 표본화-데이터 회로에 있어서, 출력전압이 또 다른 표본화 회로에 의해 표본화되는 순간에서 정확한 출력 전압 시점만을 필요로 한다. 이로써, 항상 접지에서 노드(100)에 전압을 유지시킬 필요는 없다.
도 4는 본 발명의 개념에 따른 비-반전 적분기를 도시한다. 특히, 예를 들면, 반-클럭 지연을 가진 비-반전 적분기는 도 4에서 도시된다.
도 4에 도시된 바와 같이, 클럭 위상(Φ1)은 스위치(S11, S13, S22 및 S24)에 인가되고, 그리고 또 다른 위상(Φ2)은 스위치(S12, S14 및 S21)에 인가된다. 제로 크로싱 검출기(30)는 노드(100)가 접지에 연결되는 시점을 검출하기 위해 사용된다. 스위치(S23)는 제로 크로싱 검출기(30)의 출력에 의해 제어된다. 제로 크로싱 검출 기(30)의 출력은 출력 전압(Vout)의 표본을 취하는 시점을 판별하기 위해 사용된다. 캐패시터(CS1 및 CI1)에서의 전하가 정상 동작 범위 내에 있는 경우, 파형 발생기(20)는 노드(100)에서의 전압이 0에 크로싱되도록 출력 전압으로서 전압 파형을 발생시킨다.
도 5에 도시된 타이밍 다이어그램에 있어서, 파형 발생기(20)에 의해 발생된 파형은 램프(ramp)로 도시된다. 노드(100)에서의 전압(V1)이 시간(t1)에서 0으로 크로싱되는 경우, 제로 크로싱 검출기(30)의 출력(VZC)은 낮아지게 되고, 스위치(S23)는 OFF된다. 그 순간, 출력 전압(Vout)은 CS2에 표본화된다.
V2의 표본이 취해지는 경우, V1이 0에 매우 가까워져서, 정확한 출력 전압은 CS2에 표본화된다. 다음 클럭 주기 동안, 동작은 유사하게 반복되고, 그리고 출력 전압의 표본은 시간(t2)에서 취해지게 된다.
주목할 점은, 제로 크로싱 검출기(30)는 오버플로우 검출 특징을 선택적으로 가질 수 있어서 캐패시터(CS1 및 CI1)에서의 전하가 정상 동작 범위 외에 있는 경우를 판별한다는 것이다. Φ2가 낮아지는 경우는 제로-크로싱 검출기(30)의 출력(Vzc)이 낮아지게 하는 논리 회로에 의해 행해질 수 있다. V1이 0으로 크로싱되기 위해 떨어지는 이벤트에 있어서, 표본은 Φ2의 하강 에지에서 취하게 되고, 논리 회로는 오버플로우를 가리키는 플래그를 구현한다.
상술 및 하술된 실시예에 있어서, 캐패시터는 제로 크로싱 검출기로서 이용될 수 있다. 전형적으로, 비교기는 2 개의 임의 입력 전압을 비교하기 위해 설계된다. 비교기는 케스케이드 증폭기(cascaded amplifier)와, 재생 래치(regenerative latch), 또는 그 둘의 조합으로서 행해질 수 있다. 비교기는 제로 전압 레벨 또는 소정의 전압 레벨 크로싱을 검출하기 위해 사용될 수 있다.
주목할 점은, 다양하게 기술된 실시예의 입력 파형은 임의의 것이 아니라 결정적이고 반복적이라는 것이다. 이로써, 다양하게 기술된 실시예는 제로 전압 레벨 또는 소정의 전압레벨이 입력 신호의 상대 진폭보다는 크로싱됨을 즉시 판별한다.그러한 입력을 결정하는데 있어서, 다이내믹 제로 크로싱 검출기는 더 효율적이다.
양의 입력 출력의 검출용 다이내믹 제로-크로싱 검출기의 일례는 도 1에서 도시된다. 초기에, 노드(1 및 2)는 VDD 및 접지 각각에 기충전된다. 램프 입력 전압(VIN)은 제로 크로싱 회로에 따라 인가된다. 입력 노드가 임계치에 크로싱되는 시점에서, 노드(1)는 빠르게 방전되고, 노드(2)는 VDD로 풀업된다. 도 1의 제로 크로싱 검출기가 다이내믹 회로이기 때문에, DC 전력 소모는 없고, 극도로 낮은 파워 및 고속 동작을 하게 된다. 음의 신호의 제로-크로싱의 검출에 대해서, PMOS 입력 트랜지스터를 가진 상보 회로(complementary circuit)는 이용될 수 있다.
도 6에 도시된 바와 같이, 비-반전 적분기는 전류원(200)인 파형 발생기를 포함한다. 도 6에 도시된 바와 같이, 클럭 위상(Φ1)은 스위치(S11, S13, S22 및 S24) 에 인가되고, 그리고 또 다른 위상(Φ2)은 스위치(S12, S14 및 S21)에 인가된다. 제로 크로싱 검출기(30)는 노드(100)가 접지에 크로싱되는 시점을 검출하기 위해 사용된다. 스위치(S23)는 제로 크로싱 검출기(30)의 출력에 의해 제어된다. 제로 크로싱 검출기(30)의 출력은, 출력 전압(Vout)의 표본을 취하는 시점을 판별하기 위해 사용된다.
전류원(200)은 캐패시터(CS2)와, 그리고 직렬 연결된 CS1 및 CI1을 충전하고, 램프를 발생시킨다. Φ2의 시점에 있어서, 출력은 주지의 전압(VNEG)에 잠시 동안 단락되고, 노드(100)에서의 전압(V1)을 확보하기 위해 선택된 값은 정상 동작 범위에서 신호로 제로 크로싱된다.
도 7에 도시된 바와 같이, 비-반전 적분기는 출력 전압의 변화율을 변화시킨 상태에서, 복수의 세그먼트를 파형에서 바람직하게 생성하는 파형 발생기(20)를 포함한다. 제 1 세그먼트는 다음 세그먼트를 낮은 변화율을 점진적으로 가지는 상태에서, 최고 변화율을 가지도록 제어될 수 있다. 제로 크로싱 검출기(30)에 의해 제로 크로싱의 검출은 파형이 다음 세그먼트를 나아가게 한다. 제로 크로싱 검출기(30)의 출력 신호(Vzc2)는 제로 크로싱이 파형의 마지막 세그먼트에서 검출될 때까지 높게 유지된다.
타이밍 다이어그램의 1 클럭 주기는 도 8에서 도시된다. Φ2의 시점에 있어 서, 파형 발생기(20)를 업(up) 램프를 생성한다. 전압(V1)은 시간(t1)에서 제로 크로싱 됨을 제시한다. 제로 크로싱 검출기(30)의 하나의 출력(Vzc1)은 유한 지연(td1) 후에, 그 상태를 변화시킨다.
지연(td1)은 전형적인 제로 크로싱 검출기(30)의 유한 지연을 나타낸다. 상태의 이 변화는 다음 세그먼트로 파형을 나아가게 한다.
제로 크로싱 검출기(30)의 td1로 인해, 전압(V1)은 접지 상에 소량으로 오버슈트한다. 파형 발생기의 제 2 세그먼트는 시간(t2)에서 또 다른 제로 크로싱을 허용하는 다운(dowm) 램프이다. 제 2 지연(td2) 후에, 제로 크로싱 검출기(30)의 출력(Vzc2)은 낮아지게 되고, 스위치(S23)가 OFF되게 하여, 출력 전압(Vout)의 표본은 락킹(locking)된다.
제 2 제로 크로싱의 지연(td2)은 제 1 제로 크로싱(td1)에 연관된 지연과 동일할 필요는 없다. 지연(td2)은 작은 오버슈트를 표본화된 출력 전압에 기인한다. 오버슈트의 효과는 표본화된 충전에서 오프셋을 일정하게 하기 위해 제시될 수 있다. 대부분의 표본화-데이터 회로에 있어서, 그러한 일정한 오프셋은 작은 이슈이다.
제로 크로싱 검출기(30)는 파형의 세그먼트가 나아감으로써 제로 크로싱을 보다 더 정확하게 검출함이 바람직하다. 제 1 검출은 정밀하지 않은 검출이므로 매 우 정확할 필요는 없다. 그러므로, 검출은 덜 정확하게 더 빠르게 구현될 수 있다. 주어진 주기에서 마지막 제로 크로싱 검출은 출력 전압의 정확성을 판별한다. 이 이유로, 마지막 제로 크로싱 검출은 가장 정확해야 한다.
정확성, 속도 및 전력 소비는 최적의 전체 성능에 대해 점진적인 제로 크로싱 검출 사이에서 적당하게 트레이드될 수 있다. 예를 들면, 제 1 검출은 정확성이 떨어지고, 노이즈가 많지만, 빠르고(지연이 짧음) 전력이 적게 든다. 마지막 검출은 더 정확하고, 더 조용하면서, 전력 소비가 더 들거나 천천히(지연이 길음) 구현된다.
2 개의 전류원(210 및 220)으로 구성된 2 개의 세그먼트 파형 발생기의 일례는 도 9에서 도시된다. 도 9에 도시된 바와 같이, 클럭 위상(Φ1)은 스위치(S11, S13, S22 및 S24)에 인가되고, 또 다른 위상(Φ2)은 스위치(S12, S14 및 S21)에 인가된다. 제로 크로싱 검출기(30)는 노드(100)가 접지에 크로싱되는 시점을 검출하기 위해 사용된다. 스위치(S23)는 제로 크로싱 검출기(30)의 출력에 의해 제어된다. 제로 크로싱 검출기(30)의 출력은 출력 전압(Vout)의 표본을 취하는 시점을 판별하기 위해 사용된다.
전류원(210 및 220)은 캐패시터(CS2)와 램프 파형의 2 개의 세그먼트를 발생시키는 직렬로 연결된 CS1 및 CI1을 충전한다. Φ2의 시점에 있어서, 출력은 주지의 전압(VNEG)에 잠시 동안 단락되고, 전압(V1)을 확보하기 위해 선택된 값은 정상 동작 범위에서 신호로 제로 크로싱된다. 제 1 세그먼트동안, 전류원(210)은 출력으로 향하게 되고, 반면에 제 2 세그먼트 동안, 전류원(220)은 출력으로 향하게 되어, 2 개의 다른 램프의 슬로프를 발생시킨다.
도 10에 도시된 바와 같이, 비-반전 적분기는 복수의 임계치를 가지는 레벨 크로싱 검출기(300)를 포함한다. 도 10에 도시된 바와 같이, 클럭 위상(Φ1)은 스위치(S11, S13, S22 및 S24)에 인가되고, 또 다른 위상(Φ2)은 스위치(S12, S14 및 S21)에 인가된다. 레벨 크로싱 검출기(300)는, 하술된 바와 같이, 노드(100)가 복수의 소정 레벨 중 하나를 크로싱하는 시점을 검출하기 위해 사용된다. 스위치(S23)는 레벨 크로싱 검출기(300)의 출력에 의해 제어된다. 레벨 크로싱 검출기(300)의 출력은 출력 전압(Vout)의 표본을 취하는 시점을 판별하기 위해 사용된다.
임계치는 소정의 전압 레벨이다. 레벨 크로싱 검출기(300)의 임계치는 오버슈트를 최소화하기 위해 조정될 수 있다.
예를 들면, 제 1 검출용 임계치는 제 1 세그먼트에서 기대된 오버슈트보다 다소 더 적은 양만큼 음으로 구현될 수 있다. 이는 제 2 세그먼트에서 램프-다운 시점을 최소화시킨다. 또한, 제 2 세그먼트용 임계치는, 오버슈트의 효과를 제거하도록 제 2 세그먼트에서 오버슈트의 양만큼 더 양(positive)으로 구현될 수 있다. 대안적으로, 제 1 세그먼트용 임계치는 제 1 세그먼트 동안 기대된 오버슈트보다 더 음으로 구현될 수 있다. 이는, 도 11에 도시된 바와 같이, 제 2 세그먼트가 음의 램프보다 다소 양의 램프가 되도록 하게 한다.
이점으로는, 마지막 세그먼트 동안의 검출이 가장 정확한 검출이 되게 한다는 것이다. 마지막 세그먼트 동안의 검출의 정확성은 다른 세그먼트 동안 보다 더 높게 구현된다. 이는 마지막 세그먼트 동안 더 높은 전력 소비를 구현하거나, 지연이 길도록 하여, 달성될 수 있다.
도 12에 도시된 바와 같이, 비-반전 적분기는 2 개의 제로-크로싱 검출기, 즉, 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)를 가지는 레벨 크로싱 검출기를 포함한다. 도 12에 도시된 바와 같이, 클럭 위상(Φ1)은 스위치(S11, S13, S22 및 S24)에 인가되고, 또 다른 위상(Φ2)은 스위치(S12, S14 및 S21)에 인가된다. 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)는, 하술된 바와 같이, 노드(100)가 복수의 소정 레벨 중 하나를 크로싱하는 시점을 판별하기 위해 사용된다. 스위치(S23)는 제 2 제로 크로싱 검출기(320)의 출력에 의해 제어된다. 제 2 제로 크로싱 검출기(320)의 출력은 출력 전압(Vout)의 표본을 취하는 시점을 판별하기 위해 사용된다.
제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)의 임계치는 오버슈트를 최소화하기 위해 선택된다. 예를 들면, 제 1 제로 크로싱 검출기(310)용 임계치는 제 1 세그먼트에서 기대된 오버슈트보다 다소 더 적은 양만큼 음으로 구현될 수 있다. 이는 제 2 세그먼트에서 램프-다운 시점을 최소화시킨다. 또한, 제 2 제로 크로싱 검출기(320)용 임계치는, 오버슈트의 효과를 제거하도록 제 2 세그먼트에서 오버슈트의 양만큼 더 양(positive)으로 구현될 수 있다. 대안적으로, 제 1 제로 크로싱 검출기(310)용 임계치는 제 1 세그먼트 동안 기대된 오버슈트보다 더 음으로 구현될 수 있다. 이는, 제 2 제로 크로싱 검출기(320)가 음의 램프보다 다소 양의 램프가 되도록 하게 한다.
즉, 제 1 제로 크로싱 검출기(310)는 정확성이 떨어지는 검출이 구현되고, 반면에 제 2 제로 크로싱 검출기(320)는 정밀한 검출이 구현된다. 이로써, 제 2 제로 크로싱 검출기(320)가 더 높은 정확성을 가지게 하는 이점을 가진다.
도 13에 도시된 바와 같이, 비-반전 적분기는 2 개의 제로-크로싱 검출기, 즉, 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)를 포함한다. 도 13에 도시된 바와 같이, 클럭 위상(Φ1)은 스위치(S11, S13, S22 및 S24)에 인가되고, 또 다른 위상(Φ2)은 스위치(S12, S14 및 S21)에 인가된다. 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)는, 하술된 바와 같이, 노드(100)가 복수의 소정 레벨 중 하나를 크로싱하는 시점을 판별하기 위해 사용된다. 스위치(S23)는 제 2 제로 크로싱 검출기(320)의 출력에 의해 제어된다. 제 2 제로 크로싱 검출기(320)의 출력은 출력 전압(Vout)의 표본을 취하는 시점을 판별하기 위해 사용된다.
양 검출기인 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)는 명목상으로 제로 임계치를 가진다. 검출 임계치는, 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320) 각각의 입력에 인가되는 전압(Vtr1 및 Vtr2)에 의해 판별된다. 제 1 제로 크로싱 검출기(310)는 정확성이 떨어지는 검출이 구현되고, 반면에 제 2 제로 크로싱 검출기(320)는 정밀한 검출이 구현된다. 이로써, 제 2 제로 크로싱 검출기(320)가 더 높은 정확성을 가지게 하는 이점을 가진다.
주목할 점은, 상술한 실시예가 자체-시간 시스템으로서 동작될 수 있다는 것이다. 이 구성에 있어서, 일정 주파수 클럭 위상(Φ1 및 Φ2)을 공급하는 것보다, 클럭 위상은 제 1 제로 크로싱 검출기(310) 및 제 2 제로 크로싱 검출기(320)의 출력으로부터 획득된다. 도 14는 자체-시간 동작을 제시한다.
도 14에 도시된 바와 같이, 위상(Φ2)의 단부는 마지막 세그먼트 동안 검출의 출력에 의해 정해진다. 클럭 위상(Φ1)의 시작은 Φ2의 단부 후에 논리 지연 등의 짧은 지연에 의해 정해진다. 짧은 지연은 비-오버래핑되는 클럭 위상을 확보하기 위해 일반적으로 필요하다. 클럭 위상(Φ1)의 단부는, 이와 유사한 방식으로, 이전 상태나 다음 상태의 제로 크로싱 검출에 의해 판별된다.
주목할 점은, 제로 크로싱 검출기에 기반한 회로는 주어진 표본화비 및 신호-대-노이즈 비에서 연산증폭기에 기반한 회로에 비해 실질적으로 적은 전력소모를 요구하는데, 그 이유는 제로 크로싱 검출기의 노이즈 대역폭이 주어진 표본화비에서 연산증폭기보다 더 적기 때문이다. 제로 크로싱 검출기는 알고리즘 및 파이프라인 아날로그-디지털 컨버터와, 델타-시그마 컨버터와, 그리고 증폭기 등의 다른 스 위칭-캐패시터 회로에 인가될 수 있다.
정확성이 높게 요구되는 어플리케이션에 있어서, 부적당한 장치로 인한 오프셋 전압의 효과는 완화되어야 한다. 스위칭-캐패시터 회로에 있어서, 오프셋 제거 기술은 오프셋 전압을 감소시키기 위해 종종 사용된다.
폐쇄-루프 오프셋 제거를 가진 회로의 일례는 도 15에 제시된다. 도 15에 도시된 바와 같이, 표본화 위상 동안, 입력 전압(VIN)은 표본화 캐패시터(CS)에 인가되고, 스위치(S1)는 닫힌다. CS에 표본화된 전압은 VIN-VOS이다. CS에 표본화된 전압은 부적당한 장치로 인한 오프셋 전압의 효과를 제거한다. 주목할 점은, 제어나 논리 회로(미도시)가 스위치(S1 및 S2)의 동작을 제어하기 위해 사용된다는 것이다.
제로-크로싱 검출기에 기반한 회로에 있어서, 유사한 폐쇄-루프 오프셋 제거 결과는 제로-크로싱 검출기의 제 1 상태에 대해 루프를 폐쇄시킴으로써 나타날 수 있다. 폐쇄-루프 오프셋 표본화동안 노이즈 대역폭은 연산증폭기에 기반한 회로의 것과 비교될 수 있다. 폐쇄-루프 오프셋 표본화의 높은 노이즈 대역폭은, 노이즈의 상당한 양을 가산하고, 제로-크로싱 검출기에 기반한 회로의 낮은 노이즈 이점을 적어도 일부 제거한다.
개방-루프 오프셋 제거는 도 16에 도시된다. 도 16에 도시된 바와 같이, 개방-루프 오프셋 제거는 전압 비교기로 사용될 수 있다. 개방-루프 오프셋 제거에 대한 타이밍 다이어그램은 도 17에 도시된다. 오프셋 표본화 위상(TOS) 동안, 제 1 증폭기(A1)의 입력부는 스위치(S1)를 통해 접지에 연결된다. 제 2 증폭기(A2)의 입력부도 스위치(S2)를 닫히게 하여 접지에 연결된다. 제 1 증폭기(A1)의 출력전압은 -a1VOS로 안정시키는데, 여기서 a1은 증폭기(A1)의 전압 게인이다.
고정 시정수(τ)는 R0C와 같은데, 여기서 R0는 제 1 증폭기(A1)의 테브난(Thevenin) 출력 저항이고, C는 기생 용량(Cp1 및 COS)으로 병렬조합된 것이다. 그 후, 스위치(S2)는 열리게 되는데, -a1VOS는 표본화되고, 오프셋 저장 캐패시터(COFF)에 걸쳐서 유지된다. 정상 동작 위상 동안, 스위치(S1)는 제 1 증폭기(A1)의 입력부를 전압(VIN)에 연결시킨다. 제 1 증폭기(A1)에 대한 유효 입력 전압은 오프셋 전압(VOS)의 효과로 인한 VIN-VOS이다.
그 후, 제 1 증폭기(A1)의 출력 전압은 a1(VIN-VOS)이다. 제 2 증폭기(A2)에 대한 입력 전압은 a1(VIN-VOS)-(-a1VOS) = a1VIN이다. 이로써, 제 1 증폭기(A1)의 오프셋 전압의 효과는 제거된다.
오프셋 제거를 정확하게 하기 위해서, 오프셋 제거 위상(TOS)은 시정수(τ)보다 적어도 몇 배 길어야 한다. 이는, 높은 노이즈에 대응하는 제 1 증폭기(A1)에서 넓은 대역폭을 요구한다. 폐쇄-루프 오프셋 제거를 가짐으로써, 제로-크로싱 검출기에서 개방-루프 오프셋 제거를 사용할 수 있지만, 개방-루프 오프셋 표본화의 높은 노이즈 대역폭은 노이지의 상당한 양을 가산시키고, 제로-크로싱 검출기에 기반한 회로의 낮은 노이즈 이점을 일부 제거한다.
상술된 바와 같이, 제로-크로싱 검출기의 노이즈를 현저하게 증가시킴 없이, 오프셋 제거를 제로 크로싱 검출기에 제공함이 바람직하다. 제로 크로싱 검출기에서 오프셋 제거의 일례는 도 15에 도시된 바와 같이, 동일한 회로 구조를 사용하여 실현될 수 있지만, COFF에 대한 다른 캐패시터 값과 다른 시간을 가진다. 제로 크로싱 검출기에서 오프셋 제거에 대한 타이밍 다이어그램의 일례는 도 18에서 도시된다.
도 18에 도시된 바와 같이, 오프셋 제거 위상(TOFF)은 2 개의 서브-위상(T1 및 T2)으로 분활된다. 위상(T1) 동안, 스위치(S1)가 접지에 연결되는 한편, 스위치(S2)는 여전히 개방된다. 이 위상 동안, COFF≫Cp2라 가정하면, 고정 시정수(τ1)는 약 R0(Cp1+Cp2)이다. 양 Cp1 및 Cp2는 작은 기생 용량이기 때문에, τ1는 짧아지게 된다. 그러므로, 출력 전압(Vo1)은 -a1VOS로 빠르게 안정된다.
위상(T2) 동안, 스위치(S2)는, 스위치(S1)가 여전히 접지에 여전히 연결된 상태에서 닫히게 된다. 오프셋 저장 캐패시터(COFF)는 충분히 크게 구현되어, T2 동안의 고정 시정수(τ2 = R0C)는 T2와 유사하거나 더 길다. 그러한 긴 시정수는 위상(T2) 동안 노이즈 대역폭을 감소시킨다. COFF에서 표본화된 노이즈의 대역폭은 τ2 로 판별되어, 낮은 노이즈를 제공한다.
τ2는 길지만, COFF에 걸친 전압이 -a1VOS에 이르기 때문에, 오프셋 제거의 정확성에 영향을 끼치지 못하고, T2 동안 COFF에 걸친 전압에서는 변화가 없다. 실질적으로, 전압에서의 작은 혼란은 용량성 커플링으로 인해 스위치(S2)가 닫히게 되는 시점에서 일어난다. 이 혼란은 일정하고, 입력에 반응하여 a1에 의해 감소되므로, 대부분 시스템에서는 이를 무시한다.
오프셋 제거가 완료된 후에, 스위치(S1)는 VIN에 연결되고, 스위치(S2)는 제로-크로싱 검출기나 비교기로서 정상 동작에 대해 열리게 된다.
제 2 실시예에 따른 또 다른 제로-크로싱 검출기에 있어서, 또 다른 제로-크로싱 검출기는 도 19에 도시된 바와 같이, 2 개의 증폭기 스테이지, 즉, 제 1 스테이지 증폭기(A1) 및 제 2 스테이지 증폭기(A2)를 제시한다. 제 2 스테이지 증폭기(A2)는 선형 증폭기이거나 재생 래치일 수 있다. 스위치(S3) 및 캐패시터(COFF2)는 노이즈를 낮게 하기 위해 표본화된 노이즈를 평균화한다. 타이밍 다이어그램은 도 20에 제시된다.
오프셋 제거 위상(TOFF) 동안, 스위치(S1)가 상부 위치에 대해 돌려짐으로써, 제 1 증폭기(A1)의 입력부는 접지에 연결된다. 제 2 증폭기(A2)의 입력부도 스위치(S2)를 닫히게 하여 접지에 닫히게 한다. 제 1 증폭기(A1)의 출력 전압은 -a1VOS으 로 안정화된다. 캐패시터(COFF1)는 현저하게 작게 구현되어 출력은 TOFF 동안 정확한 값으로 안정화된다. 그 후, TOFF의 단부에서, 스위치(S2)는 열리게 되어, -a1VOS는 표본화되고, 캐패시터(COFF1)에 걸쳐 유지된다. 오프셋 제거 위상에 이어 정상 동작 위상 동안, S1은 입력 전압(VIN)에 돌려지고, 그리고 S3는 닫히게 된다.
몇 클럭 주기 동작 후에, COFF2에 걸친 전압은 COFF1에 표본화된 전압(-a1VOS)에 수렴한다. COFF2는 COFF1보다 더 크기 때문에, 표본화된 노이지는 평균화되고, (1 +COFF2/COFF1)1/2의 계수에 의해 감소된다. A1에 대한 유효 입력 전압은 오프셋 전압(VOS)의 효과로 인한 VIN-VOS이다. 그 후, 출력 전압(A1)은 a1(VIN-VOS)이다. A2에 대한 입력 전압은 a1(VIN-VOS)-(-a1VOS) = a1VIN이다. 이로써, 제 1 증폭기(A1)의 오프셋 전압의 효과는 제거되지만, 그러나 표본화된 노이즈는 현저하게 낮아지게 된다.
오프셋 제거의 또 다른 예는 도 21에 도시된다. 명료성을 위해, 도 4에 도시된 것과 유사한 제로-크로싱 검출기에 기반한 적분기가 제시된다. 전류원(I)은 램프 파형을 생성하고, 파형 발생기로서의 기능을 한다. 전류원(IOFF) 및 캐패시터(COFF)는 제로-크로싱 검출기(ZCD1)의 오프셋 전압을 표본화하여 그 효과를 제거한다. 오프셋 제거 위상 동안, 스위치(S13 및 S14)가 닫히게 됨으로써, 일측의 입력(IN1)은 접지된다. 스위치(SFB)는 적분 캐패시터(CI1)에 충전이 되도록 열린 상태 가 된다. 스위치(SOFF2)는 닫히게 되고, 그리고 스위치(SOFF1)는 잠시 동안 닫혀서, 전압(VOFF)에 대한 캐패시터(COFF)를 기충전한다. 다음으로, 스위치(SOFF1)는 열리게 되고, 그리고 IOFF는 COFF에 적분된다. 노드 전압(IN2)이 정상 동작 동안 램프 업됨과 거의 동일한 비율로 오프셋 제거 중 노드(IN2)에서의 전압이 램프 다운되도록, IOFF 값은 선택된다.
제로-크로싱 검출기(ZCD1)가 접지 전위의 입력(IN2)에서 전압(V2)의 크로싱을 검출하는 경우, 스위치(SOFF2)는 OFF된다. 얼마 후, 전류원(IOFF)은 OFF되고, COFF 상의 전압은 표본화된다. COFF 에 표본화된 전압은 크기에서 실질적으로 동등하고, 제로-크로싱 검출기(ZCD1)의 오프셋(VOS)에 대해 부호가 반대됨을 제시한다.
적분기로서의 회로의 다음 동작 동안, 스위치(SOFF1)는 OFF되고, 그리고 스위치(SOFF2)는 ON 상태로 남는다. 이로써, ZCD1에서, 입력(IN2)에서의 전압은 -VOS로 유지되어, 그 결과, 제로-크로싱 검출기(ZCD1)에서의 오프셋(VOS)의 효과는 적분하는 동안 제거된다. 주목할 점은, 제어 또는 논리 회로(미도시)가 다양한 스위치를 동작시키도록 이용된다는 점이다.
오프셋 제거의 또 다른 예는 도 22에 제시된다. 이 실시예는, 2 개의 캐패시터(COFF1 및 COFF2)가 오프셋 전압을 저장한다는 점을 제외하고 도 21의 실시예와 유사 하다. 캐패시터(COFF2)는 캐패시터(COFF1)보다 크다. 명료성을 위해, 도 4에 도시된 것과 유사한 제로-크로싱 검출기에 기반한 적분기가 제시된다.
전류원(IOFF) 및 캐패시터(COFF1)는 제로-크로싱 검출기(ZCD1)의 오프셋 전압을 표본화하여 그 효과를 제거한다. IOFF의 값은, 노드 전압(IN2)이 정상 동작 동안 램프 업됨과 거의 동일한 비율로 노드(IN2)에서의 전압이 오프셋 제거 동작 동안 램프 다운이 되도록 선택된다.
오프셋 제거 위상 동안, 스위치(S13 및 S14)가 닫히게 됨으로써, 일측의 입력(IN1)은 접지된다. 스위치(SFB)는 적분 캐패시터(CI1)에 충전이 되도록 열린 상태가 된다. 스위치(SOFF2)는 닫히게 되고, 스위치(SOFF3)는 열리게 되고, 그리고 스위치(SOFF1)는 잠시 동안 닫혀서, 전압(VOFF)에 대한 캐패시터(COFF1)를 기충전한다. 다음으로, 스위치(SOFF1)는 열리게 되고, 그리고 IOFF는 COFF1에 적분된다.
제로-크로싱 검출기(ZCD1)가 접지 전위의 입력(IN2)에서 전압(V2)의 크로싱을 검출하는 경우, 스위치(SOFF2)는 OFF되고, COFF1 상의 전압은 표본화된다. 전류원(IOFF)은 OFF되고, 스위치(SOFF2 및 SOFF3)는 캐패시터(COFF1 및 COFF2)의 변화가 평균화되도록 닫혀진다. 이는 표본화된 노이즈를 효과적으로 하고, 그리고 노이즈를 감소시킨다. 캐패시터(COFF1 및 COFF2)에 저장된 전압은 크기에서 실질적으로 동등하고, 제 로-크로싱 검출기(ZCD1)의 오프셋(VOS)에 대해 부호가 반대됨을 제시한다.
적분기로서 회로의 다음 동작 동안, 스위치(SOFF1)는 OFF 되고, 그리고 스위치(SOFF2 및 SOFF3)는 ON 상태로 남아있게 된다. 대안적으로, 스위치(SOFF1 및 SOFF2)는 OFF 되고, 그리고 스위치(SOFF3)는 ON 상태로 남아있게 된다. 이로써, ZCD1의 입력(IN2)에서의 전압은 -VOS로 유지되어, 그 결과, 제로-크로싱 검출기(ZCD1)에서 오프셋(VOS)의 효과는 적분동작 동안 제거된다. 주목할 점은, 제어 또는 논리 회로(미도시)는 다양한 스위치의 동작을 제어하기 위해 이용된다는 것이다.
오프셋 제거의 또 다른 일례는 도 23에서 제시된다. 이 실시예는, 오프셋 표본화 캐패시터(COFF)가 직렬로 입력(IN1)에 위치하고, 그리고 전류원(IOFF)이 선택되어 노드(IN1)에서의 램프비가 오프셋 제거 및 정상 동작 동안 거의 동일한 점을 제외하고는 도 21의 실시예와 유사하다. 주목할 점은, 제어 또는 논리 회로(미도시)는 다양한 스위치의 동작을 제어하기 위해 이용된다는 것이다.
전류원(IOFF) 및 캐패시터(COFF1)는 제로-크로싱 검출기(ZCD1)의 오프셋 전압을 표본화하여, 그 효과를 제거한다. IOFF의 값은, 노드 전압(IN1)이 정상 동작 동안 램프 업됨과 거의 동일한 비율로 노드(IN1)에서의 전압이 오프셋 제거 동작 동안 램프 다운이 되도록 선택된다.
오프셋 제거 위상 동안, 스위치(SFB)는 적분 캐패시터(CI1)에 충전이 되도록 열린 상태로 남아 있게 된다. 스위치(SOFF2)는 닫히게 되고, 그리고 스위치(SOFF1)는 잠시 동안 닫혀서, 전압(VOFF)에 대한 캐패시터(COFF)를 기충전한다. 다음으로, 스위치(SOFF1)는 열리게 되고, 그리고 IOFF는 COFF에 적분된다.
제로-크로싱 검출기(ZCD1)가 접지의 입력(IN2)에서 전압(V2)의 크로싱을 검출하는 경우, 스위치(SOFF2)는 OFF된다. 얼마 후, 전류원(IOFF)은 OFF된다. COFF 에 표본화된 전압은 크기에서 실질적으로 동등하고, 제로-크로싱 검출기(ZCD1)의 오프셋(VOS)에 대해 부호가 반대됨을 제시한다. 그러므로, 제로-크로싱 검출기(ZCD1)에서의 오프셋 효과는 다음 동작 동안 제거된다.
오프셋 제거의 또 다른 일례는 도 24에 제시된다. 이 실시예는, 도 22에 제시된 실시예와 유사한 방식으로 오프셋이 우선 제 1 오프셋 표본화 캐패시터(COFF1)에 표본화되어, 제 2 오프셋 표본화 캐패시터(COFF2)로 평균화되는 점을 제외하고, 도 22의 실시예의 동작과 유사하다. 전류원(IOFF) 및 캐패시터(COFF1)는 제로-크로싱 검출기(ZCD1)의 오프셋 전압을 표본화하여, 그 효과를 제거한다. IOFF의 값은, 노드 전압(IN1)이 정상 동작 동안 램프 업됨과 거의 동일한 비율로 노드(IN1)에서의 전압이 오프셋 제거 동작 동안 램프 다운이 되도록 선택된다.
오프셋 제거 위상 동안, 스위치(SFB)는 적분 캐패시터(CI1)에 충전이 되도록 열린 상태로 남아 있게 된다. 스위치(SOFF2)는 닫히게 되고, 그리고 스위치(SOFF1)는 잠시 동안 닫혀서, 전압(VOFF)에 대한 캐패시터(COFF1)를 기충전한다. 다음으로, 스위치(SOFF1)는 열리게 되고, 그리고 IOFF는 COFF1 에 적분된다.
제로-크로싱 검출기(ZCD1)가 접지의 입력(IN1)에서 전압(V2)의 크로싱을 검출하는 경우, 스위치(SOFF1)는 OFF된다. 얼마 후, 전류원(IOFF)은 OFF된다. 캐패시터(COFF1) 에 표본화된 전압은 크기에서 실질적으로 동등하고, 제로-크로싱 검출기(ZCD1)의 오프셋에 대해 부호가 반대됨을 제시한다. 그 후, 스위치(SOFF3)는 닫히고, COFF1와 COFF2는 병렬로 연결된다. COFF1와 COFF2에서의 전하는 재분배되고, 표본화된 노이즈를 평균화시킨다. 오프셋 제거의 몇 주기 후에, 캐패시터(COFF1 및 COFF2)에 저장된 전압은 크기에서 실질적으로 동등하고, 제로-크로싱 검출기(ZCD1)의 오프셋(VOS)에 대해 부호가 반대됨을 제시한다. 그러므로, 제로-크로싱 검출기(ZCD1)에서의 오프셋 효과는 다음 동작 동안 제거된다.
본 발명의 개념이 싱글-엔디드(single-ended) 실시예에 연관되어 제시되고 설명되었지만, 본 발명의 개념은 이 싱글-엔디드 실시예의 완전-차동 구성(fully-differential configurations) 또는 완전-차동 이행에도 적용가능하다.
예를 들면, 도 24에 제시된 실시예의 완전-차동 이행은 도 25에 제시된다.
전류원(IOFFp, IOFFn)과 캐패시터(COFF1P 및 COFF1n)는 제로-크로싱 검출기(ZCD1)의 오프셋 전압을 별도로 표본화하여, 그 효과를 제거한다. IOFFp 및 IOFFn의 값은, 노드(IN1P 및 IN1N)에서의 전압 간의 차이가 정상 동작 동안 램프 업됨과 거의 동일한 비율로 노드(IN1P 및 IN1N)에서의 전압 간의 차이가 오프셋 제거 동작 동안 램프 다운이 되도록 선택된다.
오프셋 제거 위상 동안, 스위치(SFBP 및 SFBP)는 적분 캐패시터(CI1P 및 CI1N)에 충전이 되도록 열린 상태로 남아 있게 되고, 스위치(SOFF2P 및 SOFF2P)는 닫히게 되고, 그리고 스위치(SOFF1P 및 SOFF1P)는 잠시 동안 닫혀서, 캐패시터(COFFP 및 COFFN)를 전압(VOFFP 및 VOFFN)에 각각 기충전한다. 다음으로, 스위치(SOFF1)는 열리게 되고, 그리고 IOFF는 COFF 에 적분된다.
제로-크로싱 검출기(ZCD1)가 접지의 입력(IN1P 및 IN1N)에서 전압(V2P 및 V2N) 차이의 크로싱을 각각 검출하는 경우, 스위치(SOFF2P 및 SOFF2P)는 OFF된다. 얼마 후, 전류원(IOFFP 및 IOFFN)은 OFF된다. 캐패시터(COFFP 및 COFFN)에 표본화된 전압 차이는 크기에서 실질적으로 동등하고, 제로-크로싱 검출기(ZCD1)의 오프셋에 대해 부호가 반대됨을 제시한다. 그러므로, 제로-크로싱 검출기(ZCD1)에서의 오프셋 효과는 다음 동작 동안 제거된다.
본 발명의 개념이 제로-크로싱 검출기에 기반한 회로에 연관되어 제시되고 설명되었지만, 본 발명의 개념은 비교기에 기반한 회로에도 적용가능하다.
본 발명의 다양한 일례와 실시예가 제시되고 기재된 한편, 해당 분야의 당업자라면 본 발명의 기술 영역이나 기술 사상이 본문의 특정 설명 및 도면에 국한되는 것이 아니라, 다양한 변형 및 변화에 이를 수 있음을 이해할 것이다.

Claims (33)

  1. 오프셋 제거를 효과적으로 하는 비교기로서:
    입력 단자를 가지는 제 1 증폭기;
    상기 제 1 증폭기에 효과적으로 연결된 오프셋 캐패시터;
    상기 오프셋 캐패시터에 효과적으로 연결된 제 2 증폭기;
    상기 입력 단자에 효과적으로 연결된 제 1 스위치;
    상기 오프셋 캐패시터와 제 1 소정의 전압 사이에 효과적으로 연결된 제 2 스위치; 및
    상기 제 1 및 제 2 스위치의 동작을 제어하는 제어 회로를 포함하고, 그리고
    상기 제 1 스위치는, 상기 제어 회로에 반응하여, 한 구간 동안 제 2 소정의 전압에 상기 입력 단자를 연결시키고;
    상기 제 2 스위치는, 상기 제어 회로에 반응하여, 상기 구간 동안 상기 제 1 소정의 전압에 상기 오프셋 캐패시터를 연결시키고;
    상기 구간은 상기 오프셋 캐패시터에 연관된 시정수보다 실질적으로 더 짧음을 특징으로 하는 비교기.
  2. 제 1 항에 있어서,
    상기 제 1 소정의 전압은 시스템 공통-모드 전압임을 특징으로 하는 비교기.
  3. 제 1 항에 있어서,
    상기 제 2 소정의 전압은 시스템 공통-모드 전압임을 특징으로 하는 비교기.
  4. 제 2 항에 있어서,
    상기 시스템 공통-모드 전압은 접지임을 특징으로 하는 비교기.
  5. 제 3 항에 있어서,
    상기 시스템 공통-모드 전압은 접지임을 특징으로 하는 비교기.
  6. 오프셋 제거를 효과적으로 하는 비교기로서:
    입력 단자를 가지는 제 1 증폭기;
    상기 제 1 증폭기에 효과적으로 연결된 제 1의 오프셋 캐패시터;
    상기 오프셋 캐패시터에 효과적으로 연결된 제 2 증폭기;
    상기 입력 단자에 효과적으로 연결된 제 1 스위치;
    상기 오프셋 캐패시터와 제 1 소정의 전압 사이에 효과적으로 연결된 제 2 스위치;
    상기 제 1 및 제 2 스위치의 동작을 제어하는 제어 회로; 및
    상기 제 1의 오프셋 캐패시터에 효과적으로 연결된 노이즈 평균 회로를 포함하고, 그리고
    상기 제 1 스위치는, 상기 제어 회로에 반응하여, 한 구간 동안 제 2 소정의 전압에 상기 입력 단자를 연결시키고;
    상기 제 2 스위치는, 상기 제어 회로에 반응하여, 상기 구간 동안 상기 제 1 소정의 전압에 상기 오프셋 캐패시터를 연결시킴을 특징으로 하는 비교기.
  7. 제 6 항에 있어서,
    상기 제 1 소정의 전압은 시스템 공통-모드 전압임을 특징으로 하는 비교기.
  8. 제 6 항에 있어서,
    상기 제 2 소정의 전압은 시스템 공통-모드 전압임을 특징으로 하는 비교기.
  9. 제 7 항에 있어서,
    상기 시스템 공통-모드 전압은 접지임을 특징으로 하는 비교기.
  10. 제 8 항에 있어서,
    상기 시스템 공통-모드 전압은 접지임을 특징으로 하는 비교기.
  11. 제 6 항에 있어서,
    상기 노이즈 평균 회로는 제 2 오프셋 캐패시터를 포함함을 특징으로 하는 비교기.
  12. 오프셋 제거를 효과적으로 하는 비교기에 기반한 회로로서:
    입력 전압을 또 다른 전압에 비교하는 비교기;
    상기 비교기에 효과적으로 연결된 스위칭-캐패시터 네트워크;
    상기 비교기의 입력부에 효과적으로 연결된 오프셋 캐패시터;
    상기 오프셋 캐패시터를 소정의 전압으로 충전하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 기설정 전압원;
    상기 오프셋 캐패시터에 소정의 전압 파형을 인가하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 파형 발생기 회로; 및
    상기 오프셋 캐패시터에 효과적으로 연결된 표본화 스위치를 포함하고,
    상기 비교기의 입력부에서의 전압이 소정의 레벨을 크로싱한다고 상기 비교기가 판별하는 경우, 상기 표본화 스위치는 OFF 됨을 특징으로 하는 비교기.
  13. 제 12 항에 있어서,
    상기 파형 발생기 회로는 전류원 및 스위치를 포함함을 특징으로 하는 비교기.
  14. 제 12 항에 있어서,
    상기 소정의 전압 파형은 램프임을 특징으로 하는 비교기.
  15. 제 12 항에 있어서,
    상기 제 1 오프셋 캐패시터에 효과적으로 연결된 노이즈 평균 회로를 더 포함함을 특징으로 하는 비교기.
  16. 제 15 항에 있어서,
    상기 노이즈 평균 회로는 제 2 오프셋 캐패시터를 포함함을 특징으로 하는 비교기.
  17. 오프셋 제거를 효과적으로 하는 제로-크로싱 검출기에 기반한 회로로서:
    제 1 입력부 및 제 2 입력부를 가진 제로-크로싱 검출기;
    상기 제로-크로싱 검출기에 효과적으로 연결된 스위칭-캐패시터 네트워크;
    상기 제로-크로싱 검출기의 제 1 입력부에 효과적으로 연결된 오프셋 캐패시터;
    상기 오프셋 캐패시터를 소정의 전압으로 충전하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 기설정 전압원;
    상기 오프셋 캐패시터에 소정의 전압 파형을 인가하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 파형 발생기 회로; 및
    상기 오프셋 캐패시터에 효과적으로 연결된 표본화 스위치를 포함하고,
    상기 제 1 입력부에서의 전압이 접지 전위를 크로싱한다고 상기 제로-크로싱 검출기가 판별하는 경우, 상기 표본화 스위치는 OFF 됨을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  18. 제 17 항에 있어서,
    상기 파형 발생기 회로는 전류원 및 스위치를 포함함을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  19. 제 17 항에 있어서,
    상기 소정의 전압 파형은 램프임을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  20. 제 19 항에 있어서,
    상기 램프는, 상기 제로-크로싱 검출기의 제 2 입력부에서의 전압이 정상 동작 동안 램프 업됨과 거의 동일한 비율로 상기 제로-크로싱 검출기의 제 2 입력부에서의 전압이 오프셋 제거 동안 램프 다운되게 하는 비율을 가짐을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  21. 제 17 항에 있어서,
    상기 오프셋 캐패시터 상의 전압은, 상기 표본화 스위치가 OFF 된 후, 상기 제로-크로싱 검출기의 오프셋 전압에 대한 크기가 실질적으로 동등함을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  22. 제 17 항에 있어서,
    상기 제 1 오프셋 캐패시터에 효과적으로 연결된 노이즈 평균 회로를 더 포함함을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  23. 제 22 항에 있어서,
    상기 노이즈 평균 회로는 제 2 오프셋 캐패시터를 포함함을 특징으로 하는 제로-크로싱 검출기에 기반한 회로.
  24. 오프셋 제거를 효과적으로 하는 레벨-크로싱 검출기에 기반한 회로로서:
    제 1 입력부 및 제 2 입력부를 가진 레벨-크로싱 검출기;
    상기 레벨-크로싱 검출기에 효과적으로 연결된 스위칭-캐패시터 네트워크;
    상기 제로-크로싱 검출기의 제 1 입력부에 효과적으로 연결된 오프셋 캐패시터;
    상기 오프셋 캐패시터를 소정의 전압으로 충전하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 기설정 전압원;
    상기 오프셋 캐패시터에 소정의 전압 파형을 인가하기 위해, 상기 오프셋 캐패시터에 효과적으로 연결된 파형 발생기 회로; 및
    상기 오프셋 캐패시터에 효과적으로 연결된 표본화 스위치를 포함하고,
    상기 제 1 입력부에서의 전압이 소정의 레벨을 크로싱한다고 상기 레벨-크로싱 검출기가 판별하는 경우, 상기 표본화 스위치는 OFF 됨을 특징으로 하는 레벨- 크로싱 검출기에 기반한 회로.
  25. 제 24 항에 있어서,
    상기 파형 발생기 회로는 전류원 및 스위치를 포함함을 특징으로 하는 레벨-크로싱 검출기에 기반한 회로.
  26. 제 24 항에 있어서,
    상기 소정의 전압 파형은 램프임을 특징으로 하는 레벨-크로싱 검출기에 기반한 회로.
  27. 제 27 항에 있어서,
    상기 램프는, 상기 레벨-크로싱 검출기의 제 2 입력부에서의 전압이 정상 동작 동안 램프 업됨과 거의 동일한 비율로 상기 레벨-크로싱 검출기의 제 2 입력부에서의 전압이 오프셋 제거 동안 램프 다운되게 하는 비율을 가짐을 특징으로 하는 레벨-크로싱 검출기에 기반한 회로.
  28. 제 24 항에 있어서,
    상기 오프셋 캐패시터 상의 전압은, 상기 표본화 스위치가 OFF 된 후, 상기 레벨-크로싱 검출기의 오프셋 전압에 대한 크기가 실질적으로 동등함을 특징으로 하는 레벨-크로싱 검출기에 기반한 회로.
  29. 제 24 항에 있어서,
    상기 제 1 오프셋 캐패시터에 효과적으로 연결된 노이즈 평균 회로를 더 포함함을 특징으로 하는 레벨-크로싱 검출기에 기반한 회로.
  30. 제 29 항에 있어서,
    상기 노이즈 평균 회로는 제 2 오프셋 캐패시터를 포함함을 특징으로 하는 레벨-크로싱 검출기에 기반한 회로.
  31. 제로-크로싱 검출기에 기반한 회로에서 오프셋 제거를 효과적으로 하는 방법으로서, 상기 방법은:
    (a) 오프셋 캐패시터를 소정의 전압으로 충전하는 충전 단계;
    (b) 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하는 인가 단계;
    (c) 제로-크로싱 검출기의 입력부에서의 전압이 소정의 레벨을 크로싱한지를 판별하는 판별 단계;
    (d) 상기 제로-크로싱 검출기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 상기 전압을 유지하는 유지 단계; 및
    (e) 상기 제로-크로싱 검출기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 유지된 전압을 이용하여, 상기 제로-크로싱 검출기의 오프셋을 제거하는 제거 단계를 포함함을 특징으로 하는 제로-크로싱 검출기 회로의 오프셋 제거 방법.
  32. 레벨-크로싱 검출기에 기반한 회로에서 오프셋 제거를 효과적으로 하는 방법으로서, 상기 방법은:
    (a) 오프셋 캐패시터를 소정의 전압으로 충전하는 충전 단계;
    (b) 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하는 인가 단계;
    (c) 레벨-크로싱 검출기의 입력부에서의 전압이 소정의 레벨을 크로싱한지를 판별하는 판별 단계;
    (d) 상기 레벨-크로싱 검출기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 상기 전압을 유지하는 유지 단계; 및
    (e) 상기 오프셋 캐패시터에 유지된 전압을 이용하여, 상기 레벨-크로싱 검출기의 오프셋을 제거하는 제거 단계를 포함함을 특징으로 하는 레벨-크로싱 검출기 회로의 오프셋 제거 방법.
  33. 비교기에 기반한 회로에서 오프셋 제거를 효과적으로 하는 방법으로서, 상기 방법은:
    (a) 오프셋 캐패시터를 소정의 전압으로 충전하는 충전 단계;
    (b) 상기 오프셋 캐패시터에 소정의 전압 파형을 인가하는 인가 단계;
    (c) 비교기의 입력부에서의 전압이 소정의 레벨을 크로싱한지를 판별하는 판별 단계;
    (d) 상기 비교기의 입력부에서의 전압이 상기 소정의 레벨을 크로싱했다고 판별한 경우, 상기 오프셋 캐패시터에 상기 전압을 유지하는 유지 단계; 및
    (e) 상기 오프셋 캐패시터에 유지된 전압을 이용하여, 상기 비교기의 오프셋을 제거하는 제거 단계를 포함함을 특징으로 하는 비교기 회로의 오프셋 제거 방법.
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