KR20080109598A - 레이저 다이오드 칩 및 그 제조 방법 - Google Patents

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유지 이마이
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우시오덴키 가부시키가이샤
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Abstract

큰 발광 강도 및 높은 발광 효율을 얻을 수 있음과 더불어, 넓은 파장폭을 가지는 광을 방출할 수 있고, 따라서 조명 장치의 광원의 구성 재료로서 매우 적합하게 이용할 수 있는 레이저 다이오드 칩 및 그 제조 방법을 제공하는 것으로서, 레이저 다이오드 칩은, 기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지고, 제1 클래드층, 활성층 및 제2 클래드층의 각각의 구성 재료가 특정한 조합으로 이루어지는 구성을 가지고, 제2 클래드층의 상면에 평행하게 형성된 복수의 홈형상 오목부 내의 각각에, 액체 산화막이 소성되어 이루어지는 전류 협착층을 구비하고, 이들 복수의 전류 협착층에 의해서 구획되는 발광 단위 영역의 각각에서의 활성층 내에 발광점이 형성되어 있고, 당해 전류 협착층의 최대 깊이가 5.0㎛ 이하인 것을 특징으로 한다.

Description

레이저 다이오드 칩 및 그 제조 방법 {LASER DIODE CHIP AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 레이저 다이오드 칩 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 조명 장치 등에서의 광원의 구성 재료로서 매우 적합하게 이용되는 레이저 다이오드 칩 및 그 제조 방법에 관한 것이다.
최근, 조명 장치 등의 광원으로도 이용되는 LED 소자는, 예를 들면 기판 상에, n형 반도체층, 발광층 및 p형 반도체층이 이 순서로 적층되어 이루어지는 반도체층이 쌓여진 구성의 LED 칩을 구비하고, 당해 LED 칩의 발광층에서 발생한 광이, LED 칩의 두께 방향으로 방사, 즉 p형 반도체층 혹은 n형 반도체층 및 기판을 통과하여 외부로 방사되는 면 발광 구조를 가진다.
이와 같이, LED 소자에서는, LED 칩의 발광층에서 발생한 광이, 다른 구성층을 통해 외부로 방사되게 되므로, 다른 구성층을 통과하는 과정에서 광의 강도가 작아진다.
한편, 예를 들면 기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층 등의 반도체층이 이 순서로 적층되어 이루어지는 구성의 레이저 다이오드(LD) 칩을 구비한 LD 소자는, 당해 LD 칩의 활성층에서 발생한 광이, 당해 활성층의 단면인 벽개면에서 외부로 방출되는 단면 발광 구조를 가지고 있어 활성층에서 발생한 광을 다른 구성층을 통하지 않고 직접 당해 활성층으로부터 외부로 방출할 수 있으므로, LED 소자에 비해 10배 이상의 높은 발광 효율을 얻을 수 있다.
LD 칩의 어떤 종류로는, 높은 발광 효율을 얻는 것을 목적으로 하여, 활성층에서의 공간적으로 한정된 영역 내에 발생한 광을 가두기 위해서, 전류 협착층이 형성되어 이루어지는 구성이 이용되고, 또, 전류 협착층으로는, 에피텍셜 결정 성장법에 의해 형성되는 반도체층으로 이루어지는 것에 대신하여, 액체 산화막을 소성하여 이루어지는 것이 제안되어 있다(특허 문헌 1 참조).
그러나, LD 칩은 방출되는 광의 파장폭이 반치폭(半値幅)으로 0.1~1㎚(1~10Å)로 좁으므로, 예를 들면 형광체 등의 조명 장치의 광원의 구성 부재로서 이용되는 부재와 조합하여 이용하는 것은, 당해 부재가 충분히 기능하는 파장 영역과의 관계 등으로부터 곤란해지는 경우가 있으므로, 조명 장치의 광원의 구성 부재로서 이용하는 것은 용이하지 않다.
<특허 문헌 1> 일본국 특개 2006-253235호 공보
본 발명은, 이상과 같은 사정에 의거하여 이루어진 것으로서, 그 목적은, 큰 발광 강도 및 높은 발광 효율을 얻을 수 있음과 함께, 넓은 파장폭을 가지는 광을 방출할 수 있고 따라서 조명 장치의 광원의 구성 재료로서 매우 적합하게 이용할 수 있는 레이저 다이오드 칩 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 레이저 다이오드 칩은, 기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지고, 제1 클래드층이 n형 AlGaAs계 반도체, 활성층이 AlGaAs계 반도체 및 제2 클래드층이 p형 AlGaAs계 반도체로 이루어지는 구성,
제1 클래드층이 n형 AlGaInP계 반도체, 활성층이 GaInP계 반도체 및 제2 클래드층이 p형 AlGaInP계 반도체로 이루어지는 구성,
또는 제1 클래드층이 n형 AlGaN계 반도체, 활성층이 GaInN계 반도체 및 제2 클래드층이 p형 AlGaN계 반도체로 이루어지는 구성 중 어느 하나의 구성을 가지고,
제2 클래드층의 상면에 평행하게 형성된 복수의 홈형상 오목부 내의 각각에, 액체 산화막이 소성되어 이루어지는 전류 협착층을 구비하고, 이들 복수의 전류 협착층에 의해서 구획되는 발광 단위 영역의 각각에 있어서의 활성층 내에 발광점이 형성되어 있고,
당해 전류 협착층의 최대 깊이가 5.0㎛ 이하인 것을 특징으로 한다.
본 발명의 레이저 다이오드 칩은, 방출되는 광의 반치폭이 1~50㎚인 것을 특징으로 한다.
본 발명의 레이저 다이오드 칩의 제조 방법은, 기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지고,
제1 클래드층이 n형 AlGaAs계 반도체, 활성층이 AlGaAs계 반도체 및 제2 클래드층이 p형 AlGaAs계 반도체로 이루어지는 구성,
제1 클래드층이 n형 AlGaInP계 반도체, 활성층이 GaInP계 반도체 및 제2 클래드층이 p형 AlGaInP계 반도체로 이루어지는 구성,
또는 제1 클래드층이 n형 AlGaN계 반도체, 활성층이 GaInN계 반도체 및 제2 클래드층이 p형 AlGaN계 반도체로 이루어지는 구성 중 어느 하나의 구성을 가지고,
기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지는 적층체에 대해서, 당해 제2 클래드층의 상면에, 에칭에 의해 복수의 홈형상 오목부를 평행하게 형성하고, 당해 복수의 홈형상 오목부 내의 각각에 액체 산화막을 형성하고, 당해 액체 산화막을 소성하고, 평탄화함으로써 최대 깊이가 5.0㎛ 이하인 전류 협착층을 복수 형성하는 공정을 거침으로써, 복수의 전류 협착층에 의해서 구획되는 발광 단위 영역의 각각에 있어서의 활성층 내에 발광점이 형성되어 이루어지는 레이저 다이오드 칩을 얻는 것을 특징으로 한다.
본 발명의 레이저 다이오드 칩에 의하면, 기판 상에 적층되어 있는 제1 클래드층, 활성층 및 제2 클래드층의 각각의 구성 재료가 특정한 조합으로 이루어짐과 함께, 복수의 전류 협착층이 형성되어 있고, 또, 당해 복수의 전류 협착층의 각각이 액체 산화막이 소성되어 이루어지고, 특정한 최대 깊이를 가지므로, 복수의 전류 협착층에 의해서 복수의 발광 단위 영역이 구획됨으로써, 당해 복수의 발광 단위 영역의 각각에서 발광점이 형성되고, 이들 복수의 발광점에서 광이 발생하므로, 큰 발광 강도를 얻을 수 있음과 함께, 복수의 발광 단위 영역의 각각에서, 활성층이 당해 활성층보다 굴절률이 작은 제1 클래드층 및 제2 클래드층에 끼워져 이루어지는 더블 헤테로 구조가 형성되고, 또한 액체 산화막의 소성체로 이루어지는 전류 협착층이 비교적 작은 굴절률을 가지므로, 발생한 광을 충분히 활성층 내에서의 특정한 영역에 가둘 수 있으므로, 높은 발광 효율이 얻어지고, 또한 방출되는 광에는 넓은 파장폭이 얻어진다.
따라서, 본 발명의 레이저 다이오드 칩은, 큰 발광 강도 및 높은 발광 효율을 얻을 수 있음과 더불어, 방출되는 광의 파장폭이 크기 때문에, 조명 장치의 광원의 구성 부재로서 이용되는, 특정한 파장 영역에서 충분히 기능하는 부재와의 조합의 자유도가 커지기 때문에, 조명 장치의 광원의 구성 재료로서 매우 적합하게 이용할 수 있다.
본 발명의 레이저 다이오드 칩의 제조 방법에 의하면, 복수의 전류 협착층을 동시에 형성할 수 있음과 더불어, 당해 전류협착층이, 액체 산화막을 소성하고, 형성되는 소성체층을 평탄화함으로써 얻어지는 것이므로, 에피텍셜 결정 성장법에 의해 반도체층으로 이루어지는 전류 협착층을 형성하는 경우에 필요한 정밀한 층 두께 제어를 행할 필요가 없으므로, 큰 발광 강도 및 높은 발광 효율을 얻을 수 있음 과 더불어, 넓은 파장폭을 가지는 광을 방출할 수 있는 레이저 다이오드 칩을, 높은 수율로 용이하게 얻을 수 있다.
이하, 본 발명에 대해 상세하게 설명한다.
도 1은, 본 발명의 레이저 다이오드 칩의 구성의 일례를 나타내는 설명도이다.
이 레이저 다이오드 칩(LD 칩)은, 예를 들면 n형 GaAs계 반도체로 이루어지는 기판(11)의 상면(도 1에서 상면)에, 예를 들면 n형 GaAs계 반도체로 이루어지는 버퍼층(13)이 형성되어 있고, 이 버퍼층(13) 상에, 제1 클래드층(14), 활성층(15) 및 제2 클래드층(16)이 이 순서로 적층되어 있고, 당해 제2 클래드층(16)에는, 그 상면(도 1에서 상면)에, 복수(도 1에서는 11개)의 홈형상 오목부(16A)가 평행하게 형성됨과 더불어, 당해 홈형상 오목부(16A)가 형성되지 않은 영역 상에, 예를 들면 p형 GaAs계 반도체로 이루어지는 캡층(17)이 형성되어 있고, 이 제2 클래드층(16)에서의 홈 형상 오목부(16A)와, 캡층(17)에 의해서 형성된 전류 협착층용 오목부(21) 내에, 전류 협착층(22)이 형성되어 있다.
이 LD 칩에는, 기판(11)의 하면(도 1에서 하면)에, 예를 들면 막 두께 50㎚의 AuGe 합금(금 게르마늄 합금)막, 막 두께 40㎚의 Ni(니켈)막 및 막 두께 200㎚의 Au(금)막으로 이루어지는 n전극(18)이 형성되어 있고, 또 캡층(17) 및 전류 협착층(22)의 상면(도 1에서 상면)에, 예를 들면 막 두께 50㎚의 Ti(티탄)막, 막 두께 100㎚의 Pt(백금)막 및 막 두께 200㎚의 Au막으로 이루어지는 p전극(19)이 형성 되어 있다.
그리고, 이 LD 칩은, 제1 클래드층(14), 활성층(15) 및 제2 클래드층(16)의 각각의 구성 재료가 특정한 조합으로 이루어지는 것이며, 구체적으로는, 하기 (A)∼(C)중 어느 하나의 구성을 가지는 것이다.
(A) 제1 클래드층(14)이 n형 AlGaAs계 반도체, 활성층(15)이 AlGaAs계 반도체 및 제2 클래드층(16)이 p형 AlGaAs계 반도체로 이루어지는 구성
(B) 제1 클래드층(14)이 n형 AlGaInP계 반도체, 활성층(15)이 GaInP계 반도체 및 제2 클래드층(16)이 p형 AlGaInP계 반도체로 이루어지는 구성
(C) 제1 클래드층(14)이 n형 AlGaN계 반도체, 활성층(15)이 GaInN계 반도체 및 제2 클래드층(16)이 p형 AlGaN계 반도체로 이루어지는 구성
또, 전류 협착층(22)은 액체 산화막이 소성되어 이루어지는 소성체로 이루어지는 것이며, 전류 협착층용 오목부(21)를 메우도록, 또한 그 상면이 캡층(17)의 상면과 동일 레벨이 되도록 형성되어 있다.
도 1에서, 전류 협착층(22)은 그 단면이 대략 U자 형상으로서 지면에 수직인 방향으로 성장하는 형태를 가지는 것이다.
전류 협착층(22)을 구성하는 소성체는 예를 들면 SOG(spin on Glass)로 이루어지는 액화 산화막을 소성함으로써 얻어지는 것으로서, 산화 규소(SiO2)를 주성분으로 하는 것이다.
전류 협착층(22)은 그 최대 깊이(a)가 5.0㎛ 이하인 것이 필요하고, 바람직 하게는 0.05~5.0㎛이다.
전류 협착층(22)의 최대 깊이(a)가 과대한 경우에는, 방출되는 광의 반치폭이 좁아진다.
또, 전류 협착층(22)의 최대 깊이(a)가 0.05㎛ 미만인 경우에는, 전류 협착층에 의한 광 가둠 작용이 불충분하게 되어, 방출되는 광의 파장폭이 커지고, 레이저 발진이 생기지 않을 우려가 있다.
또, 전류 협착층(22)이 형성되는 홈 형상 오목부(16A)를 가지는 제2 클래드층(16)의 최소 두께(b)는 0.2㎛ 이상인 것이 바람직하다.
제2 클래드층(16)의 최소 두께(b)가 과소한 경우에는, 광의 가둠 작용이 불충분하게 될 우려가 있다.
이 LD 칩에는, 복수(도 1에서는 11개)의 전류 협착층(22)이 형성되어 있는데, 서로 인접하는 전류 협착층(22)의 이간 거리(c)는 2∼5㎛인 것이 바람직하다.
도 1의 예에서, 복수의 전류 협착층(22)은 등간격으로 형성되어 있다.
이러한 구성의 LD 칩에는, 복수의 전류 협착층(22)에 의해서 복수(도 1에서는 10개)의 발광 단위 영역(30)이 구획되어 있고, 당해 복수의 발광 단위 영역(30)의 각각에 있어서의 활성층(15) 내에 발광점이 형성되어 있다.
즉, LD 칩에서는, 공통의 활성층(15) 내에, 복수(도 1에서 10개)의 발광점이 형성되게 된다.
발광 단위 영역(30)은, 서로 인접하는 발광 단위 영역(30)이, 전류 협착층(22)에서의 최대 깊이(a)를 가지는 개소를 포함하고, LD 칩의 구성층의 각각에 수직, 또한 전류 협착층(22)에 평행한 가상면(M)을 경계면으로 하여 구획되어 있고, 제2 클래드층(16)에서의 서로 인접하는 홈 형상 오목부(16A)간에 형성된, 그 단면이 산형상인 볼록부(16B)를 통해 전류 협착층(22)이 대향하도록 설치되어 이루어지는 구조를 가지고 있다.
도 1에서, 가상면(M)은 그 단면이 일점 쇄선으로 나타나 있다.
발광 단위 영역(30)에서는, 도 2에 도시하는 것처럼, 서로 인접하는 전류 협착층(22)간에서의 제2 클래드층(16)의 볼록부(16B) 상에 형성된 캡층(17)에 의해서 전류 주입 포트부가 형성되어 있고, 제2 클래드층(16)에는, 당해 전류 주입 포트부의 하부에서 서로 인접하는 전류 협착층(22)의 사이의 영역에, 두께 방향(도 1에서의 상하 방향)으로 성장하는 전류 주입층(32)이 형성됨과 함께, 이 전류 주입층(32)의 양측에, 각각, 중간층(33)이 형성되어 있다.
또, 발광 단위 영역(30)에는, 활성층(15)에서의 전류 주입층(32)의 하부에 위치하는 영역(이하, 「활성 영역」이라고도 한다) 내에 발광점이 형성된다.
LD 칩의 치수의 일례로는, 기판(11)의 두께가 300㎛, 버퍼층(13)의 두께가 0.6㎛, 제1 클래드층(14)의 두께가 0.7㎛, 활성층(15)의 두께가 0.1㎛, 제2 클래드층(16)의 최대 두께가 1.0㎛, 당해 제2 클래드층(16)의 최소 두께(b)가 0.7㎛, 캡층(17)의 두께가 0.2㎛이며, 전류 협착층(22)의 최대 깊이(a)가 0.5㎛, 전류 협착층(22)의 이간 거리(c)가 3㎛이다.
이러한 구성을 가지는 LD 칩은, 이하에서 도면을 이용해 상세하게 설명하는 바와같이, 기판(11)의 상면 전면에 버퍼층(13), 제1 클래드층(14), 활성층(15), 제 2 클래드층(16) 및 캡층(17)이 이 순서로 적층되어 이루어지는 적층체에 대해서, 에칭에 의해서 복수의 전류 협착층용 오목부(21)를 형성하고, 당해 복수의 전류 협착층용 오목부(21) 내에, 각각, 액체 산화막을 형성하고, 당해 액체 산화막을 소성하고, 평탄화함으로써 전류 협착층(22)을 형성하는 공정을 거침으로써 제조할 수 있다.
<적층체 형성 과정>
먼저, 도 3에 도시하는 것처럼, 기판(11)의 상면(도 3에서 상면) 전면에, MOCVD법(유기 금속 기상 성장법)에 의해, 버퍼층(13), 제1 클래드층(14), 활성층(15), 제2 클래드층(16) 및 캡층(17)이 이 순서로 적층되어 이루어지는 구성의 적층체(41)를 제작한다.
<전류 협착층용 오목부 형성 과정>
그리고, 도 4에 도시하는 것처럼, 얻어진 적층체(41)의 상면에서의 전류 협착층용 오목부(21)를 형성해야 할 영역 이외의 영역(이하, 「에칭 보호 영역」이라고도 한다) 상에만 보호막(43)을 형성하고, 이 보호막(43)이 형성된 적층체(41)에 대해서 에칭을 실시하고, 당해 적층체(41)에 있어서의 에칭 보호 영역 이외의 영역에서의 캡층(17) 및 제2 클래드층(16)의 일부를 에칭함으로써, 캡층(17)이 패터닝됨과 더불어, 제2 클래드층(16)에 홈 형상 오목부(16A)가 형성되는 결과, 전류 협착층용 오목부(21)가 형성된다.
여기에, 에칭 보호 영역 상에만 보호막(43)을 형성하는 수법으로는, 예를 들면 적층체(41)의 상면 전면에, 예를 들면 CVD법(기상 성장법)에 의해 보호막(43)을 형성함과 더불어, 당해 보호막(43)의 상면 전면에 포트레지스트 도포막을 형성하고, 이 도포막 상에 에칭 보호 영역에 대응한 패턴을 가지는 마스크를 겹쳐 노광하고, 감광한 부분을 약액에 의해서 제거함으로써 도포막을 에칭 보호 영역에 대응한 패턴을 가지는 것으로 한 후, 드라이 에칭에 의해서 당해 도포막이 형성되지 않은 영역, 즉 에칭 보호 영역 이외의 영역에 형성된 보호막(43)을 제거하는 수법을 이용할 수 있다.
에칭액은, 에칭해야 할 캡층(17) 및 제2 클래드층(16)의 구성 재료에 따라 적절하게 선택되는데, 예를 들면 캡층(17)이 p형 GaAs계 반도체, 제2 클래드층(16)이 p형 AlGaAs계 반도체로 이루어지는 경우에는, 황산(H2SO4)과 과산화수소(H202)의 혼합액 등을 이용할 수 있다.
에칭 처리 조건은, 에칭해야 할 캡층(17) 및 제2 클래드층(16)의 구성 재료, 형성해야 할 전류 협착층(22)의 최대 깊이(a), 에칭액의 종류 및 농도에도 의하지만, 예를 들면 캡층(17)이 p형 GaAs계 반도체로 이루어지고, 그 두께가 0.2㎛이며, 제2 클래드층(16)이 p형 AlGaAs계 반도체로 이루어지고, 형성해야 할 전류 협착층(22)의 최대 깊이(a)가 0.5㎛(제2 클래드층(16)에 형성해야 할 홈 형상 오목부(16A)의 최대 깊이 0.3㎛, 캡층(17)의 두께 0.2㎛)임과 더불어, 에칭액으로서 황산과 과산화수소의 혼합액(체적비(황산：과산화수소)=3：1)을 이용한 경우에는, 에칭 처리 온도를 25℃로 하면, 에칭 처리 시간은, 예를 들면 15초이다.
여기에, 이 에칭 처리 조건에 의하면, 캡층(17)의 에칭 속도가, 제2 클래드 층(16)의 에칭 속도의 약 3배로 되고, 에칭 속도에 차이가 생기므로, 이 차이를 이용함으로써 하나의 에칭 처리에 의해서, 캡층(17)의 에칭 보호 영역 이외의 영역을 에칭함과 함께, 제2 클래드층(16)의 에칭 보호 영역 이외의 영역의 일부를 에칭할 수 있으므로, 그 처리 자체가 용이해진다.
또, 제2 클래드층(16)의 에칭 속도가 느린 것을 이용하여, 형성되는 홈 형상 오목부(16A)를 완만한 경사면을 가지는 것으로 할 수 있으므로, 홈 형상 오목부(16A)를 이러한 형상으로 함으로써, 최종적으로 얻어지는 LD 칩에서, 전류 파괴의 발생을 방지할 수 있다.
<전류 협착층 형성 과정>
이어서, 전류 협착층용 오목부(21)가 형성된 적층체(41) 상에, 당해 전류 협착층용 오목부(21)를 메우고, 또한 보호막(43)을 덮도록, 액체 산화막 형성 용액을, 예를 들면 회전 도포기를 이용해 도포함으로써, 액체 산화막을 형성하고, 이 액체 산화막을, 예를 들면 수소 가스 농도가 1∼5vol％의 수소 가스와 질소 가스의 혼합 가스의 분위기 중에서, 소성 처리함으로써, 액체 산화막이 소성되어 이루어지는 소성 체층을 형성한다.
그리고, 소성체층이 형성된 적층체(41)에 대해서, 예를 들면 4플루오르화탄소(CF4) 가스와 산소 가스의 혼합 가스에 의한 에칭에 의해서, 보호막(43)이 노출되도록, 당해 소성체층의 일부를 제거함과 더불어, 그 상면을 캡층(17)의 상면과 동일 레벨이 되도록 평탄화하고, 또한, 노출된 보호막(43)을 에칭에 의해서 제거함으 로써, 도 5에 도시하는 바와같이, 전류 협착층용 오목부(21) 내에 전류 협착층(22)를 형성한다.
액체 산화막 형성 용액으로는, SOG(spin on Glass)를 매우 적합하게 이용할 수 있다.
소성 처리 조건으로는, 소성 온도는 통상, 150~500℃이며, 또, 소성 처리 시간은 20~70분간이다.
<전극 제작 과정>
전류 협착층용 오목부(21)에 전류 협착층(22)이 형성된 적층체(41)에 대해서, 적절한 수법에 의해, 기판(11)의 하면에 n전극(18)을 형성함과 더불어, 캡층(17) 및 전류 협착층(22)의 상면에 p전극(19)을 형성함으로써, LD 칩이 제조된다.
이러한 구성의 LD 칩에서는, n전극(18) 및 p전극(19) 간에 전압을 인가함으로써 활성층(15)에 전류가 흐르게 되는데, 이 활성층(15)에 흐르는 전류가, 전류 협착층(22)에 의해서 한정되어 제2 클래드층(16)의 전류 주입층(32)의 아래쪽에 위치하는 활성 영역에 집중하고, 그 결과, 전류에 의해서 활성층(15)에 주입되는 캐리어(전자 및 홀)가 활성 영역 내에 집중하므로, 이 활성 영역 내에서 캐리어가 결합하여 광이 발생하여 발광점이 형성되고, 또한, 발생한 광이 활성 영역 내에 갇힌다. 그리고, 임계치 전류를 넘어 레이저 발진이 발생하므로, 활성층(15)의 단면인 벽개면보다 바깥쪽 방향(도 1에서의 지면에 수직인 방향)으로 광이 방출된다.
또한, 이 LD 칩에서는, 기판(11) 상에 적층되는 제1 클래드층(14), 활성 층(15) 및 제2 클래드층(16)의 각각의 구성 재료가 특정한 조합으로 이루어짐과 함께, 복수의 전류 협착층(22)이 설치되고, 또, 당해 복수의 전류 협착층(22)의 각각이 액체 산화막이 소성되어 이루어지고, 특정한 최대 깊이(a)를 가지므로, 복수의 전류 협착층(22)에 의해서 복수의 발광 단위 영역(30)이 구획됨으로써, 당해 복수의 발광 단위 영역(30)의 각각에서 발광점이 형성되고, 이들 복수의 발광점에서 광이 발생하므로, 큰 발광 강도가 얻어짐과 더불어, 복수의 발광 단위 영역(30)의 각각에서, 활성층(15)이 당해 활성층(15)보다 굴절률이 작은 제1 클래드층(14) 및 제2 클래드층(16)에 끼워져 이루어지는 더블 헤테로 구조가 형성되고, 또한, 소성체로 이루어지는 전류 협착층(22)이, 그 굴절률이 1.4정도로 비교적 작은 굴절률을 가지므로, 발생한 광을 충분히 활성 영역에 가둘 수 있으므로, 높은 발광 효율을 얻을 수 있고, 또한, 방출되는 광은 넓은 파장폭을 얻을 수 있게 된다.
이 LD 칩으로부터 방출되는 광은, 넓은 파장폭을 가지는데, 구체적으로는, 그 반치폭이 1∼50㎚이다.
LD 칩으로부터 방출되는 광의 파장폭은, 전류 협착층(22)의 최대 깊이(a)를 조정함으로써 제어할 수 있다.
따라서, 이와 같은 구성을 가지는 본 발명의 LD 칩은, 큰 발광 강도 및 높은 발광 효율을 얻을 수 있음과 더불어, 방출되는 광의 파장폭이 크기 때문에, 조명 장치의 광원의 구성 부재로서 이용되는, 예를 들면 형광체 등의 특정한 파장 영역에서 충분히 기능하는 부재와의 조합의 자유도가 커지기 때문에, 조명 장치의 광원의 구성 재료로서 매우 적합하게 이용할 수 있다.
이러한 구성의 본 발명의 LD 칩은, 기판(11)의 상면 전면에 버퍼층(13), 제1 클래드층(14), 활성층(15), 제2 클래드층(16) 및 캡층(17)이 이 순서로 적층되어 이루어지는 적층체(41)에 대해서, 에칭에 의해서 복수의 전류 협착층용 오목부(21)를 형성하고, 당해 복수의 전류 협착층용 오목부(21) 내에, 각각, 액체 산화막을 형성하고, 당해 액체 산화막을 소성하고, 형성되는 소성체층을 평탄화함으로써 전류 협착층(22)을 형성하는 공정을 거쳐 얻어지는 것이며, 그 제조 상, 복수의 전류 협착층(22)을 동시에 형성할 수 있음과 더불어, 에피텍셜 결정 성장법에 의해 반도체층으로 이루어지는 전류 협착층을 형성하는 경우에 필요한 정밀한 층 두께 제어를 행할 필요가 없으므로, 높은 수율로 용이하게 제조할 수 있다.
본 발명에서는, 상기의 실시의 형태에 한정되지 않고, 다양한 변경을 가하는 것이 가능하다.
<실시예>
이하, 본 발명의 구체적인 실시예에 대해 설명하는데, 본 발명은 이에 한정되는 것은 아니다.
<실시예 1>
먼저, 도 3에 도시하는 구조를 가지고, n형 GaAs계 반도체로 이루어지는 두께 300㎛의 기판 상에, MOCVD법에 의해, n형 GaAs계 반도체로 이루어지는 두께 0.6㎛의 버퍼층, n형 AlGaAs계 반도체로 이루어지는 두께 0.7㎛의 제1 클래드층, AlGaAs계 반도체로 이루어지는 두께 0.1㎛의 활성층, p형 AlGaAs계 반도체로 이루어지는 두께 1.0㎛의 제2 클래드층 및 p형 GaAs 반도체로 이루어지는 두께 0.2㎛의 캡층이 이 순서로 적층되어 이루어지는 구성의 적층체를 제작했다.
이어서, 얻어진 적층체의 상면 전면에, CVD법에 따라 보호막을 형성함과 더불어, 당해 보호막의 상면 전면에 포트레지스트 도포막을 형성하고, 이 도포막 상에 에칭 보호 영역(전류 협착층용 오목부를 형성해야 할 영역 이외의 영역)에 대응한 패턴을 가지는 마스크를 겹쳐 노광하고, 감광한 부분을 약액에 의해서 제거함으로써, 도포막을 에칭 보호 영역에 대응한 패턴을 가지는 것으로 한 후, 드라이 에칭에 의해서 당해 도포막이 형성되지 않은 영역(에칭 보호 영역 이외의 영역)에 형성된 보호막을 제거함으로써, 적층체의 상면에서의 에칭 보호 영역 상에만 보호막을 형성했다.
그리고, 상기 보호막이 형성된 적층체를, 황산과 과산화수소의 혼합액(체적비(황산：과산화수소)=3：1)으로 이루어지는 에칭액에 담그고, 에칭 처리 온도 25℃, 에칭 처리 시간 15분간의 조건으로 에칭을 실시함으로써, 당해 적층체에서의 에칭 보호 영역 이외의 영역에서의 캡층 및 제2 클래드층의 일부가 제거되고, 캡층이 패터닝됨과 더불어, 제2 클래드층에 완만한 경사면을 가지는 홈형상 오목부가 형성되고, 이에 따라, 적층체에, 그 최대 깊이가 0.5㎛인 전류 협착층용 오목부를, 이간 거리 3㎛의 등간격으로 평행하게 11개 형성했다.
이와 같이 하여 11개의 전류 협착층용 오목부가 형성된 적층체 상에, 당해 전류 협착층용 오목부를 메우고, 또한 보호막을 덮도록, SOG로 이루어지는 액체 산화막 형성 용액을 회전 도포기를 이용해 도포함으로써, 액체 산화막을 형성하고, 또한, 이 액체 산화막을, 수소 가스 농도가 3vol％의 수소 가스와 질소 가스의 혼 합 가스의 분위기 중에서, 소성 온도 400℃, 소성 처리 시간 30분간의 조건으로 소성 처리함으로써, 액체 산화막이 소성되어 이루어지는 소성체층을 형성했다.
그리고, 소성체층이 형성된 적층체에 대해서, 4플루오르화탄소 가스와 산소 가스의 혼합 가스에 의해, 보호막이 노출하도록, 당해 소성체층의 일부를 제거함과 더불어, 그 상면을 캡층의 상면과 동일 레벨이 되도록 평탄화하고, 또한, 노출된 보호막을 에칭에 의해서 제거함으로써, 전류 협착층용 오목부 내에 전류 협착층을 형성했다(도 5 참조).
전류 협착층용 오목부의 각각에 전류협착층이 형성된 적층체에 대해서, 기판의 하면 전면에, 막 두께 50㎚의 AuGe 합금막, 막 두께 40㎚의 Ni막 및 막 두께 200㎚의 Au막으로 이루어지는 n전극을 형성함과 더불어, 캡층 및 전류 협착층의 상면 전면에, 막 두께 50㎚의 Ti(티탄)막, 막 두께 100㎚의 Pt막 및 막 두께 200㎚의 Au막으로 이루어지는 p전극을 형성함으로써, LD 칩(이하, 「LD 칩(1)」이라고도 한다)을 제조했다.
얻어진 LD 칩에 대해서 350mA의 전류를 공급하고, 방출되는 광의 강도를 측정한 바, 30mW였다.
또, 방출되는 광의 반치폭을 측정한 바, 파장 780㎚에 피크를 가지고 있고, 그 반치폭은 18㎚이었다.
<실시예 2∼4>
실시예 1에서, 얻어지는 전류 협착층용 오목부의 최대 깊이가, 각각, 0.2㎛, 0.4㎛, 0.8㎛ 및 1.6㎛이 되도록 에칭 처리 시간을 변경한 것 이외는 실시예 1과 동일하게 하여 전류 협착층의 최대 깊이가, 각각, 0.2㎛, 0.4㎛, 0.8㎛ 및 1.6㎛인 LD 칩을 제조했다.
얻어진 LD 칩에 대해서, 각각, 실시예 1과 동일하게 하여 방출되는 광의 반치폭을 측정했다. 결과를 표 1 및 도 6에 나타낸다. 이 표 1 및 도 6에는 실시예 1의 결과를 함께 나타낸다.
<표 1>
Figure 112008026439994-PAT00001
도 1은 본 발명의 레이저 다이오드 칩의 구성의 일례를 나타내는 설명도이다.
도 2는 도 1의 레이저 다이오드 칩에서의 하나의 발광 단위 영역의 주요부를 확대하여 도시하는 설명도이다.
도 3은 도 1의 레이저 다이오드 칩을 얻기 위해서 제작된 적층체 구성의 일례를 나타내는 설명도이다.
도 4는 도 3의 적층체에 전류 협착층용 오목부가 형성된 상태를 나타내는 설명도이다.
도 5는 도 4의 전류 협착층용 오목부가 형성된 적층체에 전류 협착층이 형성된 상태를 나타내는 설명도이다.
도 6은 실시예 1∼실시예 4에 관한 전류 협착층의 최대 깊이와 방출되는 광의 반치폭의 관계를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 기판 13 : 버퍼층
14 : 제1 클래드층 15 : 활성층
16 : 제2 클래드층 16A : 홈 형상 오목부
16B : 볼록부 17 : 캡층
18 : n전극 19 : P전극
21 : 전류 협착층용 오목부 22 : 전류 협착층
30 : 발광 단위 영역 32 : 전류 주입층
33 : 중간층 41 : 적층체
43 : 보호막

Claims (3)

  1. 기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지고,
    제1 클래드층이 n형 AlGaAs계 반도체, 활성층이 AlGaAs계 반도체 및 제2 클래드층이 p형 AlGaAs계 반도체로 이루어지는 구성,
    제1 클래드층이 n형 AlGaInP계 반도체, 활성층이 GaInP계 반도체 및 제2 클래드층이 p형 AlGaInP계 반도체로 이루어지는 구성,
    또는 제1 클래드층이 n형 AlGaN계 반도체, 활성층이 GaInN계 반도체 및 제2 클래드층이 p형 AlGaN계 반도체로 이루어지는 구성 중 어느 하나의 구성을 가지고,
    제2 클래드층의 상면에 평행하게 형성된 복수의 홈형상 오목부 내의 각각에, 액체 산화막이 소성되어 이루어지는 전류 협착층을 구비하고, 이들 복수의 전류 협착층에 의해서 구획되는 발광 단위 영역의 각각에서의 활성층 내에 발광점이 형성되어 있고,
    당해 전류 협착층의 최대 깊이가 5.0㎛ 이하인 것을 특징으로 하는 레이저 다이오드 칩.
  2. 청구항 1에 있어서,
    방출되는 광의 반치폭(半値幅)이 1∼50㎚인 것을 특징으로 하는 레이저 다이오드 칩.
  3. 기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지고,
    제1 클래드층이 n형 AlGaAs계 반도체, 활성층이 AlGaAs계 반도체 및 제2 클래드층이 p형 AlGaAs계 반도체로 이루어지는 구성,
    제1 클래드층이 n형 AlGaInP계 반도체, 활성층이 GaInP계 반도체 및 제2 클래드층이 p형 AlGaInP계 반도체로 이루어지는 구성,
    또는 제1 클래드층이 n형 AlGaN계 반도체, 활성층이 GaInN계 반도체 및 제2 클래드층이 p형 AlGaN계 반도체로 이루어지는 구성 중 어느 하나의 구성을 가지고,
    기판 상에, 적어도 제1 클래드층, 활성층 및 제2 클래드층이 이 순서로 적층되어 이루어지는 적층체에 대해서, 당해 제2 클래드층의 상면에, 에칭에 의해 복수의 홈형상 오목부를 평행하게 형성하고, 당해 복수의 홈형상 오목부 내의 각각에 액체 산화막을 형성하고, 당해 액체 산화막을 소성하고, 평탄화함으로써 최대 깊이가 5.0㎛ 이하인 전류 협착층을 복수 형성하는 공정을 거침으로써, 복수의 전류 협착층에 의해서 구획되는 발광 단위 영역의 각각에서의 활성층 내에 발광점이 형성되어 이루어지는 레이저 다이오드 칩을 얻는 것을 특징으로 하는 레이저 다이오드 칩의 제조 방법.
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