KR20080109279A

KR20080109279A - 반도체 소자 및 이를 형성하는 방법

Info

Publication number: KR20080109279A
Application number: KR1020070057411A
Authority: KR
Inventors: 박종만; 야마다; 한상연; 이준범; 손시옥
Original assignee: 삼성전자주식회사
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2008-12-17
Also published as: US7795678B2; US20080308863A1; KR100899646B1

Abstract

베리드 절연막 패턴들을 갖는 트랜지스터를 포함하는 반도체 소자는, 기판 상에 구비되는 액티브 패턴들과, 상기 액티브 패턴들 사이에 구비되는 필드 절연막 패턴들과, 상기 필드 절연막 패턴들 하부의 양측면으로부터 수평 방향으로 연장되며 서로 이격된 베리드 절연막 패턴들과, 상기 액티브 패턴들 상에 구비되는 게이트 구조물들과, 상기 베리드 절연막 패턴들로부터 수직 방향으로 이격되고 게이트 구조물의 인접하도록 액티브 패턴들 표면 부위에 구비되는 불순물 영역들을 포함한다. 상기 반도체 소자에 베리드 절연막 패턴들이 구비됨으로써, 기판에 인가된 바이어스에 의해 발생되는 바디 효과를 용이하게 조절할 수 있다.

Description

반도체 소자 및 이를 형성하는 방법{Semiconductor device and method of manufacturing the semiconductor device}

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 공정 사시도이다.

도 2 내지 도 8은 도 1에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들이다.

도 9는 도 1의 반도체 소자를 Ⅰ-Ⅰ′방향으로 절단한 공정 단면도이다.

도 10 내지 도 16은 도 9에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.

도 17은 도 1의 반도체 소자를 Ⅱ-Ⅱ′방향으로 절단한 공정 단면도이다.

도 18 내지 도 23은 도 17에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 기판 130 : 제1 액티브 패턴

136 : 제2 액티브 패턴 146 : 제1 베리드 절연막 패턴

148 : 제1 필드 절연막 패턴 150 : 제2 베리드 절연막 패턴

152 : 제2 필드 절연막 패턴 162 : 제1 게이트 구조물

164 : 제1 소스/드레인 172 : 제2 게이트 구조물

174 : 제2 소스/드레인

본 발명은 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 리세스된 채널을 갖는 트랜지스터를 포함하는 반도체 소자를 형성하는 방법에 관한 것이다.

모스 트랜지스터(MOS transistor)의 채널 길이가 감소할 때, 상기 모스 트랜지스터의 소스/드레인 또는 채널 영역에 인가되는 전압은 전기장에 훨씬 큰 영향을 미치게 된다. 이것은 쇼트 채널 효과(short channel effect)로 잘 알려져 있다. 예를 들면, 상기 쇼트 채널 효과는 문턱 전압(threshold voltage)의 강하로 명백히 나타난다. 이는 게이트 길이가 짧아질 때 상기 채널 영역이 게이트 전압뿐만 아니라 공핍 영역(depletion region)에 존재하는 전자들, 전기장 및 소스/드레인의 전압 분포에 의한 영향을 더 많이 받기 때문에 나타나는 현상이다.

일반적으로, 디램(DRAM, dynamic random access memory)은 빠른 작동 속도와 데이터 저장 용량을 요구하므로 하나의 반도체 기판 상에 더 많은 단위 셀들을 형성시켜야 한다. 이와 같이, 기판 상에 단위 셀들을 고집적하기 위해서는 디램의 게이트 길이를 축소시켜야 하고, 상기 게이트 길이의 축소는 채널 길이를 감소를 수반하게 된다. 디램에서 짧은 길이의 채널은 상기 쇼트 채널 효과로 인해 다이나믹 불량(dynamic failure), 리플레시 불량(static refresh failure)과 같은 동작 불량들이 야기된다.

상기 쇼트 채널 효과를 감소시키기 위하여 리세스된 채널을 갖는 트랜지스터가 제안되었다. 상기 트랜지스터의 게이트 전극은 기판에 형성된 리세스 내부에 매립됨으로써, 게이트 길이가 축소되더라도 트랜지스터의 동작에 요구되는 충분한 채널 길이가 확보된다.

벌크 실리콘을 이용한 모스 트랜지스터의 게이트 길이가 딥 서브마이크로(deep submicron) 영역으로 접어들면, 문턱 전압 근처 또는 그 이하의 전압을 게이트에 인가하면 트랜지스터 채널은 약한 반전 상태가 된다. 이때, 동작 특성을 나타내는 기판 문턱 전압 동작 특성은 채널 길이가 긴 종래의 이상적인 소자의 특성으로부터 벗어나게 된다.

기판 문턱 전압의 특성은 스위칭 소자로서의 모스 트랜지스터의 성능을 결정짓는 중요한 지표이며 이 특성의 기울기가 클수록 소자를 동작시키는데 필요한 전압의 진폭이 작아지고, 고속 저소비 전력의 스위칭 동작이 가능해진다.

그러나, 이러한 리세스 채널을 갖는 트랜지스터는 플래너 타입(planar type)의 트랜지스터보다 큰 바디 효과(body effect)를 갖는다. 상기 바디 효과에 의해 트랜지스터의 문턱 전압이 상승되는 등 문제점이 발생된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 바디 효과가 억제된 반도체 소자를 제공하는데 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 반도체 소자를 형성하는 방법을 제공하는데 있다.

상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는, 기판 상에 구비되는 액티브 패턴들과, 상기 액티브 패턴들 사이에 구비되는 필드 절연막 패턴들과, 상기 필드 절연막 패턴들 하부의 양측면으로부터 수평 방향으로 연장되며 서로 이격된 베리드 절연막 패턴들과, 상기 액티브 패턴들 상에 구비되는 게이트 구조물들과, 상기 베리드 절연막 패턴들로부터 수직 방향으로 이격되고, 게이트 구조물에 인접하도록 액티브 패턴들 표면 부위에 구비되는 불순물 영역들을 한다.

본 발명의 일 실시예에 따르면, 상기 필드 절연막 패턴들 및 베리드 절연막 패턴들은 동일한 물질을 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 상기 반도체 소자는, 상기 베리드 절연막 패턴들 사이에서 수평 방향으로 이격되어 구비되며, 상기 액티브 패턴들을 관통하는 제2 베리드 절연막 패턴들을 더 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 각각의 게이트 구조물들은 상기 액티브 패턴 표면 상에 순차적으로 적층된 게이트 절연막 및 도전 패턴을 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 게이트 구조물들과 각각 전기적으로 연결되며 상기 액티브 패턴 표면 아래로 리세스된 제2 게이트 구조물을 더 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 베리드 절연막 패턴들은 상기 제2 게이트 구조물들과 수직 방향으로 이격되어 구비될 수 있다.

상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 상에 구비되는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 사이에 필드 절연막 패턴들을 형성한다. 상기 필드 절연막 패턴들을 형성하는 동안, 상기 필드 절연막 패턴들 하부의 양측면으로부터 수평 방향으로 연장되며 서로 이격된 베리드 절연막 패턴들을 형성한다. 상기 액티브 패턴들 상에 게이트 구조물들을 형성한다. 상기 베리드 절연막 패턴들로부터 수직 방향으로 이격되고, 게이트 구조물에 인접하도록 액티브 패턴들 표면 부위에 불순물 영역들을 형성한다.

본 발명의 일 실시예에 따르면, 상기 액티브 패턴들은, 상기 기판 상에, 상기 기판과 다른 식각 선택비를 갖는 물질을 포함하며, 제1 방향으로 연장하는 예비 희생 패턴들을 형성하고, 상기 예비 희생 패턴들 및 기판 상에, 상기 기판과 동일한 식각 선택비를 갖는 물질을 포함하는 실리콘막을 형성하고, 상기 실리콘막 및 예비 희생 패턴들을 식각하여, 상기 제1 방향과 수직된 제2 방향으로 연장하는 예비 액티브 패턴들과, 상기 예비 액티브 패턴들을 한정하는 트렌치들과, 상기 예비 액티브 패턴들의 하부 양측 부위에 희생 패턴들을 형성하고, 상기 희생 패턴들을 제거함으로써 형성될 수 있으며, 상기 액티브 패턴들은 하부 양측 부위들에 리세스들을 가질 수 있다.

본 발명의 다른 실시예에 따르면, 상기 실리콘막 및 예비 희생 패턴들을 식 각하는 동안, 상기 기판 표면의 일부가 식각될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 형성 방법에 있어서, 상기 예비 희생 패턴들 사이에서 상기 예비 희생 패턴들과 동일한 방향으로 연장하는 제2 예비 희생 패턴을 형성하는 단계를 더 포함하며, 상기 실리콘막 및 예비 희생 패턴들을 식각하는 동안 상기 제2 예비 희생 패턴도 식각하여 제2 희생 패턴이 형성되고, 상기 희생 패턴들을 제거하는 동안 상기 제2 희생 패턴도 제거하여 액티브 패턴들 중앙 부위들에 홀이 생성될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 필드 절연막 패턴들은, 상기 액티브 패턴들 및 트렌치들이 형성된 기판을 열 산화하여 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막 상에 상기 리세스들 및 트렌치들을 매립하는 제2 필드 절연막을 형성하고, 상기 액티브 패턴들의 상부면들이 노출되도록 상기 제1 필드 절연막 및 제2 필드 절연막의 상부 일부를 연마함으로써 형성될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 필드 절연막 패턴들은, 상기 액티브 패턴들 및 트렌치들이 형성된 기판을 열 산화하여 상기 리세스들을 매립하는 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막 상에 상기 트렌치들을 매립하는 제2 필드 절연막을 형성하고, 상기 액티브 패턴들의 상부면들이 노출되도록 상기 제2 필드 절연막의 상부 일부를 연마함으로써 형성될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 게이트 구조물들은, 상기 필드 절연막 패턴들 및 액티브 패턴들 상에 게이트 절연막 및 도전막을 순차적으로 형성하고, 상기 도전막을 식각하여 도전 패턴들을 형성함으로써 형성될 수 있다.

본 발명의 또 다른 실시예에 따르면, 상기 게이트 구조물들은, 상기 액티브 패턴들 상부를 식각하여 리세스들을 형성하고, 상기 리세스 내측면들, 액티브 패턴들 및 필드 절연막 패턴들 상에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 리세스들을 매립하도록 상기 게이트 절연막 상에 도전막을 형성하고, 상기 도전막을 식각하여 상기 기판 표면 상부로 돌출된 도전 패턴들을 형성함으로써 형성될 수 있다.

상기와 같은 본 발명에 따르면, 상기 베리드 절연막 패턴들에 의하여 기판으로 인가된 바이어스에 의한 바디 효과를 보다 용이하게 조절할 수 있다.

또한, 주변 영역에 구비되는 베리드 절연막 패턴들은 불순물 영역들에 도핑된 불순물들의 이동 경로를 증가시켜 인접한 불순물 영역들로 불순물이 이동하는 것을 억제하며, 이로써, 상기 주변 영역의 집적도를 향상시킬 수 있다.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3", "제4", "제5", "제6", "제7" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3", "제4", "제5", "제6", "제7" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.

이하, 본 발명의 실시예에 따른 반도체 소자 및 이를 형성하기 위한 방법에 대해 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 공정 사시도이고, 도 9는 도 1의 반도체 소자를 Ⅰ-Ⅰ′방향으로 절단한 공정 단면도이며, 도 17은 도 1의 반도체 소자를 Ⅱ-Ⅱ′방향으로 절단한 공정 단면도이다.

도 1, 도 9 및 도 17을 참조하면, 반도체 소자는 기판(100) 상에 구비되며, 상기 반도체 소자는, 제1 액티브 패턴들(130), 제2 액티브 패턴들(136), 제1 필드 절연막 패턴들(148), 제2 필드 절연막 패턴들(152), 제1 트랜지스터들, 제2 트랜지스터들, 제1 베리드 절연막 패턴들(146), 제2 베리드 절연막 패턴들(150)을 포함한다.

기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판일 수 있으며, 본 실시예에서는 상기 기판(100)으로 단결정 구조의 실리콘 기 판(100)을 사용한다. 또한, 상기 기판(100)은 도 1에 도시된 바와 같이, 상부면에 돌출된 부위를 가질 수 있다.

상기 기판(100)은 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역은 메모리 셀들(memory cells)이 구비되는 셀 영역(cell region)일 수 있으며, 제2 영역은 상기 메모리 셀들을 구동하고 제어하기 위한 로직 셀들(logic cells)이 구비되는 주변 영역(peripheral region)일 수 있다.

상기 기판(100)의 제1 영역에는, 제1 액티브 패턴들(130), 제1 필드 절연막 패턴들(148), 제1 베리드 절연막 패턴들(146) 및 제1 트랜지스터들이 구비된다. 상기 기판(100)의 제2 영역에는, 제2 액티브 패턴들(136), 제2 필드 절연막 패턴들(152), 제2 베리드 절연막 패턴들(150) 및 제2 트랜지스터들이 구비된다.

제1 액티브 패턴들(130)은 기판(100)의 제1 영역 상에 제1 방향으로 연장하며 구비된다. 또한, 상기 제1 액티브 패턴들(130)은 상기 기판(100) 표면 일부로부터 연장하는 구조를 가지며, 상기 기판(100)과 실질적으로 동일한 구조와 물질을 포함할 수 있다. 즉, 상기 제1 액티브 패턴들(130)은 단결정 구조의 실리콘을 포함한다.

상기 제1 액티브 패턴들(130)의 하부에는 이후 설명될 제1 베리드 절연막 패턴들(146)이 구비된다. 즉, 상기 제1 베리드 절연막 패턴들(146)에 의해 상기 제1 액티브 패턴들(130)은 상기 기판(100)과 이격된다.

특히, 상기 기판(100)이 돌출된 부위를 갖는 경우, 도 1 및 도 9에 도시된 바와 같이, 상기 제1 베리드 절연막 패턴들(146)은 상기 기판(100)의 돌출 부위 상 에 구비되어 상기 제1 액티브 패턴들(130)과 상기 기판(100)을 이격시킨다.

상기 제1 액티브 패턴들(130)의 상부면은 상기 제1 액티브 패턴들(130) 상에 형성되는 제1 트랜지스터들의 구조에 따라 달라질 수 있다. 예컨대, 상기 제1 트랜지스터들이 플래너 타입(planar type)일 경우, 상기 제1 액티브 패턴들(130)은 평탄한 상부면을 갖는다.

한편, 상기 제1 트랜지스터들이 리세스된 채널을 갖는 RCT(recessed channel transistor)일 경우, 상기 제1 액티브 패턴들(130)의 상부면은 수평한 제1 면과, 상기 제1 면으로부터 수평방향으로 연장하며 상기 제1 면으로부터 하부로 리세스된 제2 면을 포함한다. 즉, 상기 제1 액티브 패턴들(130)의 상부면은 리세스를 갖는다.

여기에서, 이후에 상세하게 설명되겠지만 상기 리세스의 저면은 상기 제1 베리드 절연막 패턴들(146)보다 높게 위치한다.

제1 트랜지스터들은 제1 게이트 구조물들(162)과 제1 소스/드레인들(164)을 포함한다. 상기 제1 게이트 구조물들(162)을 제1 방향과 수직된 제2 방향으로 연장하며, 상기 제1 게이트 구조물들(162)은 제1 게이트 절연막 패턴들과, 제1 도전 패턴들(160)과, 제1 마스크 패턴들(156)을 포함한다.

상기 제1 트랜지스터들이 플래너 타입을 경우, 상기 제1 게이트 구조물들(162)은, 상기 제1 게이트 절연막 패턴들, 제1 도전 패턴들(160) 및 제1 마스크 패턴들(156)이 상기 제1 액티브 패턴들(130) 상에 순차적으로 적층된 구조를 갖는다. 그리고, 상기 제1 소스/드레인들(164)은 상기 제1 게이트 구조물들(162)에 의 해 노출된 제1 액티브 패턴들(130) 표면 부위에 구비된다.

상기 제1 트랜지스터들이 RCT 타입을 경우, 상기 제1 게이트 구조물들(162)은, 상기 리세스 표면 및 제1 액티브 패턴들(130) 표면 일부를 따라 연속적으로 형성되는 제1 게이트 절연막 패턴들(158)과, 상기 리세스를 매립하는 하부와 상기 제1 액티브 패턴들(130) 표면보다 돌출되는 상부를 갖는 제1 도전 패턴들(160)과, 상기 제1 도전 패턴들(160) 상에 구비되는 제1 마스크 패턴들(156)을 포함한다. 그리고, 상기 제1 소스/드레인들(164)은 상기 제1 게이트 구조물들(162)에 의해 노출된 제1 액티브 패턴들(130)의 표면 부위에 구비된다.

제1 필드 절연막 패턴들(148)은 제1 액티브 패턴들(130) 사이에 구비된다. 상기 제1 필드 절연막 패턴들(148)은 산화물을 포함하며, 예컨대 실리콘 산화물을 들 수 있다.

이후에 상세하게 설명되겠지만, 상기 제1 필드 절연막 패턴들(148)은 제1 베리드 절연막 패턴들(146)과 일체형일 수 있다. 따라서, 상기 제1 베리드 절연막 패턴들(146)은 상기 제1 필드 절연막 패턴들(148)과 실질적으로 동일한 물질을 포함할 수 있다.

제1 베리드 절연막 패턴들(146)은 상기 제1 액티브 패턴들(130) 하부에 구비되며, 보다 상세하게, 상기 제1 액티브 패턴들(130) 및 기판(100)의 경계 부위에 구비된다.

상기 제1 베리드 절연막 패턴들(146)은, 기판(100)과 제1 액티브 패턴들(130)과 제1 필드 절연막 패턴들(148)과 접하며 구비된다. 그러나, 상기 제1 베 리드 절연막 패턴들(146)은 상기 제1 게이트 절연막 패턴들(158) 및 제1 소스/드레인들(164)과 접하지 않도록, 상기 제1 게이트 절연막 패턴들(158) 및 제1 소스/드레인들(164)과 이격되어 구비된다.

도 1 및 도 9에 도시된 바와 같이 상기 제1 베리드 절연막 패턴들(146)은 상기 제1 액티브 패턴들(130) 하부 양측면 부위뿐만 아니라 상기 제1 액티브 패턴들(130) 하부 중심 부위에도 구비될 수 있다.

일 예로, 상기 제1 베리드 절연막 패턴들(146)은 상기 제1 소스/드레인들(164)이 구비되는 영역과 대응되는 영역에 구비될 수 있다. 다른 예로, 상기 제1 베리드 절연막 패턴들(146)은 상기 제1 소스/드레인들(164)에 의해 생성되는 채널 영역과 대응되는 영역에 구비될 수 있다.

그러나, 본 발명에서는, 상기 제1 베리드 절연막 패턴들(146)의 위치 또는 제1 베리드 절연막 패턴들(146) 사이의 이격 거리를 한정하지 않는다. 다만, 상기 제1 베리드 절연막 패턴들(146)이 제1 액티브 패턴들(130) 하부 부위에 구비되어, 상기 제1 게이트 절연막 패턴들(158) 및 제1 소스/드레인들(164)들과 이격되도록 구비되면 그것으로 족하다.

상기 제1 베리드 절연막 패턴들(146)은 제1 절연막 패턴들과 일체형일 수 있다. 즉, 도 1 및 도 9에 도시된 바와 같이, 상기 제1 베리드 절연막 패턴들(146)은 상기 제1 절연막 패턴들로부터 연장되어 상기 제1 액티브 패턴들(130) 하부 양측면 또는 중앙 부위를 관통하며 구비될 수 있다.

제2 액티브 패턴들(136)은 상기 기판(100)의 제2 영역 상에 상기 제1 방향과 실질적으로 동일한 방향으로 연장하며 구비된다. 또한, 상기 제2 액티브 패턴들(136)은 상기 기판(100) 표면으로부터 상부로 연장하는 구조를 가지며, 상기 기판(100)과 실질적으로 동일한 구조 및 물질을 포함할 수 있다. 즉, 상기 제2 액티브 패턴들(136)은 단결정 구조의 실리콘을 포함한다.

상기 제2 액티브 패턴들(136)의 상부면은 상기 제2 액티브 패턴들(136) 상에 형성되는 제2 트랜지스터들의 구조에 따라 달라질 수 있다. 본 실시예에서는, 상기 제2 트랜지스터들이 플래너 타입을 가지며, 상기 제2 액티브 패턴들(136)은 평탄한 상부면을 갖는다.

상기 제2 액티브 패턴들(136)에 다른 특징들은 전술한 제1 액티브 패턴들(130)과 실질적으로 동일함으로써, 이에 대한 설명은 생략하기로 한다.

제2 트랜지스터들은 제2 게이트 구조물들(172)과 제2 소스/드레인들(174)을 포함한다. 상기 제2 게이트 구조물들(172)은 상기 제2 방향으로 연장하며 구비되며, 제2 게이트 절연막 패턴들(168)과, 제2 도전 패턴들(170)과, 제2 마스크 패턴들(166)을 포함한다.

본 실시예에서는 상기 제2 트랜지스터들이 플래너 타입을 가지며, 상기 제2 게이트 구조물들(172)은, 상기 제2 게이트 절연막 패턴들(168), 제2 도전 패턴들(170) 및 제2 마스크 패턴들(166)이 상기 제2 액티브 패턴들(136) 상에 순차적으로 적층된 구조를 갖는다. 그리고, 상기 제2 소스/드레인들(174)은 상기 제2 게이트 구조물들(172)에 의해 노출된 제2 액티브 패턴들(136) 표면 부위에 구비된다.

제2 필드 절연막 패턴들(152)은 제2 액티브 패턴들(136) 사이에 구비된다. 상기 제2 필드 절연막 패턴들(152)은 산화물을 포함하며, 상기 제1 필드 절연막 패턴들(148)과 실질적으로 동일한 물질을 포함할 수 있다.

이후에 상세하게 설명되겠지만, 상기 제2 필드 절연막 패턴들(152)은 제2 베리드 절연막 패턴들(150)과 일체형일 수 있다. 따라서, 상기 제2 베리드 절연막 패턴들(150)은 상기 제1 필드 절연막 패턴들(148)과 실질적으로 동일한 물질을 포함할 수 있다.

제2 베리드 절연막 패턴들(150)은 상기 제2 액티브 패턴들(136) 하부에 구비되며, 보다 상세하게 상기 제2 액티브 패턴들(136) 및 기판(100)의 경계 부위에 구비된다.

상기 제2 베리드 절연막 패턴들(150)은, 기판(100)과 제2 액티브 패턴들(136)과 제2 절연막 패턴들과 접하며 구비된다. 그러나, 상기 제2 베리드 절연막 패턴들(150)은 상기 제2 게이트 절연막 패턴들(168) 및 제2 소스/드레인들(174)과 접하지 않도록, 상기 제2 게이트 절연막 패턴들(168) 및 제2 소스/드레인들(174)과 이격되어 구비된다.

도 1 및 도 17에 도시된 바와 같이, 상기 제2 베리드 절연막 패턴들(150)은 상기 제2 액티브 패턴들(136) 하부 양측면 부위에만 구비된다. 상기 제2 베리드 절연막 패턴들(150)이 상기 제2 액티브 패턴들(136) 하부 양측면에 구비됨으로써, 상기 제2 액티브 패턴들(136)의 상부에 구비된 제2 소스/드레인들(174)의 불순물이 인접한 제2 소스/드레인들(174)로 이동하는 거리를 증가시켜, 상기 불순물의 이동을 억제할 수 있다. 또한, 상기 증가된 이동 거리만큼 상기 제2 액티브 패턴 들(136) 사이의 이격 거리를 감소시킬 수 있어, 기판(100)의 제2 영역에 구비되는 반도체 소자의 집적도를 향상시킬 수 있다.

본 발명에서는, 상기 제2 베리드 절연막 패턴들(150)의 이격 거리 또는 상기 제2 베리드 절연막 패턴들(150)이 제2 액티브 패턴들(136) 내에 차지하는 면적 등을 한정하지 않는다. 다만, 상기 제2 베리드 절연막 패턴들(150)이 상기 제2 액티브 패턴들(136) 하부 양측면에서 서로 이격되도록 구비되면 그것으로 족하다.

상기 제2 베리드 절연막 패턴들(150)은 제2 절연막 패턴들과 일체형일 수 있다. 즉, 도 1 및 도 17에 도시된 바와 같이 상기 제2 베리드 절연막 패턴들(150)은 상기 제2 절연막 패턴들로부터 연장되어 상기 제2 액티브 패턴들(136) 하부 양측면에 구비될 수 있다.

이하, 도 1, 도 9 및 도 17에 도시된 반도체 소자를 형성하는 방법에 대하여 설명하기로 한다.

도 2 내지 도 8은 도 1에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들이고, 도 10 내지 도 16은 도 9에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이고, 도 18 내지 도 23은 도 17에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.

도 2, 도 10 및 도 18을 참조하면, 기판(100) 상에 상기 기판(100)과 식각 선택비를 갖는 물질을 포함하는 희생막(102)을 형성한다.

기판(100)은 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역은 셀 영역일 수 있으며, 상기 제2 영역은 주변 영역일 수 있다. 그리고, 상기 기판(100)은 단결정 구조의 실리콘을 포함한다.

상기 희생막(102)은 상기 기판(100) 상에 일차 에피택시얼 성장 공정에 의해 형성된다. 보다 상세하게 설명하면, 상기 기판(100) 상으로 실리콘 소스 및 게르마늄 소스를 제공하여 일차 에피택시얼 성장 공정을 수행하면, 상기 기판(100)은 시드(seed)로 사용되고 상기 기판(100) 상에 상기 기판(100)과 실질적으로 동일한 구조의 실리콘 게르마늄을 포함하는 희생막(102)이 형성된다. 즉, 상기 희생막(102)은 단결정 구조의 실리콘 게르마늄을 포함한다.

이어서, 상기 희생막(102) 상에 실리콘막(104)을 형성한다. 상기 실리콘막(104)은 상기 희생막(102) 상에 이차 에피택시얼 성장 공정에 의해 형성된다. 보다 상세하게 설명하면, 상기 희생막(102) 상으로 실리콘 소스를 제공하여 이차 에피택시얼 성장 공정을 수행하면, 상기 희생막(102)은 시드로 사용되고 상기 희생막(102) 상에 상기 희생막(102)과 실질적으로 동일한 구조의 실리콘막(104)이 형성된다. 즉, 상기 실리콘막(104)은 단결정 구조를 갖는다.

한편, 상기 실리콘막(104)을 형성하는 공정은 선택적으로 수행될 수 있다.

이때, 상기 희생막(102) 및 실리콘막(104)을 상기 기판(100)의 제1 영역 및 제2 영역에 함께 형성된다.

계속해서, 기판(100)의 제1 영역에 형성된 실리콘막(104) 상에 제1 마스크 패턴들(106)을 형성하고, 상기 기판(100)의 제2 영역에 형성된 실리콘막(104) 상에 제2 마스크 패턴들(108)을 형성한다. 이때, 상기 제1 마스크 패턴들(106) 및 제2 마스크 패턴들(108)을 각각 제1 방향으로 연장한다.

도 3, 도 11 및 도 19를 참조하면, 상기 제1 마스크 패턴들(106) 및 제2 마스크 패턴들(108)을 식각 마스크로 사용하여 실리콘막(104) 및 희생막(102)을 식각한다.

상기 식각 공정에 의해 상기 기판(100)의 제1 영역 상에는 예비 제1 희생막 패턴들(112) 및 예비 제1 실리콘막 패턴들(110)이 형성되고, 기판(100)의 제2 영역 상에는 예비 제2 희생막 패턴들(116) 및 예비 제2 실리콘막 패턴들(114)이 형성된다.

상기 예비 제1 희생막 패턴들(112), 예비 제1 실리콘막 패턴들(110), 예비 제2 희생막 패턴들(116) 및 예비 제2 실리콘막 패턴들(114)을 형성한 후, 상기 제1 마스크 패턴들(106) 및 제2 마스크 패턴들(108)을 제거한다.

도 4, 도 12 및 도 20을 참조하면, 상기 예비 제1 희생막 패턴들(112) 및 예비 제1 실리콘막 패턴들(110)을 사이 갭을 매립하도록 기판(100)의 제1 영역 상에 제3 실리콘막(118)을 형성한다.

그리고, 상기 예비 제2 희생막 패턴들(116) 및 예비 제2 실리콘막 패턴들(114) 사이 갭을 매립하도록 기판(100)의 제2 영역 상에 제4 실리콘막(120)을 형성한다.

상기 제3 실리콘막(118) 및 제4 실리콘막(120)을 동시에 형성될 수도 있고, 따로 형성될 수도 있다.

상기 제3 실리콘막(118) 및 제4 실리콘막(120)은 삼차 에피택시얼 성장 공정에 의해 형성될 수 있다. 보다 상세하게 설명하면, 예비 제1 희생막 패턴들(112), 예비 제1 실리콘막 패턴들(110), 예비 제2 희생막 패턴들(116) 및 예비 제2 실리콘막 패턴들(114)이 형성된 기판(100)의 제1 영역 및 제2 영역으로 실리콘 소스를 제공하며, 삼차 에피택시얼 성장 공정을 수행하면, 상기 예비 제1 희생막 패턴들(112), 예비 제1 실리콘막 패턴들(110), 예비 제2 희생막 패턴들(116), 예비 제2 실리콘막 패턴들(114), 기판(100)이 시드로 사용되고, 상기 예비 제1 희생막 패턴들(112) 및 예비 제1 실리콘막 패턴들(110) 사이 갭을 매립하는 제3 실리콘막(118)과, 상기 예비 제2 희생막 패턴들(116) 및 예비 제2 실리콘막 패턴들(114) 사이 갭을 매립하는 제4 실리콘막(120)이 형성된다.

이때, 상기 제3 실리콘막(118) 및 제4 실리콘막(120)은 상기 예비 제1 희생막 패턴들(112), 예비 제1 실리콘막 패턴들(110), 예비 제2 희생막 패턴들(116), 예비 제2 실리콘막 패턴들(114), 기판(100)과 실질적으로 동일한 구조를 갖는다. 즉, 상기 예비 제1 희생막 패턴들(112), 예비 제1 실리콘막 패턴들(110), 예비 제2 희생막 패턴들(116), 예비 제2 실리콘막 패턴들(114), 기판(100)이 단결정 구조를 가짐으로써, 상기 제3 실리콘막(118) 및 제4 실리콘막(120)은 단결정 구조를 갖는다.

이어서, 상기 제3 실리콘막(118) 상에 제3 마스크 패턴들(122)을 형성하고, 상기 제4 실리콘막(120) 상에 제4 마스크 패턴들(124)을 형성한다. 상기 제3 마스크 패턴들(122) 및 제4 마스크 패턴들(124)을 실질적으로 동일한 방향으로 연장하 며, 상기 제1 방향과는 다른 제2 방향으로 연장한다. 예를 들면, 상기 제2 방향은 상기 제1 방향과 수직된 방향일 수 있다.

도 5, 도 13 및 도 21을 참조하면, 상기 제3 마스크 패턴들(122)을 식각 마스크로 사용하여 상기 제3 실리콘막(118), 예비 제1 실리콘막 패턴들(110) 및 예비 제1 희생막 패턴들(112)을 식각하여, 제1 트렌치들(132)을 형성한다.

상기 제4 마스크 패턴들(124)을 식각 마스크로 사용하여 상기 제4 실리콘막(120), 예비 제2 실리콘막 패턴들(114) 및 예비 제2 희생막 패턴들(116)을 식각하여, 제2 트렌치들(140)을 형성한다.

또한, 상기 식각 공정에 의해, 상기 기판(100)의 제1 영역 상에는 제1 희생막 패턴들(126)과, 제1 실리콘막 패턴들(128) 및 제3 실리콘막 패턴들(129)을 포함하는 제1 액티브 패턴들(130)이 형성된다.

상기 기판(100)의 제2 영역 상에는, 제2 희생막 패턴들(133)과, 상기 제2 실리콘막 패턴들(134) 및 제4 실리콘막 패턴들(135)을 포함하는 제2 액티브 패턴들(136)이 형성된다.

상기 식각 공정을 수행하는 동안 상기 기판(100) 표면 일부가 식각될 수 있다. 따라서, 도 5, 도 13 및 도 21에 도시된 바와 같이 제1 트렌치들(132) 및 제2 트렌치들(140)은 상기 기판(100)의 표면보다 낮은 저면을 가질 수 있다.

상기 제1 희생막 패턴들(126), 제1 액티브 패턴들(130), 제2 희생막 패턴들(133) 및 제2 액티브 패턴들(136)이 형성되지 않은 부위는, 상기 제1 희생막 패턴들(126), 제1 액티브 패턴들(130), 제2 희생막 패턴들(133) 및 제2 액티브 패턴 들(136)은 형성된 부위보다 낮은 상부면을 갖게 된다.

상기 제1 희생막 패턴들(126), 제1 액티브 패턴들(130), 제2 희생막 패턴들(133) 및 제2 액티브 패턴들(136)을 형성한 후, 상기 제3 마스크 패턴들(122) 및 제4 마스크 패턴들(124)을 제거된다.

도 6, 도 14 및 도 22를 참조하면, 상기 제1 희생막 패턴들(126) 및 제2 희생막 패턴들(133)을 제거한다.

이때, 상기 제1 희생막 패턴들(126) 및 제2 희생막 패턴들(133)은 실리콘 게르마늄을 포함하며, 상기 기판(100), 제1 액티브 패턴들(130) 및 제2 액티브 패턴들(136)은 실리콘을 포함하고 있어, 실리콘 게르마늄이 제거되는 동안 실리콘이 실질적으로 거의 식각되지 않은 식각액을 이용하여 상기 제1 희생막 패턴들(126) 및 제2 희생막 패턴들(133)을 식각할 수 있다.

상기 제1 희생막 패턴들(126) 및 제2 희생막이 제거된 부위에 각각 제1 개구들(142) 및 제2 개구들(144)이 형성된다.

도시된 바와 같이 상기 제2 개구들(144)은 제1 액티브 패턴들(130) 및 기판(100)의 제1 영역 경계 부위에서, 상기 제1 액티브 패턴들(130)의 양측면 부위 및 중심 부위에 형성된다.

한편, 제2 개구들(144)은 상기 제2 액티브 패턴들(136) 및 기판(100)의 제2 영역 경계 부위에서, 상기 제2 액티브 패턴들(136) 양측면 부위에만 형성된다.

도 7, 도 15 및 도 23을 참조하면, 상기 기판(100)의 제1 영역 상에, 상기 제1 개구들(142) 및 제1 트렌치들(132)을 매립하는 제1 필드 절연막 패턴들(148)을 형성한다.

상기 기판(100)의 제2 영역 상에 상기 제2 개구들(144) 및 제2 트렌치들(140)을 매립하는 제2 필드 절연막 패턴들(152)을 형성한다.

상기 제1 필드 절연막 패턴들(148) 및 제2 필드 절연막 패턴들(152)을 형성하는 공정을 보다 상세하게 설명하면, 우선, 제1 트렌치들(132), 제1 개구들(142), 제2 트렌치들(140) 및 제2 개구들(144)이 형성된 기판(100)을 열 산화하여 제1 필드 절연막(도시되지 않음)을 형성한다. 상기 제1 필드 절연막 상에 상기 제1 트렌치들(132), 제1 개구들(142), 제2 트렌치들(140) 및 제2 개구들(144)들 매립하는 제2 필드 절연막(도시되지 않음)을 형성한다.

상기 제2 필드 절연막은 실리콘 산화물을 포함할 수 있으며, 상기 실리콘 산화물의 예로서는, USG(undoped silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), FSG(fluoride silicate glass), TOSZ(tonen silazene), O₃-TEOS USG(O₃-tetra-ethyl-ortho-silicate undoped silicate glass) 또는 고밀도 플라즈마(high density plasma) 산화물을 들 수 있다.

이때, 상기 제1 필드 절연막에 의해 상기 제1 개구들(142) 및 제2 개구들(144)이 매립될 수 있으며, 이로써, 제1 베리드 절연막 패턴들(146) 및 제2 베리드 절연막 패턴들(150)을 형성할 수 있다.

상기 제1 필드 절연막에 의해 상기 제1 개구들(142) 및 제2 개구들(144)이 매립되지 않은 경우, 상기 제1 필드 절연막 상에 형성되는 제2 필드 절연막에 의해 상기 제1 개구들(142) 및 제2 개구들(144)이 매립될 수 있으며, 이로써, 제1 베리드 절연막 패턴들(146) 및 제2 베리드 절연막 패턴들(150)이 각각 형성될 수 있다.

이어서, 상기 제1 액티브 패턴들(130) 및 제2 액티브 패턴들(136)의 상부면이 노출되도록 제2 필드 절연막의 상부를 연마하여, 기판(100)의 제1 영역에 제1 필드 절연막 패턴들(148)을, 기판(100)의 제2 영역에 제2 필드 절연막 패턴들(152)을 각각 형성한다. 상기 연마 공정으로는 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마 및 에치-백의 혼합 공정 등을 들 수 있다.

상세하게 도시되어 있지는 않지만, 상기 제1 트렌치들(132) 및 제2 트렌치들(140)의 표면 손상을 치유하기 위하여 상기 제1 개구들(142), 제2 개구들(144), 제1 트렌치들(132) 및 제2 트렌치들(140)의 표면을 따라 열 산화막을 형성한다. 이어서, 상기 열 산화막 상에 상기 열 산화막의 표면 프로파일을 따라 질화 라이너막을 연속적으로 형성할 수 있다. 상기 질화 라이너막은 이후 형성되는 제1 소스/드레인들(164) 또는 제2 소스/드레인들(174)에 도핑된 불순물이 확산되는 것을 억제하는 기능을 한다.

상기 열 산화막 및 질화 라이너막을 형성하는 동안 상기 제1 개구들(142) 및 제2 개구가 상기 열 산화막 및 질화 라이너막에 의해 매립될 수도 있다.

상기와 같은 방법으로 형성된 제1 베리드 절연막 패턴들(146)과 제2 베리드 절연막 패턴들(150)은 기판(100)으로 소정의 전압을 인가함으로써 발생되는 바디 효과를 용이하게 조절할 수 있다. 특히, 상기 제2 베리드 절연막 패턴들(150)이 상 기 제2 액티브 패턴들(136) 하부 양측면에 구비됨으로써, 상기 제2 액티브 패턴들(136)의 상부에 구비된 제2 소스/드레인들(174)의 불순물이 인접한 제2 소스/드레인들(174)로 이동하는 거리를 증가시켜, 상기 불순물의 이동을 억제할 수 있다. 또한, 상기 증가된 이동 거리만큼 상기 제2 액티브 패턴들(136) 사이의 이격 거리를 감소시킬 수 있어, 기판(100)의 제2 영역에 구비되는 반도체 소자의 집적도를 향상시킬 수 있다.

도 8 및 도 16을 참조하면, 기판(100)의 제1 영역의 제1 액티브 패턴들(130) 상에 제5 마스크 패턴들(도시되지 않음)을 형성한다. 상기 제5 마스크 패턴들을 식각 마스크로 사용하여 상기 제1 액티브 패턴들(130)을 식각하여 리세스들(154)을 형성한다. 상기 리세스들(154)을 형성한 후, 상기 제5 마스크 패턴들은 제거될 수 있다.

이때, 상기 리세스들(154)은 상기 제1 베리드 절연막 패턴들(146)을 노출시키지 않도록 상기 제1 베리드 절연막 패턴들(146) 상부면들보다 높은 저면을 갖는다.

다시 도 1, 도 9 및 도 17을 참조하면, 상기 제1 액티브 패턴들(130) 상에 제1 트랜지스터들을 형성하고, 상기 제2 액티브 패턴들(136)에 제2 트랜지스터들을 형성한다.

상기 제1 트랜지스터들의 형성 공정을 보다 상세하게 설명하면, 상기 제1 액티브 패턴들(130)의 표면을 따라 제1 게이트 절연막(도시되지 않음)을 형성한다. 상기 제1 게이트 절연막은 산화물을 포함하며, 화학 기상 증착 공정 또는 열 산화 공정을 수행함으로써 형성될 수 있다. 이때, 상기 제1 게이트 절연막이 상기 리세스들(154)을 매립하지 않도록 한다. 이어서, 상기 제1 게이트 절연막이 형성된 리세스들(154)을 매립하며 상기 제1 액티브 패턴들(130) 상에 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막은 다수의 도전층이 적층된 구조를 가질 수 있다. 상기 제1 도전막 상에 제6 마스크 패턴들(156)을 형성하고, 상기 제6 마스크 패턴들(156)을 식각 마스크로 사용하여 제1 도전막 및 제1 게이트 절연막을 식각하여, RCT 구조의 제1 게이트 구조물들(162)을 형성한다. 계속해서, 상기 제1 게이트 구조물들(162)에 의해 노출된 제1 액티브 패턴들(130) 표면 부위에 제1 소스/드레인들(164)을 형성한다. 이로써, 제1 게이트 구조물들(162) 및 제1 소스/드레인들(164)을 포함하는 제1 트랜지스터들을 형성할 수 있다.

상기 제2 트랜지스터들의 형성 공정을 보다 상세하게 설명하면, 상기 제2 액티브 패턴들(136) 상에 제2 게이트 절연막을 형성한다. 상기 제2 게이트 절연막(도시되지 않음)은 상기 제1 게이트 절연막과 실질적으로 동일할 수 있다. 상기 제2 게이트 절연막 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 상기 제1 도전막과 실질적으로 동일할 수 있다. 상기 제2 도전막 상에 제7 마스크 패턴들(166)을 형성하고, 상기 제7 마스크 패턴들(166)을 식각 마스크로 사용하여 상기 제2 도전막 및 제2 게이트 절연막을 식각하여, 플래너 구조의 제2 게이트 구조물들(172)을 형성한다. 상기 제2 게이트 구조물들(172)에 의해 노출된 제2 액티브 패턴들(136) 표면 부위에 제2 소스/드레인들(174)을 형성한다. 이로써, 제2 게이트 구조물들(172) 및 제2 소스/드레인들(174)을 포함하는 제2 트랜지스터들을 형성할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 제1 베리드 절연막 패턴들과 제2 베리드 절연막 패턴들은 기판으로 소정의 전압을 인가함으로써 발생되는 바디 효과를 억제할 수 있다.

또한, 상기 제2 베리드 절연막 패턴들이 상기 제2 액티브 패턴들 하부 양측면에 구비됨으로써, 상기 제2 액티브 패턴들의 상부에 구비된 제2 불순물 영역들의 불순물이 인접한 제2 불순물 영역들로 이동하는 거리를 증가시켜, 상기 불순물의 이동을 억제할 수 있다.

그리고, 상기 증가된 이동 거리만큼 상기 제2 액티브 패턴들 사이의 이격 거리를 감소시킬 수 있어, 기판의 제2 영역에 구비되는 반도체 소자의 집적도를 향상시킬 수 있다.

채널 영역 및 소스/드레인이 형성된 위치로부터 이격되어 구비된 베리드 절연막 패턴들에 의해 기판으로 인가하는 바이어스를 조절할 수 있다. 상기 조절 가능한 바이어스를 이용하여 바디 효과를 용이하게 조절할 수 있어, 상기 베리드 절연막 패턴들을 포함하는 리세스 채널 트랜지스터들의 신뢰도를 향상시킬 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

기판 상에 구비되는 액티브 패턴들(active patterns);

상기 액티브 패턴들 사이에 구비되는 필드 절연막 패턴들(field isolation pattern);

상기 필드 절연막 패턴들 하부의 양측면으로부터 수평 방향으로 연장되며 서로 이격된 베리드 절연막 패턴들(buried isolation patterns);

상기 액티브 패턴들 상에 구비되는 게이트 구조물들(gate structures); 및

상기 베리드 절연막 패턴들로부터 수직 방향으로 이격되고, 게이트 구조물에 인접하도록 액티브 패턴들 표면 부위에 구비되는 불순물 영역들을 포함하는 반도체 소자.
제1항에 있어서, 상기 필드 절연막 패턴들 및 베리드 절연막 패턴들은 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 베리드 절연막 패턴들 사이에서 수평 방향으로 이격되어 구비되며, 상기 액티브 패턴들을 관통하는 제2 베리드 절연막 패턴들을 더 포함하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 각각의 게이트 구조물들은 상기 액티브 패턴들 표면 상에 순차적으로 적층된 게이트 절연막 및 도전 패턴들을 포함하는 것을 특징으로 하는 반도체 소자.
제4항에 있어서, 상기 게이트 구조물들과 각각 전기적으로 연결되며 상기 액티브 패턴들 표면 아래로 리세스된 제2 게이트 구조물을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제5항에 있어서, 상기 베리드 절연막 패턴들은 상기 제2 게이트 구조물들과 수직 방향으로 이격되어 구비되는 것을 특징으로 하는 반도체 소자.
기판 상에 구비되는 액티브 패턴들을 형성하는 단계;

상기 액티브 패턴들 사이에 필드 절연막 패턴들을 형성하는 단계;

상기 필드 절연막 패턴들을 형성하는 동안, 상기 필드 절연막 패턴들 하부의 양측면으로부터 수평 방향으로 연장되며 서로 이격된 베리드 절연막 패턴들을 형성하는 단계;

상기 액티브 패턴들 상에 게이트 구조물들을 형성하는 단계; 및

상기 베리드 절연막 패턴들로부터 수직 방향으로 이격되고, 게이트 구조물에 인접하도록 액티브 패턴들 표면 부위에 불순물 영역들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
제7항에 있어서, 상기 액티브 패턴들을 형성하는 단계는,

상기 기판 상에, 상기 기판과 다른 식각 선택비를 갖는 물질을 포함하며, 제1 방향으로 연장하는 예비 희생 패턴들을 형성하는 단계;

상기 예비 희생 패턴들 및 기판 상에, 상기 기판과 동일한 식각 선택비를 갖는 물질을 포함하는 실리콘막을 형성하는 단계;

상기 실리콘막 및 예비 희생 패턴들을 식각하여, 상기 제1 방향과 수직된 제2 방향으로 연장하는 예비 액티브 패턴들과, 상기 예비 액티브 패턴들을 한정하는 트렌치들(trenches)과, 상기 예비 액티브 패턴들의 하부 양측 부위에 희생 패턴들을 형성하는 단계; 및

상기 희생 패턴들을 제거하여 하부 양측 부위들에 리세스들(recesses)을 갖는 액티브 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제8항에 있어서, 상기 실리콘막 및 예비 희생 패턴들을 식각하는 동안, 상기 기판 표면의 일부가 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.
제8항에 있어서, 상기 예비 희생 패턴들 사이에서 상기 예비 희생 패턴들과 동일한 방향으로 연장하는 제2 예비 희생 패턴들을 형성하는 단계를 더 포함하며, 상기 실리콘막 및 예비 희생 패턴들을 식각하는 동안 상기 제2 예비 희생 패턴들도 식각하여 제2 희생 패턴들이 형성되고, 상기 희생 패턴들을 제거하는 동안 상기 제 2 희생 패턴들도 제거하여 액티브 패턴들 중앙 부위들에 홀(holes)이 생성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
제8항에 있어서, 상기 필드 절연막 패턴들을 형성하는 단계는,

상기 액티브 패턴들 및 트렌치들이 형성된 기판을 열 산화하여 제1 필드 절연막을 형성하는 단계;

상기 제1 필드 절연막 상에 상기 리세스들 및 트렌치들을 매립하는 제2 필드 절연막을 형성하는 단계; 및

상기 액티브 패턴들의 상부면들이 노출되도록 상기 제1 필드 절연막 및 제2 필드 절연막의 상부 일부를 연마하여 필드 절연막 패턴들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
제8항에 있어서, 상기 필드 절연막 패턴들을 형성하는 단계는,

상기 액티브 패턴들 및 트렌치들이 형성된 기판을 열 산화하여 상기 리세스들을 매립하는 제1 필드 절연막을 형성하는 단계;

상기 제1 필드 절연막 상에 상기 트렌치들을 매립하는 제2 필드 절연막을 형성하는 단계; 및

상기 액티브 패턴들의 상부면들이 노출되도록 상기 제2 필드 절연막의 상부 일부를 연마하여 필드 절연막 패턴들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
제7항에 있어서, 상기 게이트 구조물들을 형성하는 단계는,

상기 필드 절연막 패턴들 및 액티브 패턴들 상에 게이트 절연막 및 도전막을 순차적으로 형성하는 단계; 및

상기 도전막을 식각하여 도전 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
제7항에 있어서, 상기 게이트 구조물들을 형성하는 단계는,

상기 액티브 패턴들 상부를 식각하여 리세스들을 형성하는 단계;

상기 리세스 내측면들, 액티브 패턴들 및 필드 절연막 패턴들 상에 게이트 절연막을 형성하는 단계;

상기 게이트 절연막이 형성된 리세스들을 매립하도록 상기 게이트 절연막 상에 도전막을 형성하는 단계; 및

상기 도전막을 식각하여 상기 기판 표면 상부로 돌출된 도전 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.