KR20080103893A - 유기 반도체 소자 및 유기 반도체 박막 - Google Patents
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Abstract
유기 반도체 소자가, 2개의 π전자를 단위로 한 산화 혹은(또는) 환원 기구를 가지고, 2차원적 혹은 3차원적인 전도 경로를 가지는 유기 반도체 재료로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것에 의해, 저온(예를 들면, 실온)에서 유기 용매에 용해시킬 수 있고, 도포 프로세스에서의 사용에 적합한 유기 반도체 재료로 구성된 유기 반도체 박막에 의거하는 유기 반도체 박막을 구비한 유기 반도체 소자를 제공할 수가 있다.
Description
본 발명은, 유기 반도체 박막 및, 그 유기 반도체 박막으로 구성된 유기 반도체 소자에 관한 것이다.
현재, 많은 전자기기에 이용되고 있는 박막 트랜지스터(Thin Film Transistor, TFT)를 포함하는 전계 효과형 트랜지스터(FET)는, 예를 들면 실리콘 반도체 기판 혹은(또는) 실리콘 반도체층에 형성된 채널 형성 영역 및 소스/드레인 영역(소스/드레인 전극), 실리콘 반도체 기판 표면 혹은 실리콘 반도체층 표면에 형성된 SiO2로 이루어지는 게이트 절연층과, 게이트 절연층을 거쳐서 채널 형성 영역과 대향해서 설치된 게이트 전극으로 구성되어 있다. 혹은 또, 지지체(支持體) 위에 형성된 게이트 전극, 게이트 전극 위를 포함하는 지지체 위에 형성된 게이트 절연층과, 게이트 절연층 위에 형성된 채널 형성 영역 및 소스/드레인 영역(소스/드레인 전극)으로 구성되어 있다. 그리고, 이들 구조를 가지는 전계 효과형 트랜지스터의 제작(作製)에는, 매우 고가인 반도체 제조 장치가 사용되고 있으며, 제조 코스트의 저감이 강하게 요망되고 있다.
그래서, 근래에(최근에), 소위 유기 반도체 장치의 연구가 예의(銳意) 진행되고 있다. 예를 들면, 폴리아센 화합물의 일종으로 유기 반도체 재료인 펜타센 박막을 증착법에 의해서 성막하는 것에 의해 얻어진 채널 형성 영역에 있어서는, 이동도(移動度)(이동 용이도(易動度))가 1㎠·V-1·초-1을 초과하는 FET의 제작이 가능한 것이 알려져 있다. 따라서, 펜타센을 이용하면, 뛰어난 특성을 나타내는 FET가 제조가능하다는 기대가 크다.
그렇지만, 폴리아센 화합물은, 벤젠환이 직선 모양으로 연결(繫)된 화합물이며, 치환기를 갖지 않는 폴리아센 화합물은, 벤젠환의 수가 증가함에 따라서, 유기 용매에 녹기(용해하기) 어렵게 되는 성질을 가지고 있다. 특히, 벤제환이 5개 늘어선(連) 벤타센 이상의 폴리아센 화합물에 있어서는, 대부분의 유기 용매에 대해서 용해성을 잃고, 스핀코팅법 등에 의거해서 균일한 막을 형성하는 것은 매우 곤란하며, 비록 가능하다고 해도, 극히 한정된 유기 용매, 온도 조건(예를 들면, 트리클로로벤젠, 60∼180℃)으로 되어 버린다. 또, 벤젠환의 수가 증가함에 따라서, 안정성이 나빠지고, 벤타센은 공기중의 산소로 산화되는 것이 널리 알려져 있다. 즉, 펜타센은, 산화 내성(耐性)이 나쁘다.
폴리아센 화합물에 치환기를 도입한 예로서, 2, 3, 9, 10-테트라메틸펜타센이 보고되어 있다(Wudl and Bao, Adv. Mater Vol 15, No 3(1090-1093), 2003 참조). 그렇지만, 이 2, 3, 9, 10-테트라메틸펜타센은, 따뜻하게 한(데운) o-디클로로벤젠에 조금 녹는 정도이며, 실제로는, 진공 증착법으로 FET를 구성하는 채널 형성 영역을 형성하고 있다.
또, 일본 특개(特開) 제2004-256532에도, 2, 3, 9, 10-테트라메틸펜타센이나 2,3-디메틸펜타센은 o-디클로로벤젠에 용해하는 것이 기재되어 있다. 그렇지만, 120℃에서 용해시키고 있으며, 실제로 실온에서 용해한다는 취지의 기재는 없다.
이상에서 설명한 바와 같이, 폴리아센 화합물은, 유기 반도체 재료로서 뛰어난 기능이 기대되고 있는 화합물이지만, 저온(예를 들면, 실온)에서 유기 용매에 용해시키는 것이 어렵고, 스핀코팅법, 인쇄법, 스프레이법으로 예시되는 진공 기술을 이용하지 않는 방법에서의 사용에 적합하지 않다.
따라서, 본 발명의 목적은, 저온(예를 들면, 실온)에서 유기 용매에 용해시킬 수 있고, 도포 프로세스에서의 사용에 적합한 유기 반도체 재료로 구성된 유기 반도체 박막과, 이러한 유기 반도체 재료에 의거하는 유기 반도체 박막을 구비한 유기 반도체 소자를 제공하는 것에 있다.
상기의 목적을 달성하기 위한 본 발명의 제1 양태(態樣)에 관계된(따른) 유기 반도체 소자는, 2개의 π전자를 단위로 한 산화 혹은 환원 기구를 가지고, 2차원적 혹은 3차원적인 전도 경로를 가지는 유기 반도체 재료로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제2 양태에 관계된 유기 반도체 소자는, 하기의 일반식 (1)을 가지는 유기 반도체 재료(단, 벤젠환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정(正)의 정수(整數)이다)로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것을 특징으로 한다.
[화학식 1]
상기의 목적을 달성하기 위한 본 발명의 제3 양태에 관계된 유기 반도체 소자는, 하기의 일반식 (2)를 가지는 유기 반도체 재료(단, 티오펜환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것을 특징으로 한다.
[화학식 2]
상기의 목적을 달성하기 위한 본 발명의 제1 양태에 관계된 유기 반도체 박막은, 상기의 일반식 (1)을 가지는 유기 반도체 재료(단, 벤젠환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성되어 있는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제2 양태에 관계된 유기 반도체 박막은, 상기의 일반식 (2)를 가지는 유기 반도체 재료(단, 티오펜환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성되어 있는 것을 특징으로 한다.
본 발명의 제2 양태 혹은 제3 양태에 관계된 유기 반도체 소자, 혹은 본 발명의 제1 양태 혹은 제2 양태에 관계된 유기 반도체 박막에 있어서, 치환기는, 알킬기(CmH2m +1-이며, m=1, 2, 3…), 또는 할로겐 원자(구체적으로는, F 원자, Cl 원자, Br 원자 혹은 I원자)로 할 수가 있다. 이와 같이, 상술한 물질의 공액환(共役環; conjugated ring)에 붙이는 수소 원자를 각종 치환기로 치환하는 것에 의해서, 분자의 이온화 포텐셜이나 용해성, 입체 장해(立體障害)를 제어하는 것이 가능하게 된다. 벤젠환 혹은 티오펜환을 구성하는 수소 원자의 모두 혹은 일부에, 치환기를 도입하는 것이 가능하다.
본 발명의 제2 양태 혹은 제3 양태에 관계된 유기 반도체 소자, 혹은 본 발명의 제1 양태 혹은 제2 양태에 관계된 유기 반도체 박막에 있어서, n=0인 경우에는 4량체가 구성되고, n=1인 경우에는 6량체가 구성되고, n=2인 경우에는 8량체가 구성되고, n=3인 경우에는 10량체가 구성되지만, 이들을 총칭해서, 유연체(類緣體; analogues)라고 부르는 경우가 있다.
본 발명의 유기 반도체 재료는, 실온에서, 다종 다양(多種多樣)한 유기 용매에 용해할 수 있고, 상온에서, 스핀코팅법 ; 침지(浸漬)(딥 코팅)법 ; 에어 닥터 코팅법, 블레이드 코팅법, 로드 코팅법, 나이프 코팅법, 스퀴즈 코팅법, 리버스 롤 코팅법, 트랜스퍼 롤 코팅법, 그라비어 코팅법, 키스 코팅법, 캐스트 코팅법, 스프레이 코팅법, 슬릿 오리피스 코팅법, 캘린더 코팅법, 다이 코팅법이라고 하는 각종 코팅법 ; 스크린 인쇄법이나 잉크젯 인쇄법, 오프셋 인쇄법, 그라비어 인쇄법이라고 하는 각종 인쇄법 ; 캐스팅법 ; 스프레이법 등의, 도포 프로세스에 필요로 되는 양을, 탄화 수소계 용매(예를 들면, 헥산, 헵탄, 옥탄, 시클로헥산), 에스테르계 용매(예를 들면, 초산 에틸, 부티로락톤), 알콜계 용매(예를 들면, 옥타놀, 헥사놀, 벤질 알콜), 방향족계 용매(예를 들면, 톨루엔, 메시틸렌, 벤젠), 에테르계 용매(예를 들면, 디에틸 에테르, 테트라히드로푸란), 할로겐계 용매(예를 들면, 클로로포름, 디클로로메탄), 케톤계 용매(예를 들면, 아세톤, 시클로펜타논) 등의, 다종 다양한 유기 용매에 용해할 수가 있다.
본 발명의 유기 반도체 소자는, 소스/드레인 전극, 소스/ 드레인 전극과 소스/드레인 전극 사이에 끼워 유지(挾; hold)된 채널 형성 영역, 게이트 절연층과, 게이트 절연층을 거쳐서 채널 형성 영역과 대향해서 설치된 게이트 전극으로 이루어지며, 유기 반도체 박막에 의해서 채널 형성 영역이 구성되어 있는 구성, 즉 유기 전계 효과형 트랜지스터(유기 FET)로 할 수가 있다.
여기서, 유기 전계 효과형 트랜지스터의 구체적인 구조로서, 이하의 4종류의 구조를 예시할 수 있다. 또한, 본 발명의 제1 양태∼제3 양태에 관계된 유기 반도체 소자를 구성하는 유기 반도체 박막, 혹은 본 발명의 제1 양태 혹은 제2 양태에 관계된 유기 반도체 박막을 총칭해서, 이하, 단지(간단히), 본 발명의 유기 반도체 박막이라고 부르는 경우가 있다.
즉, 제1 구조를 가지는 유기 전계 효과형 트랜지스터는, 소위 보텀 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터이며,
(A) 기체(基體; substrate) 위에 형성된 게이트 전극,
(B) 게이트 전극 및 기체 위에 형성된 게이트 절연층,
(C) 게이트 절연층 위에 형성된 소스/드레인 전극과,
(D) 소스/드레인 전극 사이로서 게이트 절연층 위에 형성된, 본 발명의 유기 반도체 박막으로 이루어지는 채널 형성 영역
을 구비하고 있다.
또, 제2 구조를 가지는 유기 전계 효과형 트랜지스터는, 소위 보텀 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터이며,
(A) 기체 위에 형성된 게이트 전극,
(B) 게이트 전극 및 기체 위에 형성된 게이트 절연층,
(C) 게이트 절연층 위에 형성된, 본 발명의 유기 반도체 박막으로 이루어지는 채널 형성 영역과,
(D) 유기 반도체 박막 위에 형성된 소스/드레인 전극
을 구비하고 있다.
나아가서는, 제3 구조를 가지는 유기 전계 효과형 트랜지스터는, 소위 톱 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터이며,
(A) 기체 위에 형성된, 본 발명의 유기 반도체 박막으로 이루어지는 채널 형성 영역,
(B) 유기 반도체 박막 위에 형성된 소스/드레인 전극,
(C) 소스/드레인 전극 및 유기 반도체 박막 위에 형성된 게이트 절연층과,
(D) 게이트 절연층 위에 형성된 게이트 전극
을 구비하고 있다.
또, 제4 구조를 가지는 유기 전계 효과형 트랜지스터는, 소위 톱 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터이며,
(A) 기체 위에 형성된 소스/드레인 전극,
(B) 소스/드레인 전극 및 기체 위에 형성된, 본 발명의 유기 반도체 박막으로 이루어지는 채널 형성 영역,
(C) 유기 반도체 박막 위에 형성된 게이트 절연층과,
(D) 게이트 절연층 위에 형성된 게이트 전극
을 구비하고 있다.
여기서, 게이트 절연층을 구성하는 재료로서, 산화 규소계 재료, 질화 규소(SiNY), Al2O3, 금속 산화물 고유전 절연막으로서 예시되는 무기계 절연 재료 뿐만 아니라, 폴리메틸 메타크릴레이트(PMMA)나 폴리비닐페놀(PVP), 폴리에틸렌 테레프탈레이트(PET), 폴리옥시메틸렌(POM), 폴리염화 비닐, 폴리불화 비닐리덴, 폴리술폰, 폴리카보네이트(PC), 폴리비닐 알콜(PVA), 폴리이미드로서 예시되는 유기계 절연 재료를 들 수 있고, 이들의 조합을 이용할 수도 있다. 또한, 산화 규소계 재료로서, 이산화 실리콘(SiO2), BPSG, PSG, BSG, AsSG, PbSG, 산화 질화 실리콘(SiON), SOG(스핀 온 글라스), 저유전율 SiOX계 재료(예를 들면, 폴리아릴에테르, 시클로퍼플루오로카본 폴리머 및 벤조시클로부텐, 환상(環狀) 불소 수지, 폴리테트라플루오로에틸렌, 불화 아릴에테르, 불화 폴리이미드, 아몰퍼스 카본, 유기 SOG)를 예시할 수가 있다.
게이트 절연층의 형성 방법으로서, 스크린 인쇄법이나 잉크젯 인쇄법, 오프셋 인쇄법, 그라비어 인쇄법이라고 하는 각종 인쇄법 ; 에어 닥터 코팅법, 블레이드 코팅법, 로드 코팅법, 나이프 코팅법, 스퀴즈 코팅법, 리버스 롤 코팅법, 트랜스퍼 롤 코팅법, 그라비어 코팅법, 키스 코팅법, 캐스트 코팅법, 스프레이 코팅법, 슬릿 오리피스 코팅법, 캘린더 코팅법, 다이 코팅법이라고 하는 각종 코팅법 ; 침지법 ; 캐스팅법 ; 스핀코팅법 ; 스프레이법 ; 각종 CVD법 ; 및, 각종 PVD법 중의 어느하나를 들 수 있다. 여기서, PVD법으로서, (a) 전자빔 가열법, 저항 가열법, 플래시 증착 등의 각종 진공 증착법, (b) 플라즈마 증착법, (c) 2극 스퍼터링법, 직류 스퍼터링법, 직류 마그네트론 스퍼터링법, 고주파 스퍼터링법, 마그네트론 스퍼터링법, 이온 빔 스퍼터링법, 바이어스 스퍼터링법 등의 각종 스퍼터링법, (d) DC(direct current)법, RF법, 다음극법, 활성화 반응법, 전계 증착법, 고주파 이온 플레이팅법, 반응성 이온 플레이팅법 등의 각종 이온 플레이팅법을 들 수가 있다.
혹은 또, 게이트 절연층은, 게이트 전극의 표면을 산화 혹은 질화하는 것에 의해서 형성할 수 있고, 게이트 전극의 표면에 산화막이나 질화막을 성막함으로써 얻을 수도 있다. 게이트 전극의 표면을 산화하는 방법으로서, 게이트 전극을 구성하는 재료에도 의존하지만, 열산화법, O2 플라즈마를 이용한 산화법, 양극(陽極) 산화법을 예시할 수 있다. 또, 게이트 전극의 표면을 질화하는 방법으로서, 게이트 전극을 구성하는 재료에도 의존하지만, N2 플라즈마를 이용한 질화법을 예시할 수 있다. 혹은 또, 예를 들면 금(Au)으로 게이트 전극을 구성하는 경우, 일단(一端; one end)을 메르캅토기로 수식(修飾; modify)된 직쇄상(直鎖狀) 탄화 수소와 같이, 게이트 전극과 화학적으로 결합을 형성할 수 있는 관능기를 가지는 절연성 분자에 의해서, 침지법 등의 방법으로 자기 조직적(自己組織的)으로 게이트 전극 표면을 피복함으로써, 게이트 전극의 표면에 게이트 절연층을 형성할 수도 있다.
나아가서는, 게이트 전극이나 소스/드레인 전극, 각종 배선을 구성하는 재료로서, 백금(Pt), 금(Au), 팔라듐(Pd), 크롬(Cr; 크로뮴), 니켈(Ni), 몰리브덴(Mo), 니오브(Nb; 니오븀), 네오임(Nd; 네오디뮴), 알루미늄(AI), 은(Ag), 탄탈(Ta; 탄탈륨), 텅스텐(W), 구리(Cu), 루비듐(Rb), 로듐(Rh), 티탄(Ti; 티타늄), 인듐(In), 주석(Sn) 등의 금속, 혹은 이들 금속 원소를 포함하는 합금, 이들 금속으로 이루어지는 도전성 입자, 이들 금속을 포함하는 합금의 도전성 입자, 폴리실리콘, 아몰퍼스 실리콘, 주석 산화물, 산화 인듐, 인듐·주석 산화물(ITO)을 들 수 있고, 이들 원소를 포함하는 층의 적층 구조로 할 수도 있다. 나아가서는, 게이트 전극이나 소스/드레인 전극, 각종 배선을 구성하는 재료로서, 폴리(3,4-에틸렌디옥시티오펜)/폴리스틸렌술폰산(PEDOT/PSS)이라고 하는 유기 도전성 재료를 들 수도 있다.
소스/드레인 전극이나 게이트 전극, 각종 배선의 형성 방법으로서, 이들을 구성하는 재료에도 의존하지만, 스핀코팅법 ; 각종 도전성 페이스트나 각종 도전성 고분자 용액을 이용한 상술한 각종 인쇄법 ; 상술한 각종 코팅법 ; 리프트오프법 ; 섀도우 마스크법 ; 전해 도금법이나 무전해 도금법 혹은 이들의 조합이라고 하는 도금법 ; 스프레이법 ; 상술한 각종 PVD법 ; 및, MOCVD법을 포함하는 각종 CVD법 중의 어느하나, 혹은 나아가서는 필요에 따라서 패터닝 기술과의 조합을 들 수가 있다.
기체로서, 각종 유리 기판이나, 표면에 절연막이 형성된 각종 유리 기판, 석영 기판, 표면에 절연막이 형성된 석영 기판, 표면에 절연막이 형성된 실리콘 기판을 들 수 있다. 나아가서는, 기체로서, 폴리에테르술폰(PES)이나 폴리이미드, 폴리카보네이트(PC), 폴리에틸렌 테레프탈레이트(PET), 폴리메틸메타크릴레이트(폴리메타크릴산 메틸, PMMA)나 폴리비닐 알콜(PVA), 폴리비닐 페놀(PVP)로 예시되는 고분자 재료로 구성된 플라스틱·필름이나 플라스틱·시트, 플라스틱 기판을 들 수 있고, 이와 같은 가요성(可撓性)을 가지는 고분자 재료로 구성된 기체를 사용하면, 예를 들면 곡면 형상을 가지는 디스플레이 장치나 전자기기에의 유기 반도체 소자의 짜넣음(組入; assemble) 혹은 일체화가 가능하게 된다. 기체로서, 그밖에, 도전성 기판(금 등의 금속, 고배향성(高配向性) 그래파이트로 이루어지는 기판)을 들 수 있다. 또, 유기 반도체 소자의 구성, 구조에 따라서는, 유기 반도체 소자가 지지 부재 위에 설치되어 있는 경우도 있지만, 이와 같은 경우에서의 지지 부재도 상술한 재료로 구성할 수가 있다.
유기 반도체 소자를, 디스플레이 장치나 각종 전자기기에 적용, 사용하는 경우, 기체에 다수의 유기 반도체 소자를 집적한 모놀리식 집적 회로로 해도 좋고, 각 유기 반도체 소자를 절단하여 개별화해서, 디스크리트 부품으로서 사용해도 좋다. 또, 유기 반도체 소자를 수지로 봉지(封止; shield)해도 좋다.
본 발명에서의 유기 반도체 재료는, 분자가 공액 전자계로 결합(結)된 대칭인 환상 구조를 가지고, 벤젠환 혹은 티오펜환이라고 하는 공액환과 그 사이를 결합(접속)하는 에틸렌 사슬로 구성되어 있다. 그리고, 본 발명에서의 유기 반도체 재료에 있어서는, π전자의 수는, 벤젠환으로 구성되어 있는 경우에는, 기본적으로는 「8」의 배수(倍數)이며, 티오펜환으로 구성되어 있는 경우에는, 기본적으로는 「4」의 배수이며, 전체로서는, 4L(단, L은 0 혹은 정의 정수)로 나타낼 수 있다. 그리고, 방향족화(aromatization)에 의해 공액계가 안정하게 되는 4L±2의 π전자수를 실현하기 위해서, π전자가 2개 단위로 산화 혹은 환원되기 쉽다고 하는 특징을 가진다. 바꾸어 말하면, 2개의 π전자를 단위로 한 산화 혹은 환원 기구(즉, 전자를 방출하거나 혹은 전자가 부여(donate)된다)를 가진다. 그리고, 2차원적 혹은 3차원적인 전도 경로가 형성되는 결과, 높은 전도성을 안정되게(안정적으로) 얻을 수 있다. 게다가, 본 발명에서의 유기 반도체 재료는, 실온에서 다종 다양한 유기 용매에 용해할 수 있고, 상온에서, 여러가지 도포법에 의거해서 성막을 행할 수 있다. 따라서, 예를 들면 스핀코팅법이나 잉크젯 인쇄법이라고 하는 도포법으로 고이동도의 반도체 장치의 제작이 가능하게 되며, 예를 들면 큰 면적의 TFT 어레이를 간편한 장치로 저렴(安價)하게 제작하는 것이 가능하게 된다.
도 1은, (2, 2, 2, 2)-파라시클로판테트라엔의 단결정 X선 구조 해석을 나타내는 사진을 대용(代用)하는 도면,
도 2는, 2, 5-티오페노판테트라엔의 단결정 X선 구조 해석을 나타내는 사진을 대용하는 도면,
도 3의 (a)는, 결정 구조를 기초(元; base)로 계산한 (2, 2, 2, 2)-파라시클로판테트라엔의 LUMO의 밴드 분산을 도시하는 도면이며, 도 3의 (b)는, 결정 구조를 기초로 계산한 2, 5-티오페노판테트라엔의 HOMO의 밴드 분산을 도시하는 도면,
도 4의 (a)는, 실시예 1에서의 (2, 2, 2, 2)-파라시클로판테트라엔 단결정의 2단자의 전압-전류 특성을 측정한 결과를 도시하는 그래프이며, 도 4의 (b)는, 실시예 2에서 시작(試作)한 유기 전계 효과형 트랜지스터의 테스트품에서의 게이트 전압과 드레인 전류의 관계(I-V 특성)를 구한 그래프,
도 5의 (a)는, 보텀 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터의 모식적인 일부 단면도이며, 도 5의 (b)는, 보텀 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터의 모식적인 일부 단면도,
도 6의 (a)는, 톱 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터의 모식적인 일부 단면도이며, 도 6의 (b)는, 톱 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터의 모식적인 일부 단면도,
도 7은, 실시예 2에서의 유기 전계 효과형 트랜지스터 테스트품의 모식적인 일부 단면도.
이하, 도면을 참조해서, 실시예에 의거하여 본 발명을 설명한다.
(실시예 1)
실시예 1은, 본 발명의 제1 양태 및 제2 양태에 관계된 유기 반도체 소자와, 본 발명의 제1 양태에 관계된 유기 반도체 박막에 관한 것이다. 여기서, 실시예 1의 유기 반도체 소자는, 2개의 π전자를 단위로 한 산화 혹은 환원 기구를 가지고, 2차원적 혹은 3차원적인 전도 경로를 가지는 유기 반도체 재료로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가진다. 혹은 또, 하기의 일반식 (1), 혹은 일반식 (1')를 가지는 유기 반도체 재료(단, 벤젠환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가진다.
[화학식 3]
[화학식 4]
또한, 일반식 (1') 혹은 후술하는 일반식 (2') 중, X1, X2, X3, X4, X5, X6, X7, X8은, 수소 원자, 알킬기(CmH2m +1-이며, m=1,2,3…), 또는 할로겐 원자(구체적으로는, F 원자, Cl 원자, Br 원자 혹은 I원자)를 의미하고, X1(2)와 X2(1)이라고 하는 표기는, X1과 X2가 같은 원자 혹은 알킬기가 아닌 경우, X1이 어떤(certain) 원자 혹은 알킬기(편의상, 「α」라고 부른다)이며, X2가 다른(別) 원자 혹은 알킬기(편의상, 「β」라고 부른다)인 유기 반도체 재료와, X1이 β이며, X2가 α인 유기 반도체 재료가 공존할 수 있는 것을 의미한다. X3 (4) X4 (3)이라고 하는 표기, X5 (6)과 X6(5)라고 하는 표기, X7 (8)과 X8 (7)이라고 하는 표기도 마찬가지이다. 단, 합성법에 의한 요청으로인해 식 중의 첨자와 같은 치환기는, 각각 동일하지 않으면 안된다.
이하에 일반적인 합성 경로를 나타낸다. 포스포늄 이리드와 알데히드의 비티히(wittig) 반응에 의거해서 합성을 행할 수 있다. 또한, n의 수는, 합성 조건 등에 따라서 다르다.
[화학식 5]
실시예 1에 있어서는, 보다 구체적으로는, (2, 2, 2, 2)-파라시클로판테트라엔[(2,2,2,2)-paracycrophanetetraene. 이하, PCT라고 약칭한다]을, 이하에 나타내는 바와 같은 비티히 반응에 의해 합성한다. 반응물은, 4량체(n=0)이외에, 6량체(n=1)나 8량체(n=2), 10량체(n=3)라고 하는 유연체를 포함하므로, 겔 침투 크로마토그래피(GPC)법에 의거해서 이들을 분리한다. 정제(精製)의 결과, PCT를 약 10%의 수율로 얻을 수 있었다. 또한, PCT의 합성에 관해서는, 예를 들면 Acta Chem. Scand. B 29(1975) No.1 pp. 138-139의 "Simple Synthesis of[2.2.2.2]Paracycrophane-1,9,17,25-tetraene by Wittig Reaction", Bengt Thulin et. al.을 참조할 것.
[화학식 6]
도 1에, 단결정 X선 구조 해석에 의해서 구한 PCT의 결정 구조를 도시한다. 또한, PCT의 결정 구조에 대해서는 공지이다(예를 들면, Acta Cryst., B 34, 1889를 참조). 또, PCT는 그의 이온화 포텐셜로인해 n형 반도체 특성이 기대되기 때문에, 이 결정 구조를 기초로 계산한 PCT의 LUMO의 밴드 분산을, 도 3의 (a)에 도시한다. 밴드가 모든 역격자축(逆格子軸) 방향으로 분산을 가지고 있기 때문에, 3차원적인 전자의 전도가 기대된다. 3차원적인 전도 경로를 가지는 것은, 유기 반도체 박막중에서 산란 인자가 적어진다고 하는 의미에서 양호한 반도체 특성을 얻기 위한 중요한 요소이다. 또, 밴드 분산으로부터 구한 밴드 유효 질량은 kc축 방향으로 1.8me라고 하는 가벼운 값(値)이다. 또한, me는 자유 전자의 질량이다. 밴드 유효 질량은 이동도(이동 용이도)와 역비례의 관계에 있으며, 작은 밴드 유효 질량을 가지는 물질은 본질적으로 고이동도의 반도체 재료로 될 수 있다.
승화법(昇華法)에 의해 정제하고, 기상법에 의해 성장시킨 PCT의 단결정을 이용하고, 2단자의 전압-전류 특성을 측정했다. 그 결과를 도 4의 (a)에 도시하지만, 고전계의 영역에서, 전류값이 전압에 대해서 비례 관계가 아니게 되며, 전압의 2승에 비례하는 것이 확인되었다. 이것은, 트랩-프리의 전도 기구를 반영한 것이며, 이 영역의 전류 밀도의 값으로부터 산출한 이동도는 1.1㎠·V-1·초-1 이상이다. 이 결과는, 막질(膜質)의 향상이나 전극 재료의 선택에 의해서, 유기 반도체 소자에서도, 보다 고성능의 박막 디바이스가 얻어질 가능성이 크게(많이) 있다는 것을 나타내고 있다.
실시예 1 혹은 후술하는 실시예 2의 유기 반도체 소자(구체적으로는, 유기 전계 효과형 트랜지스터)는, 소스/드레인 전극(15), 소스/드레인 전극(15)과 소스/드레인 전극(15) 사이에 끼워 유지된 채널 형성 영역(14), 게이트 절연층(13)과, 게이트 절연층(13)을 거쳐서 채널 형성 영역(14)과 대향해서 설치된 게이트 전극(12)으로 이루어진다. 보다 구체적으로는, 도 5의 (a)에 모식적인 일부 단면도를 도시하는 바와 같이, 보텀 게이트/톱 컨택트형의 실시예 1 혹은 후술하는 실시예 2의 유기 전계 효과형 트랜지스터는,
(a) 기체(10, 11) 위에 형성되고, 금박막으로 이루어지는 게이드 전극(12),
(b) 게이트 전극(12) 및 기체(10, 11) 위에 형성되고, SiO2로 이루어지는 게이트 절연층(13),
(c) 게이트 절연층(13) 위에 형성되고, 실시예 1 혹은 후술하는 실시예 2의 유기 반도체 박막에 의해서 구성된 채널 형성 영역(14) 및 채널 형성 영역 연재부(延在部; extensions)(14A)와,
(d) 채널 형성 영역 연재부(14A) 위에 형성되고, 금박막으로 이루어지는 소스/드레인 전극(15)
을 구비하고 있다. 또한, 기체(10, 11)는, 유리 기판으로 이루어지는 기판(10) 및, 그의 표면에 형성된 SiO2로 이루어지는 절연막(11)으로 구성되어 있으며, 게이트 전극(12) 및 게이트 절연층(13)은, 보다 구체적으로는, 절연막(11) 위에 형성되어 있다.
이하, 보텀 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터(구체적으로는 TFT)의 제조 방법의 개요를 설명한다.
[공정- 100]
먼저, 기체(유리 기판(10) 및, 그의 표면에 SiO2로 이루어지는 절연막(11)이 형성되어 있다) 위에 게이트 전극(12)을 형성한다. 구체적으로는, 절연막(11) 위에, 게이트 전극(12)을 형성해야 할 부분이 제거된 레지스트층(도시하지 않음)을, 리소그래피 기술에 의거해서 형성한다. 그 후, 밀착층으로서의 크롬(Cr)층(도시하지 않음) 및, 게이트 전극(12)으로서의 금(Au)층을, 순차(順次), 진공 증착법으로 전면(全面)에 성막하고, 그 후, 레지스트층을 제거한다. 이렇게 해서, 소위 리프트오프법에 의거해서, 게이트 전극(12)을 얻을 수가 있다.
[공정-110]
다음에, 게이트 전극(12)을 포함하는 기체(절연막(11)) 위에 게이트 절연층(13)을 형성한다. 구체적으로는, SiO2로 이루어지는 게이트 절연층(13)을, 스퍼터링법에 의거해서 게이트 전극(12) 및 절연막(11) 위에 형성한다. 게이트 절연층(13)의 성막을 행할 때, 게이트 전극(12)의 일부를 하드 마스크로 덮는(피복하는) 것에 의해서, 게이트 전극(12)의 취출부(取出部; takeoff portion)(도시하지 않음)를 포트리소그래피·프로세스 없이 형성할 수가 있다.
[공정-120]
다음에, 게이트 절연층(13) 위에, 채널 형성 영역(14) 및 채널 형성 영역 연 재부(14A)를 형성한다. 구체적으로는, 앞서 설명한 실시예 1 혹은 후술하는 실시예 2의 유기 반도체 재료의 10그램을 1리터의 클로로포름에 용해한 용액을, 실온에서의 스핀코팅법 등의 도포 프로세스에 의해서 게이트 절연층(13) 위에 도포하고, 그 다음에 이러한 도포액을 건조시킴으로써, 채널 형성 영역(14) 및, 채널 형성 영역 연재부(14A)를 게이트 절연층(13) 위에 형성할 수가 있다.
[공정-130]
그 후, 채널 형성 영역 연재부(14A) 위에, 채널 형성 영역(14)을 사이에 끼워 유지하도록 소스/드레인 전극(15)을 형성한다. 구체적으로는, 전면에, 밀착층으로서의 크롬(Cr)층(도시하지 않음) 및, 소스/드레인 전극(15)으로서의 금(Au)층을, 순차, 진공 증착법에 의거해서 형성한다. 이렇게 해서, 도 5의 (a)에 도시한 구조를 얻을 수 있다. 소스/드레인 전극(15)의 성막을 행할 때, 채널 형성 영역 연재부(14A)의 일부를 하드 마스크로 덮는 것에 의해서, 소스/드레인 전극(15)을 포토리소그래피·프로세스 없이 형성할 수가 있다.
[공정-140]
최후에(마지막으로), 전면에 패시베이션막인 절연층(도시하지 않음)을 형성하고, 소스/드레인 전극(15)의 위쪽(上方)의 절연층에 개구부를 형성하고, 개구부내를 포함하는 전면에 배선 재료층을 형성한 후, 배선 재료층을 패터닝하는 것에 의해서, 소스/드레인 전극(15)에 접속된 배선(도시하지 않음)이 절연층 위에 형성된, 보텀 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터를 얻을 수가 있다.
또, 유기 전계 효과형 트랜지스터는, 도 5의 (a)에 도시한 보텀 게이트/톱 컨택트형에 한정되지 않고, 그밖에, 보텀 게이트/보텀 컨택트형, 톱 게이트/톱 컨택트형, 톱 게이트/보텀 컨택트형으로 할 수도 있다.
도 5의 (b)에 모식적인 일부 단면도를 도시하고, 보텀 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터는,
(a) 기체(10, 11) 위에 형성된 게이트 전극(12),
(b) 게이트 전극(12) 및 기체(10, 11) 위에 형성된 게이트 절연층(13),
(c) 게이트 절연층(13) 위에 형성된 소스/드레인 전극(15)과,
(d) 소스/드레인 전극(15) 사이의 게이트 절연층(13) 부분 위에 형성된 채널 형성 영역(14)
을 구비하고 있다.
이하, 보텀 게이트/보텀 컨택트형의 TFT 제조 방법의 개요를 설명한다.
[공정-200]
먼저, [공정-100]과 마찬가지로 해서, 기체(절연막(11)) 위에 게이트 전극(12)을 형성한 후, [공정-110]과 마찬가지로 해서, 게이트 전극(12) 및 절연막(11) 위에 게이트 절연층(13)을 형성한다.
[공정-210]
다음에, 게이트 절연층(13) 위에 금(Au)층으로 이루어지는 소스/드레인 전극(15)을 형성한다. 구체적으로는, 게이트 절연층(13) 위에, 소스/드레인 전극(15)을 형성해야 할 부분이 제거된 레지스트층을 리소그래피 기술에 의거해서 형성한다. 그리고, [공정-100]과 마찬가지로 해서, 레지스트층 및 게이트 절연 층(13) 위에, 밀착층으로서의 크롬(Cr)층(도시하지 않음) 및, 소스/드레인 전극(15)으로서의 금(Au)층을, 순차, 진공 증착법으로 성막하고, 그 후, 레지스트층을 제거한다. 이렇게 해서, 리프트오프법에 의거해서, 소스/드레인 전극(15)을 얻을 수가 있다.
[공정-220]
그 후, [공정-120]과 마찬가지 방법에 의거해서, 소스/드레인 전극(15) 사이의 게이트 절연층(13) 부분 위에 채널 형성 영역(14)을 형성한다. 이렇게 해서, 도 5의 (b)에 도시한 구조를 얻을 수가 있다.
[공정-230]
최후에, [공정-140]과 마찬가지 공정을 실행함으로써, 보텀 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터를 얻을 수가 있다.
도 6의 (a)에 모식적인 일부 단면도를 도시하는, 톱 게이트/톱 컨택트형의 유기 전계 효과형 트랜지스터는,
(a) 기체(10, 11) 위에 형성된 채널 형성 영역(14) 및 채널 형성 영역 연재부(14A),
(b) 채널 형성 영역 연재부(14A) 위에 형성된 소스/드레인 전극(15),
(c) 소스/드레인 전극(15) 및 채널 형성 영역(14) 위에 형성된 게이트 절연층(13)과,
(d) 게이트 절연층(13) 위에 형성된 게이트 전극(12)
을 구비하고 있다.
이하, 톱 게이트/톱 컨택트형의 TFT 제조 방법의 개요를 설명한다.
[공정-300]
먼저, 기체(유리 기판(10) 및, 그의 표면에 SiO2로 이루어지는 절연막(11)이 형성되어 있다) 위에, [공정-120]과 마찬가지 방법에 의거해서, 채널 형성 영역(14) 및 채널 형성 영역 연재부(14A)를 형성한다.
[공정-310]
그 다음에, 채널 형성 영역 연재부(14A) 위에, 채널 형성 영역(14)을 사이에 끼워 유지하도록 소스/드레인 전극(15)을 형성한다. 구체적으로는, 전면에, 밀착층으로서의 크롬(Cr)층(도시하지 않음) 및, 소스/드레인 전극(15)으로서의 금(Au)층을, 순차, 진공 증착법에 의거해서 형성한다. 소스/드레인 전극(15)의 성막을 행할 때, 채널 형성 영역 연재부(14A)의 일부를 하드 마스크로 덮는 것에 의해서, 소스/드레인 전극(15)을 포토리소그래피·프로세스 없이 형성할 수가 있다.
[공정-320]
그 다음에, 소스/드레인 전극(15) 및 채널 형성 영역(14) 위에, 게이트 절연층(13)을 형성한다. 구체적으로는, PVA를 스핀코팅법으로 전면에 성막함으로써, 게이트 절연층(13)을 얻을 수가 있다.
[공정-330]
그 후, 게이트 절연층(13) 위에 게이트 전극(12)을 형성한다. 구체적으로는, 밀착층으로서의 크롬(Cr)층(도시하지 않음) 및, 게이트 전극(12)으로서의 금(Au)층을, 순차, 진공 증착법으로 전면에 성막한다. 이렇게 해서, 도 6의 (a)에 도시한 구조를 얻을 수 있다. 게이트 전극(12)의 성막을 행할 때, 게이트 절연층(13)의 일부를 하드 마스크로 덮는 것에 의해서, 게이트 전극(12)을 포트리소그래피·프로세스 없이 형성할 수 있다. 최후에, [공정-140]과 마찬가지 공정을 실행함으로써, 톱 게이트/톱 켄택트형의 유기 전계 효과형 트랜지스터를 얻을 수가 있다.
도 6의 (b)에 모식적인 일부 단면도를 도시하는, 톱 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터는,
(a) 기체(10, 11) 위에 형성된 소스/드레인 전극(15),
(b) 소스/드레인 전극(15) 사이의 기체(10, 11) 부분 위에 형성된 채널 형성 영역(14),
(c) 채널 형성 영역(14) 위에 형성된 게이트 절연층(13)과,
(d) 게이트 절연층(13) 위에 형성된 게이트 전극(12)
을 구비하고 있다.
이하, 톱 게이트/보텀 컨택트형의 TFT 제조 방법의 개요를 설명한다.
[공정-400]
먼저, 기체(유리 기판(10) 및, 그의 표면에 SiO2로 이루어지는 절연막(11)이 형성되어 있다) 위에, 소스/드레인 전극(15)을 형성한다. 구체적으로는, 절연막(11) 위에, 밀착층으로서의 크롬(Cr)층(도시하지 않음), 소스/드레인 전극(15)으 로서의 금(Au)층을 진공 증착법에 의거해서 형성한다. 소스/드레인 전극(15)의 성막을 행할 때, 기체(절연막(11))의 일부를 하드 마스크로 덮는 것에 의해서, 소스/드레인 전극(15)을 포토리소그래피·프로세스 없이 형성할 수가 있다.
[공정-410]
그 후, 소스/드레인 전극(15) 사이의 기체(절연막(11)) 위에, [공정-120]과 마찬가지 방법에 의거해서, 채널 형성 영역(14)을 형성한다. 실제로는, 소스/드레인 전극(15) 위에 채널 형성 영역 연재부(14A)가 형성된다.
[공정-420]
다음에, 소스/드레인 전극(15) 및 채널 형성 영역(14) 위에(실제로는, 채널 형성 영역(14) 및 채널 형성 영역 연재부(14A) 위에), [공정-320]과 마찬가지로 해서, 게이트 절연층(13)을 형성한다.
[공정-430]
그 후, [공정-330]과 마찬가지로 해서, 게이트 절연층(13) 위에 게이트 전극(12)을 형성한다. 이렇게 해서, 도 6의 (b)에 도시한 구조를 얻을 수 있다. 최후에, [공정-140]과 마찬가지 공정을 실행함으로써, 톱 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터를 얻을 수가 있다.
또한, 상술한 바와 같이, 이하에 설명하는 실시예 2에서도, 유기 반도체 소자를, 보텀 게이트/톱 컨택트형, 보텀 게이트/ 보텀 컨택트형, 톱 게이트/톱 컨택트형, 톱 게이트/보텀 컨택트형의 유기 전계 효과형 트랜지스터의 어느하나로 할 수 있고, 상술한 방법에 의거해서 제조할 수가 있다.
나아가서는, 클로로포름 대신에, 실온에서, 실시예 1 혹은 후술하는 실시예 2의 유기 반도체 재료를, 초산 에틸, 아세톤, 톨루엔, 테트라히드로푸란, 테트라히드로피란, 시클로펜타논, 메시틸렌을 용매로서 조제(調製)했다(농도:10그램/리터). 그리고, 각각의 조제액을 이용해서, 마찬가지 방법으로 유기 전계 효과형 트랜지스터의 테스트품을 제작하고, 동작을 확인했다. 그 결과, 어느 조제 용액을 이용한 경우라도 유기 반도체 박막을 형성·성막할 수 있고, 나아가서는, 게이트 변조(變調)를 확인할 수 있으며, 유기 반도체 박막은 채널 형성 영역으로서의 역할을 하고 있는 것을 확인할 수 있었다.
(실시예 2)
실시예 2는, 본 발명의 제1 양태 및 제3 양태에 관계된 유기 반도체 소자와, 본 발명의 제2 양태에 관계된 유기 반도체 박막에 관한 것이다. 여기서, 실시예 2의 유기 반도체 소자도, 2개의 π전자를 단위로 한 산화 혹은 환원 기구를 가지고, 2차원적 혹은 3차원적인 전도 경로를 가지는 유기 반도체 재료로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가진다. 혹은 또, 하기의 일반식 (2), 혹은 일반식 (2')를 가지는 유기 반도체 재료(단, 티오펜환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가진다.
[화학식 7]
[화학식 8]
이하에 일반적인 합성 경로를 나타낸다. 포스포늄 이리드와 알데히드의 비티히(wittig) 반응에 의거해서 합성을 행할 수 있다. 또한, n의 수는, 합성 조건 등에 따라서 다르다.
[화학식 9]
실시예 2에 있어서는, 보다 구체적으로는, 2,5-티오페노판테트라엔[2,5-thiophenophanetetraene. 이하, 25TT라고 약칭한다]을, 이하에 나타내는 바와 같은 비티히 반응에 의해 합성하지만, 대응하는 포스포늄염은, 티오펜을 출발 물질로 해서 이하에 나타내는 경로에 의거해서 합성할 수 있다. 실시예 1과 마찬가지로, 유연체중으로부터, 4량체(n=0) 이외의 부(副)생성물을 분리하면, 25TT를 약 7%의 수율로 얻을 수 있었다. 또, 25TT의 합성에 관해서는, 예를 들면 Acta Chem. Scand. B 31 (1977) No.6 pp. 521-523의 "Synthesis of [24](2,5) Thiopheneophanetetraene or [24]Annulene Tetrasulfide", Anders Strand et. al. 을 참조할 것.
[화학식 10]
도 2에 단결정 X선 구조 해석에 의해서 구한 25TT의 결정 구조를 도시한다. 결정학적(結晶學的) 데이터는, 이하의 표 1과 같다. 또, 25TT는 p형 반도체 특성이 기대되기 때문에, 얻어진 이 결정 구조를 기초로 계산한 25TT의 HOMO의 밴드 분산을, 도 3의 (b)에 도시한다. 밴드는 kb축 및, kc축에 큰 분산을 가지고 있기 때문에, 2차원적인 전자의 전도가 기대된다. 2차원적인 전도 경로를 가지는 것도, 유기 반도체 박막중에서 산란 인자가 적어진다고 하는 의미에서 양호한 반도체 특성을 얻기 위한 중요한 요소이다. 또, 밴드 분산으로부터 구한 밴드 유효 질량은, kc축 방향의 Γ점 근방에서, 약 1.5me라고 하는 가벼운 값이며, 우량한 반도체 물질로서 알려진 펜타센의 밴드 유효 질량(1.6me)보다도 작고, 양호한 전도 특성이 기대된다.
[표 1]
단사정계(單斜晶系)
공간군 : P21/n
a=9.6432(6) Å
b=12.1612(7) Å
c=17.5978(11) Å
β=95.795(2)°
V=2053.2(2) Å3
Z=4
R/Rw=0.0334/(0.0939)
25TT의 클로로포름 용액(농도: 10그램/리터)을 이용해서 실온에서의 스핀코팅법 등의 도포 프로세스에 의거해서 형성된 채널 형성 영역을 가지는 유기 전계 효과형 트랜지스터의 테스트품(도 7의 모식적인 일부 단면도를 참조)의 동작을 확인했다. 구체적으로는, 고(高)도프 실리콘 반도체 기판(12')(게이트 전극으로서 기능한다)의 표면을 산화해서 게이트 절연층(13)을 형성하고, 그 다음에, 두께 50 ㎚의 금박막을 증착해서 소스/드레인 전극(15)(길이 15㎛)을 형성한 후, 25TT의 클로로포름 용액(농도: 10그램/리터)을 이용해서 실온에서의 스핀코팅법으로 유기 반도체 박막으로 이루어지는 채널 형성 영역(14)을 형성했다. 또한, 소스/드레인 전극(15)과 소스/드레인 전극(15)의 간격(게이트 길이에 상당한다)을 5㎛로 했다. 그 결과, 도 4의 (b)에 도시하는 바와 같이, 게이트 변조를 확인할 수 있고, p형 도전성을 가지는 유기 반도체 박막은 채널 형성 영역(14)으로서의 역할을 하고 있는 것을 확인할 수 있었다. 이 때의 포화 영역에서의 이동도로서, 스핀코팅의 조건 등에 의존하지만, 1×10-5㎠·V-1·초-1을 얻을 수 있었다. 또, 온/오프비는 103 정도였다.
이상, 본 발명을 바람직한 실시예에 의거해서 설명했지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 유기 반도체 소자의 구조나 구성, 제조 조건, 제조 방법은 예시이며, 적당히 변경할 수 있다. 본 발명에 의해서 얻어진 유기 반도체 소자를 디스플레이 장치나 각종 전자기기에 적용, 사용하는 경우, 기체나 지지 부재에 다수의 유기 반도체 소자를 집적한 모놀리식 집적 회로로 해도 좋고, 각 유기 반도체 소자를 절단하여 개별화해서, 디스크리트 부품으로서 사용해도 좋다.
본 발명은, 유기 반도체 박막 및, 그 유기 반도체 박막으로 구성된 유기 반도체 소자에 관한 기술 분야 등에 이용가능하다.
Claims (9)
- 2개의 π전자를 단위로 한 산화 혹은 환원 기구를 가지고, 2차원적 혹은 3차원적인 전도 경로를 가지는 유기 반도체 재료로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것을 특징으로 하는 유기 반도체 소자.
- 하기의 일반식 (1)을 가지는 유기 반도체 재료(단, 벤젠환을 구성하는 수소 원자는 치환(置換)되는 경우가 있으며, n은 0 혹은 정(正)의 정수(整數)이다)로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것을 특징으로 하는 유기 반도체 소자.[화학식 1]
- 제2항에 있어서,치환기는, 알킬기 또는 할로겐 원자인 것을 특징으로 하는 유기 반도체 소자.
- 하기의 일반식 (2)를 가지는 유기 반도체 재료(단, 티오펜환을 구성하는 수 소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성된 유기 반도체 박막으로 이루어지는 채널 형성 영역을 가지는 것을 특징으로 하는 유기 반도체 소자.[화학식 2]
- 제4항에 있어서,치환기는, 알킬기 또는 할로겐 원자인 것을 특징으로 하는 유기 반도체 소자.
- 하기의 일반식 (1)을 가지는 유기 반도체 재료(단, 벤젠환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성되어 있는 것을 특징으로 하는 유기 반도체 박막.[화학식 3]
- 제6항에 있어서,치환기는, 알킬기 또는 할로겐 원자인 것을 특징으로 하는 유기 반도체 박막.
- 하기의 일반식 (2)를 가지는 유기 반도체 재료(단, 티오펜환을 구성하는 수소 원자는 치환되는 경우가 있으며, n은 0 혹은 정의 정수이다)로 구성되어 있는 것을 특징으로 하는 유기 반도체 박막.[화학식 4]
- 제8항에 있어서,치환기는, 알킬기 또는 할로겐 원자인 것을 특징으로 하는 유기 반도체 박막.
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