KR20080098438A - 유기 박막 트랜지스터 장치 및 그 제조 방법 - Google Patents

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Abstract

복수의 유기 TFT 가 좁은 영역에 형성될 수 있는 유기 TFT 장치 및 그 제조 방법이 제공된다. 유기 TFT 장치는, 기판, 및 그 기판 상의 트랜지스터 영역에 배치된 복수의 유기 TFT 를 포함한다. 유기 TFT 장치는 트랜지스터 영역을 둘러싸며 단일 개구를 갖는 뱅크; 및 그 뱅크에 의해 경계가 정해지며 유기 TFT 에 대한 채널을 형성하는 단일 유기 반도체층을 더 포함한다.
Figure P1020087023501
뱅크, 트랜지스터 영역, 유기 TFT, 유기 반도체층

Description

유기 박막 트랜지스터 장치 및 그 제조 방법{ORGANIC THIN FILM TRANSISTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은 복수의 유기 박막 트랜지스터를 포함하는 유기 박막 트랜지스터 장치, 및 그 제조 방법에 관한 것이다.
배경기술
유기 일렉트로루미네선스 표시 장치 (이하, 유기 EL 표시 장치로 지칭됨) 및 전기영동 표시 장치와 같은 소위 플랫 패널 표시 (FDP; flat panel display) 에서는 액티브 매트릭스 구동 방식의 표시가 주류이다. 이러한 표시에는 각각의 픽셀에 대해 하나의 박막 트랜지스터 (이하, TFT 로 지칭됨) 로 구성된 구동 유닛이 제공된다. 액티브 매트릭스 구동 방식을 이용하는 표시는 스크린 휘도의 균일성, 스크린 리라이트 속도 (screen rewrite rate), 등을 확보할 수 있게 한다.
이러한 경우, TFT 는, 유리 기판상에 형성된 금속 박막으로 이루어진 게이트 전극, 게이트 전극을 커버하기 위한 게이트 절연막, 게이트 절연막 상의 한 쌍의 분리되어 대향하는 소스/드레인 전극, 및 소스/드레인 전극들 사이의 채널인 반도체 층으로 통상 구성된다. 반도체 층은 a-Si (amorphous silicon) 또는 p-Si (polysilicon) 과 같은 무기 재료를 포함한다.
이러한 구성을 갖는 TFT 를 이용하여 FPD 를 제조하기 위해서는, 통상적으 로, CVD (화학 기상 증착; chemical vapor deposition), 스퍼터링, 또는 다른 그러한 진공계 설비를 요하는 박막 형성 공정 및 고온 처리 공정뿐만 아니라 고정밀도를 갖는 포토리소그래피 공정이 요구된다. 따라서, 설비 비용 및 구동 비용의 부하가 대단히 높다.
따라서, 유기 화합물을 포함하는 반도체 층을 이용하는 유기 박막 트랜지스터 (이하, 유기 TFT 로 지칭됨) 에 대한 연구 및 개발이 진행중에 있다. 이 예는 일본 특허 공개 공보 제2002-343578호 (특허 문헌 1) 에 개시되어 있다. 유기 TFT 를 제조할 때 유기 반도체 층을 형성하기 위한 방법으로서, 반도체 층의 유기 화합물이 저분자 재료이면 진공 증착법이 일반적으로 이용되고, 반도체 층의 유기 화합물이 고분자 재료이면 인쇄법이 일반적으로 이용된다. 그러나, 트랜지스터의 반도체 층에 유기 재료를 채용하는 이점, 즉, (1) 반도체 층을 제조할 때 진공 상태를 형성할 필요가 없는 것, 및 (2) 반도체 층의 제조가 저온 공정에서 수행될 수 있다는 것 때문에 수지 기판이 이용될 수 있다는 사실을 최대한으로 활용하기 위해 인쇄 공정을 이용하여 유기 TFT 를 제조하는 것이 시도되고 있다. 이러한 제조 방법에 대한 하나의 수단으로는 주입법 (injection) 이 있다.
주입법은, 좁은 노즐 (narrow nozzle) 로부터 유기 반도체 층을 구성하는 유기 재료를 포함하는 액적 (liquid droplet) 을 전기적 신호로 제어하면서 필름 형성 보디를 향해서 분출시킴 (jetting) 으로써 원하는 형상의 박막이 형성되는 공정이다. 원하는 형상, 즉, 유기 TFT 반도체 층의 형상에 대응하는 개구 (opening) 를 갖는 발수성 뱅크 (water repellent bank) 가 사전에 필름 형성 보디 상에 제공되고, 개구를 향해 분출된 액적은 그 뱅크로부터 리바운드되며 (rebound), 개구의 내부에 배치된다.
특허 문헌 1 : 일본 특허 공개 공보 제2002-343578호
발명의 개시
발명이 해결하고자 하는 과제
FPD 가 액티브 매트릭스에 의해 구동되는 경우, 각각의 픽셀에 대해 전술한 것과 같은 구성을 갖는 복수의 유기 TFT 가 요구된다. 유기 EL 표시 장치를 구성하는 유기 일렉트로루미네선스 소자 (이하, 유기 EL 소자로 지칭됨) 의 경우, 예를 들어, 유기 EL 소자의 액티브 매트릭스 구동을 위해 각각의 유기 EL 소자에 대해 최소 2 개의 스위칭 및 구동 유기 TFT 가 요구된다. 따라서, 잉크젯 공정을 이용할 때 각각의 유기 TFT 에 대한 개구를 갖는 뱅크가 형성되어야만 한다.
표시 장치에서 픽셀 크기가 더 작아질수록, 유기 TFT 의 크기 및 간격도 더 작아진다. 따라서, 각각의 유기 TFT 에 대한 유기 반도체층을 제조하는 것은 어렵다. 다시 말해서, 유기 TFT 의 크기 및 간격이 잉크젯 노즐로부터 분출되는 액적의 착탄 정밀도 (impact precision) (대략 10㎛ 까지) 와 비교하여 작게 되는 경우, 잉크젯 공정을 통한 필름 형성은 매우 어려워질 것이다.
과제를 해결하기 위한 수단
본 발명의 목적은 전술한 바에 의해 예시된 문제들을 해결하기 위한 수단을 제공하는 것이다.
청구항 1 에 원용된 유기 TFT 장치는, 기판, 및 그 기판상의 트랜지스터 영 역에 배치된 복수의 유기 TFT 를 갖는데, 여기서, 유기 TFT 장치는 트랜지스터 영역을 둘러싸며 단일 개구를 갖는 뱅크, 및 이 뱅크에 의해 경계가 정해지며 유기 TFT 의 채널을 형성하는 단일 유기 반도체층을 포함한다.
본 발명의 다른 양태에 따른 유기 TFT 장치의 제조 방법은, 기판, 및 그 기판상의 트랜지스터 영역에 배치된 복수의 유기 TFT 를 갖는 유기 TFT 장치를 위한 것이고, 이 방법은, 트랜지스터 영역에 복수의 게이트 전극을 형성하는 단계; 각각의 게이트 전극 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 서로 분리되며 대향하는 소스 전극 및 드레인 전극을 형성하는 단계; 트랜지스터 영역을 둘러싸는 단일 개구를 갖는 뱅크를 형성하는 단계; 및 뱅크에 의해 둘러싸인 영역에 잉크젯 공정을 이용하여 유기 TFT 의 채널로서 단일 유기 반도체층을 형성하는 단계를 포함한다.
도면의 간단한 설명
도 1 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 부분 확대 평면도이다.
도 2 는 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀을 나타내는 평면도이다.
도 3 은 도 2 의 선 A-A 의 단면도이다.
도 4 는 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 구조를 나타내는 회로도이다.
도 5 는 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽 셀의 동작을 나타내는 타이밍 차트이다.
도 6 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 7 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 8 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 9 는 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 10 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 11 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 12 는 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 13 은 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 제조 공정을 설명하는 평면도이다.
도 14 는 본 발명에 따른 유기 TFT 장치를 갖는 유기 EL 표시 장치의 서브픽셀의 다른 예를 나타내는 평면도이다.
부호의 설명
1 : 유기 EL 표시 장치
2 : 기판
3 : 픽셀부
3R, 3G, 3B : 서브픽셀
4 : 유기 EL 소자
7 : 커패시터
9 : 트랜지스터 영역
10 : 제 1 유기 TFT
11 : 제 2 유기 TFT
12 : 제 3 유기 TFT
13 : 제 4 유기 TFT
14 : 유기 TFT 장치
15 : 개구
16 : 뱅크
17 : 유기 반도체층
18 : 게이트 전극
19 : 게이트 절연막
20 : 소스 전극
21 : 드레인 전극
29 : 격벽
본 발명을 실시하기 위한 최선의 형태
이하, 액티브 매트릭스로 유기 EL 소자를 구동하기 위한 유기 TFT 장치가 본 발명에 따른 유기 TFT 장치의 예로서 첨부된 도면을 참조하여 상세하게 설명된다.
도 1 에 도시된 바와 같이, 액티브 매트릭스 구동을 이용하며 복수의 TFT 가 제공된 유기 EL 표시 장치 (1) 는, 기판 (2), 및 그 상부에 매트릭스로 배열된 복수의 픽셀부 (3) 를 포함한다. 픽셀부 (3) 는 3 원색인 적색 (R), 녹색 (G), 및 청색 (B) 을 방출하기 위한 3 개의 서브픽셀 (3R, 3G, 및 3B) 을 포함하고, 이 서브픽셀 (3R, 3G, 및 3B) 은 픽셀부 (3) 에 정렬된다.
서브픽셀 (3R, 3G, 및 3B) 각각은 유기 EL 소자를 포함한다 (도 1 에는 미도시). 도 2 에 도시된 것과 같이 적색 (R) 광을 방출하기 위한 유기 EL 소자 (4) 를 포함하는 서브픽셀 (3R) 이 서브픽셀의 일 예로서 설명하는데 이용된다. 설명을 간략하게 하기 위해 도 2 에서 서브픽셀 (3R) 을 구성하는 구성 소자에 접속된 배선의 도시는 생략된다.
유기 EL 소자 (4) 는, 애노드 및 캐소드로서 제 1 표시 전극 (도 2 에는 미도시) 및 제 2 표시 전극 (5) 을 가질 뿐만 아니라, 제 1 표시 전극과 제 2 표시 전극 사이에 유지된 유기 기능층 (도 2 에는 미도시) 을 가지며, 기판 (2) 로부터 제 1 표시 전극, 유기 기능층, 및 제 2 표시 전극 (5) 이 순차적으로 배열되어 구성된다. 유기 기능층은 정공 (hole) 과 전자의 재결합을 통해서 발광할 수 있는 발광층 (미도시) 을 포함한다. 정공 주입층, 정공 수송층, 전자 수송층 및/또는 전자 주입층이 유기 기능층에 임의로 제공되어, 발광층 내의 정공 또는 전자 의 주입성 및 수송성을 강화시킬 수도 있다.
유기 EL 소자 (4) 를 구동하는 구동 유닛 (6) 은 유기 EL 소자 (4) 근방에 제공되고, 커패시터 (7) 를 포함한다. 커패시터 (7) 는 제 1 커패시터 전극 (도 2 에는 미도시), 제 2 커패시터 전극 (8), 및 제 1 커패시터 전극과 제 2 커패시터 전극 사이에 유지되는 커패시터 절연막 (도 2 에는 미도시) 을 포함한다.
트랜지스터 영역 (9) 은 서브픽셀 (3R) 에서 유기 EL 소자 (4) 및 커패시터 (7) 근방에 제공된다. 여기서, 트랜지스터 영역 (9) 은, 복수의 유기 TFT (10 내지 13) 가 배치된 기판상의 영역을 지칭하고, 도 2 에 도시된 바와 같이 트랜지스터 영역 (9) 에 4 개의 유기 TFT (10 내지 13) 가 형성된다. 도시되어 있지 않지만, 기판 상부에도 복수의 트랜지스터 영역이 제공될 수도 있다. 4 개의 유기 TFT (10 내지 13) 가 트랜지스터 영역 (9) 에서 평면에 배열, 및 정렬되어, 복수의 유기 TFT (10 내지 13) 는 유기 TFT 장치 (14) 를 형성한다. 4 개의 유기 TFT (10 내지 13) 및 커패시터 (7) 는 함께 유기 EL 소자 (4) 의 구동 유닛 (6) 을 구성한다. 상세하게 후술하는 바와 같이, 4 개의 유기 TFT (10 내지 13) 각각은 스위칭 트랜지스터 또는 구동 트랜지스터로서 또한 기능한다.
트랜지스터 영역 (9) 을 둘러싸는 단일 개구 (15) 를 갖는 뱅크 (16) 가 여기에 제공된다. 즉, 복수의 유기 TFT (10 내지 13) 는 뱅크 (16) 에 의해 둘러싸여져 있다. 뱅크 (16) 는 유기 TFT (10 내지 13) 의 채널을 형성하기 위해 단일 유기 반도체층 (17) 의 경계를 정하고, 유기 반도체층 (17) 은 복수의 유기 TFT (10 내지 13) 에 의해 공유된다. 뱅크의 개구 (15) 의 형태는 복수의 유기 TFT (10 내지 13) 의 레이아웃에 대응한다.
도 3 에 도시된 바와 같이, 게이트 전극 (18) 은 트랜지스터 영역 (9) 내에서 기판 (2) 상에 배치된다. 기판 (2) 은 유리를 포함하고, 게이트 전극 (18) 은 탄탈 (Ta) 을 포함하는 도전성 박막으로 구성된다. 기판 (2) 은 유리 기판으로 제한되지 않고, 수지 기판 및 플라스틱의 적층 기판일 수도 있다. 본 명세서에 있어서, 기판은 유기 EL 소자 및 유기 TFT 를 지지하기 위한 부재를 지칭하고, 유리 및/또는 수지와 같은 기판 재료의 표면에 알칼리 배리어 필름 및/또는 가스 배리어 필름과 같은 구조가 형성된 기판을 포함한다. 게이트 전극 (18) 은 충전 제어선 및 주사선 (도 3 에는 둘 다 미도시) 에 접속된다. 게이트 절연막 (19) 은 게이트 전극 (18) 상에 제공된다. 게이트 절연막 (19) 은 탄탈 산화물 (Ta2O5) 을 포함하고, 게이트 전극 (18) 의 탄탈의 양극산화 (anodization) 에 의해 형성될 수도 있다.
소스 전극 (20) 및 드레인 전극 (21) 은 게이트 절연막 (19) 상에 제공되고, 소스 전극 (20) 및 드레인 전극 (21) 은 게이트 절연막 (19) 상에서 서로 분리되며 대향한다. 소스 전극 (20) 과 드레인 전극 (21) 은 크롬 (Cr) 의 접착층을 갖는 금 (Au) 을 포함하는 금속 박막 (Cr/Au) 을 포함한다. 소스 전극 (20) 및 드레인 전극 (21) 은 데이터선 및 전원선 (도 3 에는 둘 다 미도시) 에 접속된다.
전술한 바과 같이, 게이트 전극 (18), 게이트 절연막 (19), 소스 전극 (20), 및 드레인 전극 (21) 을 포함하는 트랜지스터 영역 (9) 에서, 상기 영역을 둘러싸 는 단일 개구 (15) 를 갖는 뱅크 (16) 가 형성된다. 뱅크 (16) 는 소스 전극 (20) 및 드레인 전극 (21) 의 부분상에 배치된다. 뱅크 (16) 는 절연성 불소계 감광 수지를 포함한다.
소스 전극 (20) 및 드레인 전극 (21) 상에 뱅크 (16) 에 의해 경계 지어진 단일 유기 반도체층 (17) 이 제공되고, 이 유기 반도체층 (17) 은 트랜지스터 영역 (9) 내의 복수의 유기 TFT (10 내지 13) 에 대해 공통이다. 유기 반도체층 (17) 은 게이트 절연막 (19) 에서 소스 전극 (20) 과 드레인 전극 (21) 사이의 갭에 배치된다. 유기 반도체층 (17) 은 게이트 절연막 (19) 과 접촉하고 있고, 갭 영역 내의 게이트 절연막 (19) 을 통해서 게이트 전극 (20) 에 대향한다. 갭 영역 내의 유기 반도체층 (17) 은 유기 TFT (10 내지 13) 의 채널일 수도 있다. 이상으로부터, 뱅크 (16) 는 트랜지스터 영역 (9) 의 경계를 정한다. 여기서, 유기 반도체층 (17) 은, 예를 들어, 폴리(3-헥실티오펜) (P3HT) 와 같은 반도체 특성을 나타내는 유기 재료를 포함한다. 또한, 유기 반도체층 (17) 은 복수의 반도체 특성 재료 또는 적층체를 포함할 수도 있다.
트랜지스터 영역 (9) 근방에 배치된 유기 EL 소자 (4) 는 기판 (2) 으로부터 제 1 표시 전극 (22), 유기 기능층 (23), 및 제 2 표시 전극 (5) 으로 순차적으로 구성된다. 제 1 표시 전극 (22) 은 유기 EL 소자 근방에 배치된 유기 TFT (12) 의 드레인 전극 (21) 에 접속된다.
도시되지 않았지만, 전술한 바와 같이 구성된 유기 EL 표시 장치의 픽셀부는 접시-형상의 밀봉 캡 또는 밀봉 필름에 의해 밀봉되고, 유기 EL 소자가 대기중에서 수분 또는 산소와 접촉하지 않도록 이루어진다.
전술한 바와 같이 구성된 서브픽셀은 도 4 에 도시된 바와 같은 회로도를 통해서 표현될 수 있다. 유기 EL 소자 (4), 제 1 내지 제 4 유기 TFT (10 내지 13), 및 커패시터 (7) 가 그 서브픽셀 내부에 제공된다. 커패시터 (7) 는 데이터선 A1 을 통해서 공급된 데이터 신호에 응답하는 전하를 보유하고, 유기 EL 소자 (4) 의 방출된 광의 계조 (gradation) 를 조절한다. 즉, 커패시터 (7) 는 데이터선 A1 에 흐르는 전류에 응답하는 전압을 보유한다. 유기 EL 소자 (4) 가 포토다이오드와 유사한 전류 구동형 발광 소자이기 때문에, 여기에는 다이오드에 대한 심볼이 도시된다.
제 1 유기 TFT (10) 의 소스 S 는 제 2 및 제 4 유기 TFT (11 및 13) 의 드레인 D 각각에 접속되어 있을 뿐만 아니라, 제 3 유기 TFT (12) 의 소스 S 에도 접속되어 있다. 제 1 유기 TFT (10) 의 드레인 D 은 제 4 유기 TFT (13) 의 게이트 G 에 접속된다. 커패시터 (7) 는 제 4 유기 TFT (13) 의 소스 S 와 게이트 G 사이에 접속된다. 제 4 유기 TFT (13) 의 소스 S 는 전원선 (24) 에 접속되고, 전원 (24) 에는 구동 전압 VDD 이 공급된다. 유기 EL 소자 (4) 의 애노드로서의 제 1 표시 전극 (22) (도 3 참조) 은 제 3 유기 TFT (12) 의 드레인 D 에 접속되고, 유기 EL 소자 (4) 의 캐소드로서의 제 2 표시 전극 (5) 은 접지된다.
제 1 유기 TFT (10) 및 제 2 유기 TFT (11) 의 게이트 G 는 커패시터 (7) 에 대한 충전을 제어하기 위해 충전 제어선에 공통으로 접속되고, 데이터 기록을 위한 충전 신호의 입력을 수신한다. 또한, 제 3 유기 TFT (12) 의 게이트 G 는 주사선 C1 에 접속되고, 발광 간격 설정을 위한 스캔 신호의 입력을 수신한다.
제 1 유기 TFT (10) 및 제 2 유기 TFT (11) 은, 커패시터 (7) 에 전하를 축적할 때 사용되는 스위칭 트랜지스터이다. 제 3 유기 TFT (12) 는, 유기 EL 소자 (4) 의 발광 간격중에 온 (on) 상태로 유지되는 스위칭 트랜지스터이다. 제 4 유기 TFT (13) 는, 유기 EL 소자 (4) 에서 흐르는 전류값을 제어하기 위한 구동 트랜지스터이다. 제 4 유기 TFT (13) 의 전류값은 커패시터에 보유되는 전하의 양에 의해 제어된다.
도 5 는 서브픽셀의 동작을 나타내는 타이밍 차트이다. 충전 제어선 B1 을 통해서 입력된 충전 신호, 주사선 C1 을 통해서 입력된 스캔 신호, 데이터선 A1 을 통해서 입력된 데이터 신호 (데이터 전류값 I), 및 유기 EL 소자에서 흐르는 전류값 IEL 이 여기에 도시된다.
Tc 는, 프레임 간격이고, 이 동안에 모든 주사선들을 일주하는 선택이 완료된다. Tpr 은, 충전 제어선 B1 을 통해서 입력된 데이터 기록을 위한 충전 신호에 의해 결정된 프로그램 간격이고, 유기 EL 소자의 발광 계조가 서브픽셀 내부에 설정된다. Tel 은, 주사선 C1 을 통해서 입력된 발광 간격 설정을 위한 주사선에 의해 결정된 발광 간격이고, 이 동안에 유기 EL 소자가 발광한다.
프로그램 간격 Tpr 동안에, 데이터선 구동 회로 (미도시) 로부터 데이터선 A1 으로 발광 계조에 해대응하는 데이터 신호가 출력되면서, 충전 제어선 구동 회 로 (미도시) 로부터 충전 제어선 B1 으로 H 레벨 충전 신호가 출력된다. 그후, 제 1 및 제 2 유기 TFT (10 및 11) 가 온 상태로 설정된다. 이때, 데이터선 구동 회로 (미도시) 는 발광 계조에 응답하는 데이터 전류값 I 을 흐르게 하기 위한 가변 정전류원으로서 기능한다. 데이터 전류값 I 에 대응하는 전하가 커패시터 (7) 에 보유되고, 프로그램 간격 Tpr 은 종료한다. 그 결과, 제 4 유기 TFT (13) 의 소스와 드레인 사이에는 커패시터 (7) 에 저장된 전압이 인가된다.
프로그램 간격 Tpr 이 종료하면, 충전 신호는 L 레벨로 설정되고, 제 1 유기 TFT (10) 및 제 2 유기 TFT (11) 는 오프 (off) 상태로 설정된다. 또한, 데이터선 구동 회로 (미도시) 는 그 픽셀 회로를 위한 데이터 신호 (전류값 I) 의 공급을 정지한다.
후속 발광 간격 Tel 동안에, 충전 신호를 L 레벨로 유지하고, 제 1 및 제 2 유기 TFT (10 및 11) 가 온 상태로 유지된 채, 주사선 구동 회로 (미도시) 로부터 주사선 (C1) 으로 H 레벨의 스캔 신호가 출력되어, 제 3 유기 TFT (12) 를 온 상태로 설정한다.
데이터 신호 (데이터 전류값 I) 에 대응하는 전하가 커패시터 (7) 에 사전에 보유되어 있다. 따라서, 데이터 전류값 I 과 거의 동일한 전류가 제 4 유기 TFT (13) 에서 흐르고, 이 전류는 제 3 유기 TFT (12) 를 통해서 유기 EL 소자 (4) 에서 흐른다. 그 결과, 유기 EL 소자 (4) 는 발광 간격 Tel 동안 데이터 신호 (데이터 전류값 I) 에 대응하는 계조로 발광한다.
다음으로, 전술한 바와 같이 구성된 유기 TFT 장치를 갖는 유기 EL 표시 장 치의 제조 방법이 설명된다. 180㎛×60㎛ 의 크기를 가지며, 이는, 유기 EL 소자에서의 개구율이 30% 이고; 4 개의 유기 TFT 가 존재하는 서브픽셀에 대한 설명이지만, 크기는 이에 제한되지 않는다.
무알칼리 유리 (nonalkaline glass) 를 포함하는 유리 기판상에 탄탈 (Ta) 박막을 형성한 후, 반응성 이온 에칭 (RIE) 을 이용하여 Ta 박막 패턴을 제조한다. Ta 박막 패턴은 게이트 전극 (18), 충전 제어선 (B1), 주사선 (C1), 및 제 1 커패시터 전극 (25) 을 포함한다. Ta 박막 패턴은 게이트 전극 (18) 을 전기적으로 접속하기 위한 브리지부 (26) 를 포함한다. 게이트 전극 (18) 은 트랜지스터 영역 (9; 도 6 에서, 교대로 길고 짧은 점선으로 도 6 뿐만 아니라 도 7 내지 도 10 에 표시) 내부에 제공된다.
Ta 박막 패턴 상에서 양극산화가 수행되고, 탄탈 산화물 (Ta2O5) 막이 Ta 박막의 표면상에 생성된다. 도 7 에 도시된 바와 같이, Ta2O5 막은 게이트 전극 (18) 상에서 게이트 절연막 (19) 이 되고, 제 1 커패시터 전극 (25) 상에서 커패시터 절연막 (27) 이 된다. 브리지부 (26) 를 포함하는 Ta 박막의 결과로서, Ta 박막의 양극산화는 단일 단계로 구현될 수 있다. Ta 박막의 두께는 100㎚ 이고, Ta2O5 막의 두께는 150㎚ 이다.
도 8 에서 도시된 바와 같이, 인듐 아연 산화물 (IZO) 막이 기판 상에 생성된 후에, 리프트-오프 공정이 이용되어 유기 EL 소자의 제 1 표시 전극 (22) 으로서의 IZO 패턴을 형성한다. 제 1 표시 전극 (22) 의 크기가 30㎛×110㎛ 이고, 그 두께는 110㎚ 이다.
반응성 이온 에칭이 이용되어 Ta 박막의 브리지부 (26) 를 제거함으로써, 브리지부 (26) 에 의해 접속된 게이트 전극을 전기적으로 접속해제한다. 또한, 도 9 에 도시된 바와 같이, 제 1 커패시터 전극 (25) 과 게이트 전극 (18) 사이의 Ta2O5 박막에 관통공 (28) 이 제공된다.
다음으로, 접착층으로서 크롬 (Cr) 을 이용하는 금 (Au) 이 마그네트론 스퍼터링에 의해 형성되고, 리프트-오프 공정이 이용되어, 도 10 에 도시된 바와 같은 패턴을 갖는 Cr/Au 금속막을 형성한다. Cr/Au 금속막은 소스 전극 (20), 드레인 전극 (21), 데이터선 (A1), 및 전원선 (24) 을 구성한다. 제 1 표시 전극 (22) 근방에 제공된 제 3 유기 TFT (12) 의 드레인 전극 (21) 은 제 1 표시 전극 (22) 에 접속된다. Cr 막의 두께는 5㎚ 이고, Au 막의 두께는 100㎚ 이다.
소스 전극 (20) 과 드레인 전극 (21) 은, 최종적으로 제조된 유기 TFT 의 채널 길이가 2㎛ 가 되도록 형성된다. 4 개의 유기 TFT 중에서, 2 개에는 40㎛ 의 채널 폭이 제공되고, 다른 2 개에는 150㎛ 의 채널 폭이 제공된다.
도 11 에 도시된 바와 같이, 트랜지스터 영역 (9) 을 둘러싸며 단일 개구 (15) 를 갖는 뱅크 (16) 가 서브픽셀 내에 형성된다. 뱅크 (16) 는 불소계 감광 수지를 이용하여 형성되고, 그 패턴은 포토마스크를 이용하여 형성된다. 뱅크 (16) 의 개구 (15) 의 크기는 20㎛×170㎛ 이고, 뱅크 (16) 의 높이는 3㎛ 이다.
뱅크 (16) 가 제조된 후, 도 12 에 도시된 바와 같이, 잉크젯 공정이 이용되어, 뱅크 (16) 에 의해 둘러싸인 영역에 단일 유기 반도체층 (17) 을 제조한다. 유기 반도체층 (17) 은 반도체 특성을 갖는 유기 재료인 P3HT 을 포함한다. 잉크젯 공정에서, 잉크젯 노즐 (미도시) 로부터 배출된 액적은 뱅크 (16) 에서 리바운드되어 개구 (15) 내부에 배치되고, 액적에 의해 형성된 유기 반도체층 (17) 은 뱅크 (16) 에 의해 둘러싸인 영역 내부에 형성된다. 단일 유기 반도체층 (17) 은 복수의 유기 TFT 에 대한 채널을 형성한다.
유기 반도체층 (17) 이 제조된 후, 쉐도우 마스크 (미도시) 를 이용하는 진공 증착법이 이용되어, 제 1 표시 전극 (22) 상에 발광층 (미도시) 을 포함하는 유기 기능층 (23; 도 3 참조) 및 제 2 표시 전극 (5) 을 순차적으로 제조하고, 도 13 에 도시된 바와 같이, 유기 EL 소자 (4) 가 형성된다. 유기 기능층 (23) 은 저분자 재료를 포함한다. 마지막으로, 접시-형상 밀봉 캡을 이용하여 밀봉이 수행되어, 유기 EL 표시 장치를 완성한다.
전술한 바와 같은 유기 TFT 장치를 포함하는 유기 EL 표시 장치에서 유기 TFT 가 구동되는 경우, 유기 EL 소자의 발광이 확인되었다.
복수의 유기 TFT 에 대한 단일 개구를 갖는 뱅크를 형성하는 것으로 인해 뱅크의 개구의 크기가 크다는 사실로부터, 유기 TFT 의 크기 및 그 사이의 간격이 작을지라도, 잉크젯 공정을 이용하여 유기 반도체층이 제조될 수 있다. 즉, 잉크젯 액적의 착탄 정밀도 보다 (채널 폭이) 작은 복수의 유기 TFT 가 좁은 영역 내에서 제조될 수 있다. 또한, 뱅크가 각각의 유기 TFT 에 대해 제조되지 않는다는 사실로부터, 유기 TFT 장치의 제조 공정이 간략화될 수 있고, 그 결과, 수율이 향상된다.
전술한 실시형태에서, Ta 는 게이트 전극으로서 이용되었고, 소스 전극 및 드레인 전극으로서 Cr/Au 가 이용되었지만, 이들 재료는 충분한 도전성이 있는 한, 특별히 제한되지 않는다. 구체적으로, Pt, Au, W, Ru, Ir, Al, Sc, Ti, V, Mn, Fe, Co, Ni, Zn, Ga, Y, Zr, Nb, Mo, Tc, Rh, Pd, Ag, Cd, Ln, Sn, Ta, Re, Os, Tl, Pb, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등과 같은 단일 금속 또는 적층체 또는 그 화합물이 이용될 수도 있다. 또한, ITO 또는 IZO 와 같은 금속 산화물, 폴리아닐린, 폴리티오펜 또는 폴리피롤과 같은 공역 폴리머 화합물을 함유하는 유기 도전성 금속이 이용될 수도 있다.
또한, 게이트 전극으로서 그리고 게이트 절연막으로서 Ta 를 양극산화함으로써 제조된 Ta2O5 가 전술한 실시형태에 이용되지만, 게이트 전극 재료로서 임의의 양극산화 가능한 금속이 양호하고, Al, Mg, Ti, Nb, Zr, 및 다른 단일 금속 또는 그 화합물이 게이트 절연막에 대해 양극산화될 수도 있다.
또한, 양극산화를 이용하지 않고 게이트 절연막으로서 무기 또는 유기 절연 재료가 이용될 수도 있다. 예를 들어, LiOx, LiNx, NaOx, KOx, RbOx, CsOx, BeOx, MgOx, MgNx, CaOx, CaNx, SrOx, BaOx, ScOx, YOx, YNx, LaOx, LaNx, CeOx, PrOx, NdOx, SmOx, EuOx, GdOx, TbOx, DyOx, HoOx, ErOx, TmOx, YbOx, LuOx, TiOx, TiNx, ZrOx, ZrNx, HfOx, HfNx, ThOx, VOx, VNx, NbOx, TaOx, TaNx, CrOx, CrNx, MoOx, MoNx, WOx, WNx, MnOx, ReOx, FeOx, FeNx, RuOx, OsOx, CoOx, RhOx, IrOx, NiOx, PdOx, PtOx, CuOx, CuNx, AgOx, AuOx, ZnOx, CdOx, HgOx, BPx, BNx, AlOx, AlNx, GaOx, GaNx, InOx, TiOx, TiNx, SiNx, GeOx, SnOx, PbOx, POx, PNx, AsOx, SbOx, SeOx 및 TeOx 와 같은 금속 산화물; LiAlO2, Li2SiO3, Li2TiO3, Na2Al22O34, NaFeO2, Na4SiO4, K2SiO3, K2TiO3, K2WO4, Rb2CrO4, Cs2CrO4, MgAl2O4, MgFe2O4, MgTiO3, CaTiO3, CaWO4, CaZrO3, SrFe12O19, SrTiO3, SrZrO3, BaAl2O4, BaFe12O19, BaTiO3, Y3Al5O12, Y3Fe5O12, LaFeO3, La3Fe5O12, La2Ti2O7, CeSnO4, CeTiO4, Sm3Fe5O12, EuFeO3, Eu3Fe5O12, GdFeO3, Gd3Fe5O12, DyFeO3, Dy3Fe5O12, HoFeO3, Ho3Fe5O12, ErFeO3, Er3Fe5O12, Tm3Fe5O12, LuFeO3, Lu3Fe5O12, NiTiO3, Al2TiO3, FeTiO3, BaZrO3, LiZrO3, MgZrO3, HfTiO4, NH4VO3, AgVo3, LiVO3, BaNb2O6, NaNbO3, SrNb2O6, KTaO3, NaTaO3, SrTa2O6, CuCr2O4, Ag2CrO4, BaCrO4, K2MoO4, Na2MoO4, NiMoO4, BaWO4, Na2WO4, SrWO4, MnCr2O4, MnFe2O4, MnTiO3, MnWO4, CoFe2O4, ZnFe2O4, FeWO4, CoMoO4, CuTiO3, CuWO4, Ag2MoO4, Ag2WO4, ZnAl2O4, ZnMoO4, ZnWO4, CdSnO3, CdTiO3, CdMoO4, CdWO4, NaAlO2, MgAl2O4, SrAl2O4, Gd3Ga5O12, InFeO3, MaIn2O4, Al2TiO5, FeTiO3, MgTiO3, Na2SiO3, CaSiO3, ZrSiO4, K2GeO3, Li2GeO3, Na2GeO3, Bi2Sn3O9, MgSnO3, SrSnO3, PbSiO3, PbMoO4, PbTiO3, SnO2-Sb2O3, CuSeO4, Na2SeO3, ZnSeO3, K2TeO3, K2TeO4, Na2TeO3, 및 Na2TeO4 와 같은 금속 화합물; FeS, Al2S3, MgS, 및 ZnS 와 같은 황화물; LiF, MgF2 및 SmF3 와 같은 불화물; HgCl, FeCl2, 및 CrCl3 와 같은 염화물; AgBr, CuBr, 및 MnBr2 와 같은 브롬화물; PbI2, CuI, 및 FeI2 와 같은 요오드화물; 및 SiAlON 과 같은 금속 산화 질화물이 효과적이다. 폴리이미드, 폴리아미드, 폴리에스테르, 폴리아크릴레이트, 에폭시 수지, 페놀 수지, 및 폴리비닐 알코올과 같은 폴리머 재료가 또한 효과적이다. 또한, 게이트 절연막 표면은 OTS (octadecyltrichlorosilane; 옥타데실트리클로로실란), HMDS (hexamethyldisilazane; 헥사메틸디실라잔) 등으로 소수 처리될 수도 있다.
또한, 불소계 감광 수지가 전술한 실시형태에서 뱅크 재료로서 이용되었지만, 이 재료는 높은 절연성을 가지는 한 유기 또는 무기로 제한되지 않는다. 또한, 뱅크 높이가 전술한 실시형태에서 3㎛ 이었지만, 이에 제한되지 않고, 뱅크의 개구 내부의 착탄 액적이 그 높이를 초과하여 넘치지 않는 한 임의의 높이도 괜찮다.
또한, 감광성 수지를 이용하는 포토리소그래피 기술이 전술한 실시형태에서 뱅크를 위한 패턴 형성 공정으로서 이용되었지만, 예를 들어, 반응성 이온 에칭 (RIE) 을 이용하는 건조 공정도 또한 괜찮다. 또한, 뱅크 재료에 대해 발수성 재료가 바람직하지만, 뱅크 표면은 뱅크가 제조된 후에 발수 처리될 수도 있다.
또한, P3HT 가 전술한 실시형태에서 유기 TFT 의 유기 반도체 재료로서 이용 되었지만, 여기에 제한되지 않고, 반도체 특성을 나타내는 유기 재료이면 괜찮다. 예를 들어, 전술한 저분자 화합물의 구조가 폴리에틸렌 체인, 폴리실록산 체인, 폴리에테르 체인, 폴리에스테르 체인, 폴리아미드 체인, 또는 폴리이미드 체인과 같은 폴리머의 주쇄에 이용된 폴리머 재료 또는 측쇄로서 펜던트 형태로 결합된 폴리머 재료; 또는, 폴리파라페닐렌과 같은 방향족 공액 폴리머, 폴리아세틸렌과 같은 지방족 공액 폴리머, 폴리피놀 또는 폴리티오펜과 같은 헤테로시클릭 공액 폴리머, 폴리아닐린 또는 폴리페닐렌 술피드와 같은 헤테로원자-함유 공액 폴리머, 또는 폴리(페닐렌비닐렌), 폴리(아닐린비닐렌), 또는 폴리(티오린비닐렌) 과 같은 공액 폴리머의 구성 유닛이 교대로 결합된 구조를 갖는 복합 공액 폴리머와 같은 탄소계 공액 폴리머가 이용될 수도 있다. 또한, 탄소계 공액 구조, 및 폴리실란, 디실라닐렌 아릴렌 폴리머, (디실라닐렌)에테닐렌 폴리머, 또는 (디실라닐렌)에티닐렌 폴리머와 같은 디실라닐렌 탄소계 공액 폴리머 구조를 갖는 올리고실란이 교대로 연쇄된 폴리머가 이용될 수도 있다. 또한, 인 (phosphorous) 또는 질소와 같은 무기 원소를 포함하는 폴리머 체인이 좋고; 프탈로시아네이트 폴리실록산과 같은 폴리머 체인의 방향족계 리간드가 배위된 폴리머, 페릴렌테트라카르복실산과 같은 페틸렌이 열처리를 통해서 폐기된 (annulled) 폴리머, 폴리아크릴로니트릴과 같은 시아노기를 갖는 폴리에틸렌 유도체를 열 처리함으로써 획득된 래더 폴리머, 또는 페로브스카이트 (perovskite) 내에 유기 화합물이 끼워진 복합 재료가 이용될 수도 있다. 또한, 프탈로시아닌 유도체; 나프탈로시아닌 유도체; 아조 화합물 유도체; 페릴렌 유도체; 인디고 유도체; 퀴나크리돈 유도체; 안트라퀴논 또는 다른 이러한 폴리시클릭 퀴논 유도체; 시아닌 유도체, 플러렌 유도체; 인돌, 카르바졸, 옥사졸, 이소옥사졸, 티아졸, 이미다졸, 피라졸, 옥사디아졸, 피라졸린, 티아티아졸, 또는 트리아졸과 같은 질소-함유 폴리시클릭 화합물 유도체; 히드라진 유도체; 트리페닐아민 유도체; 트리페닐메탄 유도체; 스틸벤; 안트라퀴논 디페노퀴논 또는 다른 이러한 퀴논 화합물 유도체; 안트라센, 비렌, 페난트렌, 또는 코로넨과 같은 폴리시클릭 방향족 화합물 유도체 등이 좋고; 관능기를 부여할 때와 같이 용매에서 용해가능한 재료가 좋다.
유기 EL 소자가 제 1 표시 전극 및 기판을 통해서 광을 외부로 추출하기 위한 저부 방출형 소자로서 전술한 실시형태에서 설명하고 있지만, 이에 제한되지 않고, 제 2 표시 전극을 통해서 광을 외부로 추출하기 위한 상부 방출형 소자가 또한 좋다.
또한, 유기 TFT 장치가 전술한 실시형태에서 유기 EL 표시 장치에 이용되지만, 이에 제한되지 않고, 유기 TFT 장치는 액정 표시 장치 또는 전기영동 표시 장치와 같이 액티브 구동할 수 있는 표시 장치에 이용될 수도 있다.
도 14 에 도시된 바와 같이 구성된 유기 TFT 장치가 대안의 실시형태로서 이하 설명된다. 도 14 는 유기 EL 표시 장치의 서브픽셀 (3R) 을 나타내고, 대안 실시형태의 유기 TFT (14) 의 구조는 유기 EL 소자 (4) 의 구동부 (6) 를 포함한다. 유기 TFT 장치는 기판상의 트랜지스터 영역 (9) 에 제공되고, 서로 인접하여 트랜지스터 영역 (9) 에 제공된 복수의 유기 TFT (10 내지 13) 의 이들 TFT 사이에 격벽 (29) 이 제공된다. 격벽 (29) 은 유기 TFT 들 사이에서 흐르는 누설 전류를 예방하기 위한 것이고, 뱅크 (16) 의 개구 (15) 내부의 영역을 분할함으로써 트랜지스터 영역 (9) 을 복수의 영역으로 경계를 정하지는 않는다. 격벽 (29) 은 뱅크 (16) 와 유사한 절연 재료, 예를 들어, 불소계 감광 수지를 포함한다. 그 밖의, 구성은 전술한 실시형태의 구성과 거의 동일하다.
서로 인접하는 유기 TFT 사이에서 흐르는 누설 전류는 분리되는 인접 유기 TFT 들 사이에 존재하는 유기 반도체 재료를 통해서 유기 TFT 들 사이에서 흐르는 전류를 지칭하고, 각각의 유기 TFT 에 인가된 전압, 유기 반도체층의 재료 특성, 또는 유기 TFT 사이의 거리와 같은 다양한 요인에 응답하여 발생될 수도 있다. 특히, 표시 장치의 해상도가 증가함에 따라, 유기 TFT 들 사이의 간격은 감소되므로, 문제가 발생할 위험이 존재한다. 따라서, 서로 인접하는 TFT 들 사이에 격벽이 제조되고, 이에 따라, 유기 TFT 들 사이에서 흐르는 누설 전류를 방지한다.
도 14 에 도시된 바와 같은 구성으로 서브픽셀 (3R) 을 갖는 유기 EL 표시 장치가 제조되었다. 제조 공정은 전술한 실시형태의 제조 방법 (도 6 내지 도 13 참조) 과 기본적으로 거의 동일하다. 서브픽셀 (3R) 의 크기는 180㎛×60㎛ 로, 유기 EL 소자 (4) 에서의 개구율은 30% 로 제조되었다. 트랜지스터 영역 (9) 에서 복수의 TFT (10 내지 13) 의 각각의 채널 길이는 2㎛ 로 제조되었다. 제 1 및 제 2 유기 TFT (10 및 11) 의 채널 폭은 40㎛ 로 제조되었고, 제 3 및 제 4 유기 TFT (12 및 13) 의 채널 폭은 150㎛ 으로 제조되었다.
(1) 게이트 전극 및 게이트 절연막의 형성: 무알칼리 유리 기판상에 Ta 박막을 형성한 후, 반응성 이온 에칭 공정을 이용하여 Ta 박막 패턴이 형성되었다. 패턴 Ta 박막은 게이트 전극으로서 이용되었다. Ta 박막이 양극산화되었고, 산화막 (Ta2O5 막) 이 그 표면상에 제조되었다. Ta2O5 막은 게이트 절연막으로서 이용되었다. Ta 막 두께는 100㎚ 이었고, Ta2O5 막 두께는 150㎚ 이었다.
(2) 제 1 표시 전극의 형성 : 마그네트론 스퍼터링 공정을 이용하여 IZO 필름을 제조한 후, 리프트-오프 공정을 통해서 IZO 필름 상에 패턴이 형성되었다. 패턴 IZO 박막이 유기 EL 표시 소자용 애노드로서 이용되었다. 패턴 IZO 박막의 두께는 110㎚ 이었다.
(3) 소스 전극 및 드레인 전극의 제조 : 마그네트론 스퍼터링 공정을 이용하여 크롬 (Cr) 박막 및 금 (Au) 박막을 제조한 후, 리프트-오프 공정을 이용하여 Cr/Au 박막에 패턴을 형성하였다. 이 공정을 통해서, 서로 분리되어 대향하는 소스 전극 및 드레인 전극이 게이트 절연막 상에 제조되었다. Cr 박막의 두께는 5㎚ 로, Au 박막의 두께는 100㎚ 로 제조되었다. 서로 인접하는 유기 TFT 들 사이의 거리는 2㎛ 이었다. 즉, 서로 인접하는 유기 TFT 의 유기 TFT 소스 전극 및 드레인 전극의 조합에서 전극들 사이의 가장 가까운 거리는 2㎛ 이었다.
(4) 뱅크 및 격벽의 형성 : 스핀 코트 공정을 이용하여 아직 노출되지 않은 불소계 감광 수지액을 배치한 후, 포토마스크가 노광 및 현상에 이용되어, 뱅크 및 격벽을 형성한다. 이 뱅크는, 트랜지스터 영역을 둘러싸며 하나의 개구를 갖도록 형성되고, 격벽은, 유기 TFT 가 서로 인접하여 형성되도록 하는 위치들 사이에서 형성되었다. 뱅크의 개구의 크기는 20㎛×170㎛ 이었다. 격벽의 폭은 4 ㎛ 이었고, 길이는 160㎛ 이었다. 뱅크 및 격벽의 높이는 3㎛ 이었다.
(5) 유기 반도체층의 형성 : 잉크젯 공정이 이용되어 전술한 바와 같은 뱅크에 의해 둘러싸인 영역에 유기 반도체 층을 형성하였다. 구체적으로, 잉크 방출 노즐로부터 방출된 액적이 뱅크의 개구의 내부를 향해서 이동하도록 분출되어, 유기 반도체층을 형성하였다. P3HT 는 유기 반도체층을 구성하기 위한 유기 반도체 재료로서 이용되었고, P3HT 용액은 잉크젯 공정에서 잉크로서 이용되었다.
(6) 유기 EL 소자의 형성 및 밀봉 : 유기 기능층 및 제 2 표시 전극이 진공 증착법을 이용하여 제 1 표시 전극 상에 순차적으로 형성되어, 유기 EL 소자를 제조하였다. 접시-형상의 밀봉 캡이 이용되어 유기 EL 소자 및 유기 TFT 를 밀봉하고, 유기 EL 표시 장치를 제조하였다.
전술한 절차를 통해서 제조된 유기 EL 표시 장치가 구동되었고, 유기 TFT 들 사이의 누설 전류가 측정되었다. 비교예로서, 트랜지스터 영역에 격벽이 없는 유기 EL 표시 장치가 또한 제조되었다. 비교 유기 EL 표시 장치에서는, 뱅크 및 격벽을 형성하는 공정이 격벽을 형성하지 않고 단지 뱅크만 형성하는 것으로 바뀐 것을 제외하고는, 전술한 것과 동일한 절차가 이용되었다. 실시형태와 비교예 모두의 유기 EL 표시 장치에서 서로 인접하는 유기 TFT 에 대한 인접하는 전극 간격에 30V 의 전압이 인가되었다.
서로 인접하는 유기 TFT 간격에서 흐르는 누설 전류의 전류값은 실시형태에서는 1.6×10-10A 이었고, 비교예에서의 누설 전류의 전류값은 5.8×10-7A 이었다. 이들 결과는, 인접 유기 TFT 사이에 격벽을 제공함으로써 누설 전류가 감소된다는 것을 확인하였다.
전술한 실시형태 모두에서, 유기 TFT 는 기판상에 제공된 게이트 전극을 갖는 저부 게이트 구조를 이용하여 설명되었지만, 상부 게이트 구조도 또한 좋다. 즉, 유기 TFT 는, 기판으로부터 순차적으로 소스/드레인 전극, 유기 반도체층, 게이트 절연막, 게이트 전극을 제조함으로써 형성될 수도 있다. 여기서, 뱅크는, 소스/드레인 전극이 제조된 후 트랜지스터 영역을 둘러싸면서 형성된다. 유기 반도체층은 잉크젯 공정을 이용하여 제조될 수 있고, 전술한 저부 게이트 구조를 갖는 유기 TFT 와 유사한 뱅크에 의해 경계가 정해질 수 있다.
기판, 및 기판상의 트랜지스터 영역에 배치된 복수의 유기 TFT 를 포함하는 본 발명의 유기 TFT 장치에 따르면, 여기서, 이 유기 TFT 장치는, 트랜지스터 영역을 둘러싸며 단일 개구를 갖는 뱅크, 및 이 뱅크에 의해 경계가 정해지며 유기 TFT 채널을 형성하기 위한 단일 유기 반도체층을 포함함, 뱅크가 잉크젯 공정을 통해서 유기 TFT 장치를 제조할 때 각각의 유기 TFT 가 제공될 필요가 없기 때문에 각각의 유기 TFT 의 크기 및 유기 TFT 들 사이의 간격이 작을지라도 유기 TFT 장치가 제조될 수 있다.
기판, 및 기판상의 트랜지스터 영역에 배치된 복수의 유기 TFT 를 포함하는 유기 박막 TFT 장치에 대한 본 발명의 유기 TFT 의 제조 방법에 따르면, 여기서, 이 유기 TFT 의 제조 방법은 트랜지스터 영역에 복수의 게이트 전극을 형성하는 단계, 게이트 전극의 각각에 게이트 절연막을 형성하는 단계, 각각의 게이트 절연막 상에 서로 분리되어 대향하는 소스 전극 및 드레인 전극을 형성하는 단계, 트랜지스터 영역을 둘러싸며 단일 개구를 갖는 뱅크를 형성하는 단계, 및 뱅크에 의해 둘러싸인 영역 내부에 잉크젯 공정을 이용하여 유기 TFT 용 채널로서 단일 유기 반도체층을 형성하는 단계를 포함하고, 이 방법은, 뱅크가 유기 TFT 장치를 제조할 때 각각의 유기 TFT 가 제공될 필요가 없기 때문에 각각의 유기 TFT 의 크기 및 유기 TFT 들 사이의 간격이 작을지라도 잉크젯 공정을 이용하여 유기 TFT 를 제조할 수 있을 뿐만 아니라 제조 공정이 간략화되었다.

Claims (8)

  1. 기판, 및 상기 기판 상의 트랜지스터 영역에 배치된 복수의 유기 박막 트랜지스터들을 갖는 유기 박막 트랜지스터 장치로서,
    상기 트랜지스터 영역을 둘러싸며, 단일 개구를 갖는 뱅크; 및
    상기 뱅크에 의해 경계가 정해지며, 상기 유기 박막 트랜지스터들에 대한 채널을 형성하는 단일 유기 반도체층을 포함하는, 유기 박막 트랜지스터 장치.
  2. 제 1 항에 있어서,
    인접하는 상기 유기 박막 트랜지스터들 사이에 배치된 격벽을 포함하는, 유기 박막 트랜지스터 장치.
  3. 제 1 항에 있어서,
    상기 유기 반도체층은 잉크젯 공정을 이용하여 형성되는, 유기 박막 트랜지스터 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 유기 박막 트랜지스터 장치를 포함하는, 유기 EL 표시 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 유기 박막 트랜지스터 장치를 포함하는, 전기영동 표시 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 유기 박막 트랜지스터 장치를 포함하는, 액정 표시 장치.
  7. 기판, 및 상기 기판 상의 트랜지스터 영역에 배치된 복수의 유기 박막 트랜지스터들을 갖는 유기 박막 트랜지스터 장치의 제조 방법으로서,
    상기 트랜지스터 영역에 복수의 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들 각각의 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막들의 각각의 위에, 서로 분리되어 대향하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 트랜지스터 영역을 둘러싸며, 단일 개구를 갖는 뱅크를 형성하는 단계; 및
    상기 뱅크에 의해 둘러싸인 상기 트랜지스터 영역 내부에, 잉크젯 공정을 이용하여, 상기 유기 박막 트랜지스터들에 대한 채널로서 단일 유기 반도체층을 형성하는 단계를 포함하는, 유기 박막 트랜지스터 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 뱅크를 형성하는 단계는, 서로 인접하는 상기 유기 박막 트랜지스터들을 형성하는 위치들 사이에 격벽을 형성하는 단계를 포함하는, 유기 박막 트랜지스 터 장치의 제조 방법.
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