KR20080095604A - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents

Abstract

반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 제1 절연막과 제1 도전막을 순차적으로 형성하여 제1 캐패시터를 형성하고, 상기 제1 도전막 상에 제2 절연막 및 제2 도전층을 순차적으로 적층하여 제2 캐패시터를 형성함으로써, 면적의 증가 없이 다수의 캐패시터를 형성하여 소자의 집적도를 개선시킬 수 있는 반도체 소자의 캐패시터 및 그것의 제조 방법을 개시한다.

캐패시터, 집적도, 플래시

Description

반도체 소자의 캐패시터 및 그의 제조 방법{Capacitor in semiconductor device and method for manufacturing the same}

도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

도 2 내지 도 4b는 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 반도체 기판 101 : 제1 절연막

102 : 제1 도전막 103 : 소자 분리막

104 : 제2 절연막 105 : 콘택홀

106 : 제2 도전막 107 : 금속층

C1, C2, C3 : 캐패시터

본 발명은 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것으로, 특히 캐패시터의 집적도를 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다. 이로 인하여 반도체소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체소자의 고집적화가 이루어질수록 캐패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.

도 1은 종래 기술에 따른 플래시 메모리 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

도 1을 참조하면, 반도체 기판(10) 상에 제1 절연막(11), 및 제1 도전막(12)을 순차적으로 적층하여 형성한다. 이 후, 통상적인 소자 분리 공정을 이용하여 소자 분리막(13)을 형성한다. 이 후, 소자 분리막(13)을 포함한 제1 도전막(12) 상에 유전체막(14)을 형성하고, 제1 도전막(12)이 노출되는 콘택홀(15)을 형성한다. 이 후, 콘택홀(15)을 포함한 유전체막(14) 상에 제2 도전막(16), 및 금속층(17)을 순차적으로 적층하여 형성한다.

상술한 플래시 메모리 소자의 캐패시터는 금속층(17)을 통하여 전원 전압이 인가되고, 반도체 기판(10)에 접지 전압이 인가되어 제1 절연막(11)으로 인하여 전기적으로 분리된 반도체 기판(10)과 제1 도전막(12)에 의해 정전 용량을 갖는 캐패 시터가 형성된다.

현재 플래시 메모리 소자는 고전압을 많이 사용함으로 캐패시터 영역이 많이 사용되며, 소자의 액티브 영역의 한쪽 길이가 10㎛를 넘지 않게 형성됨으로 캐패시터 용량을 더욱 증가시키기 어렵고, 소자의 집적도도 감소하게 된다.

본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 제1 절연막과 제1 도전막을 순차적으로 형성하여 제1 캐패시터를 형성하고, 상기 제1 도전막 상에 제2 절연막 및 제2 도전층을 순차적으로 적층하여 제2 캐패시터를 형성함으로써, 면적의 증가 없이 다수의 캐패시터를 형성하여 소자의 집적도를 개선시킬 수 있는 반도체 소자의 캐패시터 및 그것의 제조 방법을 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 소자의 캐패시터는 접지 전압과 연결된 반도체 기판 상에 제1 절연막, 및 제1 도전막이 순차적으로 적층된 제1 캐패시터, 및 상기 제1 도전막, 제2 절연막, 및 제2 도전막이 순차적으로 적층된 제2 캐패시터를 포함하며 상기 제1 도전막은 상기 제2 절연막을 관통하여 연결된 도전층과 전기적으로 연결된다.

상기 제1 도전막, 제2 절연막, 및 제3 도전막이 순차적으로 적층된 제3 캐패시터를 더 포함하며, 상기 제3 도전막은 상기 제2 도전막과 전기적으로 분리된다.

상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 서로 다른 전원 전압이 인가되며, 상기 제1 절연막은 산화막으로 형성하며, 상기 제2 절연막은 유전체막으로 형성하며, 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 폴리 실리콘막으로 형성된다.

본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법은 반도체 기판 상에 제1 절연막, 제1 도전막, 및 제2 절연막을 순차적으로 형성하는 단계와, 상기 제2 절연막을 식각하여 상기 제1 도전막이 노출되는 콘택홀을 형성하되 상기 콘택홀은 상기 제2 절연막의 양단부 중 일단부와 가깝게 형성하는 단계와, 상기 콘택홀을 포함한 상기 제2 절연막 상에 제2 도전막을 형성하는 단계, 및 상기 제2 도전막을 식각하여 상기 콘택홀을 포함한 상기 제2 도전막과 상기 콘택홀을 포함하지 않는 상기 제2 도전막을 전기적으로 분리시키는 단계를 포함한다.

상기 제2 도전막을 전기적으로 분리시키는 단계 이 후, 상기 콘택홀을 포함하지 않는 상기 제2 도전막을 식각하여 전기적으로 분리된 두개의 상기 제2 도전막으로 형성하는 단계를 더 포함한다.

상기 반도체 기판에는 접지 전압이 인가되며, 상기 콘택홀을 포함한 상기 제2 도전막에는 제1 전원 전압이 인가되며, 상기 콘택홀을 포함하지 않는 두개의 상기 제2 도전막 각각에는 제2 전원 전압 및 제3 전원 전압이 인가된다.

상기 제1 절연막은 산화막으로 형성하며, 상기 제2 절연막은 유전체막으로 형성하며, 상기 제1 도전막, 상기 제2 도전은 폴리 실리콘막으로 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2 내지 도 4b는 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.

도 2를 참조하면, 반도체 기판(100) 상에 제1 절연막(101), 및 제1 도전막(102)을 순차적으로 형성한다. 제1 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 제1 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 제1 절연막(101), 및 제1 도전막(102)은 플래시 메모리 소자의 메모리 셀 형성 공정시 형성되는 터널 절연막, 및 플로팅 게이트용 도전막을 형성할 때 플래시 메모리 소자의 주변 회로 영역에 형성하는 것이 바람직하다.

이 후, 소자 분리 영역 상에 형성된 제1 도전막(102), 및 제1 절연막(101)을 순차적으로 식각한 후, 노출되는 반도체 기판(100)을 식각하여 소자 분리용 트렌치를 형성한다. 이 후, 소자 분리용 트렌치를 절연막으로 매립하여 소자 분리막(103)을 형성한다.

도 3을 참조하면, 소자 분리막(103)을 포함한 전체 구조 상에 제2 절연 막(104)을 형성한다. 제2 절연막(104)은 메모리 셀 형성 공정시 형성되는 유전체막으로 형성하는 것이 바람직하다. 이 후, 제1 도전막(102) 상에 형성된 제2 절연막(104)의 소정 영역을 식각하여 제1 도전막(102)의 소정 영역이 노출되는 콘택홀(105)을 형성한다. 콘택홀(105)은 제1 도전막(102)의 양단부 중 일단부가 노출되도록 형성하는 것이 바람직하다.

도 4a를 참조하면, 콘택홀(105)을 포함한 제2 절연막(104) 상에 제2 도전막(106), 및 금속층(107)을 순차적으로 적층하여 형성한다. 제2 도전막(106)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 제2 도전막(106), 및 금속층(107)은 메모리 셀 형성 공정시 형성되는 콘트롤 게이트용 도전막 및 금속 게이트층으로 형성하는 것이 바람직하다.

이 후, 금속층(107), 및 제2 도전막(106)을 순차적으로 식각하여 제1 도전막(102)과 전기적으로 연결된 제2 도전막(106)과 제2 절연막(104)상에 형성된 제2 도전막(106)을 전기적으로 분리시킨다. 이 후, 도면으로 도시되진 않았지만 제1 도전막(102)과 연결된 제2 도전막(106) 및 금속층(107)에는 제1 전원 전압이 인가되고, 제2 절연막(104)과 연결된 제2 도전막(106) 및 금속층(107)에는 제2 전원 전압이 인가되도록 배선 공정을 실시한다. 이로 인하여 반도체 기판(100)과 제1 절연막(101), 및 제1 도전막(102)으로 구성된 제1 캐패시터(C1)와, 제1 도전막(102), 제2 절연막(104), 및 제2 도전막(106)으로 구성된 제2 캐패시터(C2)가 형성된다.

도 4b를 참조하면, 제2 절연막(104)상에 형성된 제2 도전막(106) 및 금속층(107)을 전기적으로 분리되도록 식각하여 양단부로 나눈다. 이 후, 도면으로 도 시되진 않았지만 양단부 중 하나의 제2 도전막(106) 및 금속층(107)에는 제2 전원 전압이 인가되고, 다른 하나의 제2 도전막(106) 및 금속층(107)에는 제3 전원 전압이 인가되도록 배선 공정을 실시한다. 이로 인하여 최종적으로 반도체 기판(100)과 제1 절연막(101), 및 제1 도전막(102)으로 구성된 제1 캐패시터(C1)와, 제1 도전막(102), 제2 절연막(104), 및 제2 전원 전압이 인가되는 제2 도전막(106)으로 구성되는 제2 캐패시터(C2), 및 제1 도전막(102), 제2 절연막(104), 및 제3 전원 전압이 인가되는 제2 도전막(106)으로 구성되는 제3 캐패시터(C3)가 형성된다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

본 발명의 일실시 예에 따르면, 반도체 기판 상에 제1 절연막과 제1 도전막을 순차적으로 형성하여 제1 캐패시터를 형성하고, 상기 제1 도전막 상에 제2 절연막 및 제2 도전층을 순차적으로 적층하여 제2 캐패시터를 형성함으로써, 면적의 증가 없이 다수의 캐패시터를 형성하여 소자의 집적도를 개선시킬 수 있다.

Claims (8)

1. 접지 전압과 연결된 반도체 기판 상에 제1 절연막, 및 제1 도전막이 순차적으로 적층된 제1 캐패시터; 및

   상기 제1 도전막, 제2 절연막, 및 제2 도전막이 순차적으로 적층된 제2 캐패시터를 포함하며;

   상기 제1 도전막은 상기 제2 절연막을 관통하여 연결된 도전층과 전기적으로 연결된 반도체 소자의 캐패시터.
2. 제 1 항에 있어서,

   상기 제1 도전막, 제2 절연막, 및 제3 도전막이 순차적으로 적층된 제3 캐패시터를 더 포함하며, 상기 제3 도전막은 상기 제2 도전막과 전기적으로 분리된 반도체 소자의 캐패시터.
3. 제 2 항에 있어서,

   상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 서로 다른 전원 전압이 인가되는 반도체 소자의 캐패시터.
4. 제 2 항에 있어서,

   상기 제1 절연막은 산화막으로 형성하며, 상기 제2 절연막은 유전체막으로 형성하며, 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 폴리 실리콘막으로 형성된 반도체 소자의 캐패시터.
5. 반도체 기판 상에 제1 절연막, 제1 도전막, 및 제2 절연막을 순차적으로 형성하는 단계;

   상기 제2 절연막을 식각하여 상기 제1 도전막이 노출되는 콘택홀을 형성하되 상기 콘택홀은 상기 제2 절연막의 양단부 중 일단부와 가깝게 형성하는 단계;

   상기 콘택홀을 포함한 상기 제2 절연막 상에 제2 도전막을 형성하는 단계; 및

   상기 제2 도전막을 식각하여 상기 콘택홀을 포함한 상기 제2 도전막과 상기 콘택홀을 포함하지 않는 상기 제2 도전막을 전기적으로 분리시키는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
6. 제 5 항에 있어서,

   상기 제2 도전막을 전기적으로 분리시키는 단계 이 후, 상기 콘택홀을 포함 하지 않는 상기 제2 도전막을 식각하여 전기적으로 분리된 두개의 상기 제2 도전막으로 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.
7. 제 6 항에 있어서,

   상기 반도체 기판에는 접지 전압이 인가되며, 상기 콘택홀을 포함한 상기 제2 도전막에는 제1 전원 전압이 인가되며, 상기 콘택홀을 포함하지 않는 두개의 상기 제2 도전막 각각에는 제2 전원 전압 및 제3 전원 전압이 인가되는 반도체 소자의 캐패시터 형성 방법.
8. 제 5 항에 있어서,

   상기 제1 절연막은 산화막으로 형성하며, 상기 제2 절연막은 유전체막으로 형성하며, 상기 제1 도전막, 상기 제2 도전은 폴리 실리콘막으로 형성하는 반도체 소자의 캐패시터 형성 방법.

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