KR20080091095A - 고 분해능 값으로 선택 및 제어하는 가변 수동 소자 - Google Patents

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Abstract

본 발명은 전자 회로에서 수동 소자의 값을 가변시키는 방법을 제공한다. 수동 소자는 기본 저항기, 캐패시터 및 인덕터에서 부터 전송 라인과 공진 캐비티와 같은 복잡한 구조에 이른다. 값 선택 및 변동성은 특정 응용의 요건에 의해 결정된 제조 프로세스의 일회 부분으로서 또는 회로 동작 동안에 동적으로 실행될 수 있다. 디지털-아날로그 변환기(DAC) 회로는 값 선택 데이터를 디지털로 입력하고, DAC의 분해능에 의거한 값 분해능으로 값 선택을 제어하는 데 이용된다. 대안적인 실시 예는 고주파 동작을 위해 제공된다.

Description

고 분해능 값으로 선택 및 제어하는 가변 수동 소자{VARIABLE PASSIVE COMPONENTS WITH HIGH RESOLUTION VALUE SELECTION AND CONTROL}
관련된 출원의 교차 참조
본 출원은 2005년 11월 7일에 제출되었으며 본원에서 그 전체가 참조로서 인용되는 미국 특허 가출원 번호 제60/734,516호의 이점을 주장한다.
본 특허 문헌의 명세서 중 일부는 저작권 보호를 실시하는 제재(material)를 포함한다. 저작권의 소유주는 그것이 특허청의 특허 파일 또는 기록에 드러나 있는 바와 같이 어느 누군가에 의한 특허 문헌 또는 특허 명세서의 복사 재생산에 어떠한 이의도 없지만, 한편으로는 모든 저작권을 보유한다.
분야
본 발명의 시스템은 가변, 수동 전자 소자(variable, passive, electronic components)의 분야에 관한 것이다.
전자공학의 역사를 통해서 볼 때, 고정된 값의 수동 소자의 존재와 관련된 고유의 특성 및 중요성은 회로 성능에 영향을 주어 왔다. 특성은 소자 공차(component tolerances), 공차 증진(tolerance build-up), 고정밀 소자의 사용에 따른 비교적 높은 비용, 정밀 제어 또는 정밀하게 설정된 소자 값 또는 성능 특성을 제공하기 위한 회로기기 추가, 및 소자의 노화, 동작 이력 및 환경적 조건의 변화에 의해 생성되는 소자 값 또는 성능의 변화를 포함한다.
도 1은 가변 저항기(R100), 가변 커패시터(C100) 및 가변 인덕터(L100)의 형태인 이상적 솔루션을 예시한다. 이들 소자는, 속성 면에서, 그들이 대신하되 그 값이 광범위하게 변화하는 동작 조건에서 거의 계획한 대로의 성능을 제공하도록 조절될 수 있는 현재의 수동 소자와 견줄 만하다. 가변성(variability)은, 제조 프로세스의 일부분이거나 실제 동작 중에 동적으로 사용될 수 있으며, 이는 개별적인 사건마다 결정될 것이다. 예시된 한 가지 유용한 애플리케이션은, 전송 라인 구조(TL100)에 대한 매칭된 복잡한 종단(Z100)을 제공하는 것과 관련된다.
가변 수동 소자의 사용과 관련한 이점을 오랜 동안 인식한 결과, 본 분야를 이용하여 이 특성을 제공하기 위한 기법이 개발되어 왔다. 이 기법의 유효성은 일반적으로 주파수 또는 전력 레벨과 같은 제한된 범위의 동작 조건에서 특정 유형의 소자로 제한된다. 본 분야에서 디지털 방식으로 제어되는 가변 저항기의 일례는 도 2a에 도시된다. 스위칭된 저항기 네트워크는 제어 FET와 함께 사용되어, 하나 이상의 FET를 "온 상태(on)"로 변환하여 저항기를 병렬로 배치하고 그에 의한 조합의 유효 저항 값을 감소시키게 한다. 저항기 네트워크는 체인 내의 원치 않는 저항기들을 단락시키는데 사용되는 하나 이상의 FET를 갖는 직렬 구조로서 보다 빈번 하게 구현된다. 저항기의 경우, 값 선택 제어는 직렬 접속보다 훨씬 간단하다. 스위칭된 커패시터 구조는 전형적으로 병렬 네트워크로서 구현되어, 값 선택 제어를 한번 더 단순화시킨다.
가변 값 소자의 다른 구현은 일반적으로 그 기능을 구현하지만 회로에 대해 상당한 영향을 미치거나 제한적인 성능을 가질 수 있다. 도 2b는 가변 저항기로서 FET의 채널 저항의 사용을 예시한다(저항기(R206)는 가변적이어서 몇몇 형태의 게이트 전압 제어를 포함한다). 이러한 방안의 바람직하지 못한 특성 중에는 상당한 수의 사용되지 않는 소자 및 FET 스위치의 특성이 존재한다. 값이 선택된 경우에는, 일반적으로 많은 사용되지 않는 소자가 존재한다. 이것은 일반적으로 집적된 저항기 네트워크에 대해서는 중요한 문제가 아니지만, 스위칭된 커패시터 네트워크는 큰 값을 구현하는 데 개별적인 커패시터(discrete capacitors)를 요구하게 되어, 비용을 추가시키고 회로기기를 동작시키는 데 사용될 수 있는 회로 기판 영역을 사용하게 한다.
스위치 FET는 또한 상당한 문제점을 나타낼 수 있다. 칩 면적 이용을 최소화하기 위해 소형으로 유지되는 경우, 그들은 온도에 따른 그들의 급속한 저항 증가에 의해 심화되는 상당한 저항(도 2b의 회로에 의해 심지어 보다 큰 수준으로 겪는 민감도)을 갖는 경향이 있다. FET가 저항을 감소시키도록 확장되는 경우, 그들은 보다 큰 면적을 소모한다. 어느 방향이든, 스위칭된 디바이스의 수(4-비트는 일반적으로 조우하는 최대값인 8-비트와 함께 가장 보편적이다)를 최소화시켜서 소자 값의 분해능(resolution)을 제한하고자 하는 동기(an incentive)가 존재한다.
도 2c는 제어되는 가변 커패시터의 기능을 제공하는 가변 다이오드를 예시한다. 구현은 DC 제어 전압 및 DC 절연을 필요로 한다. 용도는 일반적으로 역 접합 바이어스(reverse junction bias) 하에서 소형 다이오드 커패시턴스가 회로 동작에 적절한 값을 산출하는 RF 애플리케이션으로 제한된다.
인덕터는 주로 자기 코어 물질 주위에 감겨져 있기 때문에 가변성을 구현하기가 특히 곤란한 소자이다. 코어 물질과 권선 사이의 기하학적 관계를 수정하면 인덕턴스 조절 기능이 제공된다. 그러나, 조절 기능은 일반적으로 기계적 세팅으로서, 대체로 실시간 조절은 비현실적이며 특히 고주파에서 그러하다.
소자 값 가변성의 구현과 관련된 중요한 문제는, (속성 면에서 제 1 순위이거나 또는 기생인) 소자 값의 함수인 에너지 저장이다. 소자 값의 변경은 전형적으로 특정 유형의 수동 소자와 관련된 저장 메커니즘 내부로 또는 그로부터 에너지를 이동시켜서 회로 동작 속도를 상당히 제한하는 것을 포함한다. 많은 애플리케이션의 경우, 상당한 에너지 전달을 요구하지 않은 채 명백한 소자 값을 변경할 수 있다는 것은 매우 유익할 것이다.
따라서 일반적인 수동 소자에 대해 저렴한 고-분해능 값 변화를 구현하는 것은 매우 바람직할 것이다.
본 발명의 시스템은, 수동 소자를 통해서 흐르는 전류를 검출하고, 수동 소자의 값이 그것의 실제 값 또는 고정된 값으로부터 변환하는 것처럼 보이도록 추가 전류를 발생시키거나 감소시키는 수단을 제공하는 전자 디지털-아날로그 변환기(DAC) 회로이다. 용어 "고정된 값(fixed value)"은, 환경 조건 또는 회로 애플리케이션의 조건에 따라 수동 소자 값이 변화하지 않음을 의미하거나 또는 시작 공차 변화를 포함하는 것으로 의도된 것은 아니다. 용어 "고정된 값"은, 불변이라기보다는, 특정 회로 내에서 및 소자가 동작하는 실제 환경 조건 하에서 소자의 순간 실제 값(또는 소자 특성)을 의미한다.
본 발명의 시스템은 피드백을 채용하여, 추가 전류가 수동 소자를 통해서 흐르는 전류를 추적하게 한다. DAC는 추가 전류의 소스로서 기능하고 그것을 직접 공급하거나, 외부 전류 구동 회로에 대한 기준으로서 기능한다. DAC로의 디지털 입력은 DAC의 이득을 설정하도록 기능하며, 그에 의해 등가의 가변 소자 값의 고-분해능 조절을 제공한다. 24-비트 이상의 분해능은, 분해능이 각각의 특정 애플리케이션 내의 조합된 DAC 동작 주파수와 해상도에 의해 주로 제한되는 경우에 구현될 수 있다.
하나 이상의 실시예에서, 본 발명의 시스템은 전자 회로 내에 고정된 값의 수동 소자에 연결되고, 그에 의해서 본 발명의 시스템의 동작은 고정된 값의 수동 소자의 변경된 값에 의해 생성될 동작과 실질적으로 등가인 전자 회로에 의한 동작을 생성한다.
본 발명의 시스템의 하나 이상의 실시예에서, 고정된 값의 수동 소자의 값은 선형 성분이다.
본 발명의 시스템의 하나 이상의 실시예에서, 고정된 값의 수동 소자의 값은 비선형 성분이다.
본 발명의 시스템의 하나 이상의 실시예에서, 고정된 값의 수동 소자는 반도체 접합 커패시턴스와 같은 수동 소자의 특성이다.
본 발명의 시스템의 하나 이상의 실시예에서, 트랜스임피던스 증폭기(a transimpedance amplifier)는 고정된 값의 수동 소자를 통과하는 전류를 감지한다.
본 발명의 시스템의 하나 이상의 실시예에서, 트랜스임피던스 증폭기의 출력단은 DAC 전압 기준 입력단에 연결된다.
하나 이상의 실시예에서, 본 발명의 시스템은 고정된 값의 수동 소자와 직렬인 전류 감지 저항기를 포함한다.
본 발명의 시스템의 하나 이상의 실시예에서, 전류 감지 저항기로부터의 피드백 신호는 DAC 전압 기준 입력단에 연결된다.
하나 이상의 실시예에서, 본 발명의 시스템은, 고정된 값의 수동 소자와 전류 감지 저항기의 직렬 조합을 한정하는 회로 노드로부터의 전류를 직접적으로 발생시키거나 감소시키는 DAC를 포함한다.
하나 이상의 실시예에서, 본 발명의 시스템은 고정된 값의 수동 소자와 전류 감지 저항기의 직렬 조합을 한정하는 회로 노드로부터의 전류를 발생시키거나 감소시키는 외부 구동 회로기기에 기준 전류를 제공하는 DAC를 포함한다.
하나 이상의 실시예에서, 본 발명의 시스템은 접지에 접속된 전류 감지 저항기를 구비하는 션트 수동 소자를 구동하기 위해 단일 출력단 및 단측 전류 감지부(single sided current sense)를 구비한 외부 구동 회로기기를 포함한다.
하나 이상의 실시예에서, 본 발명의 시스템은 플로팅 전류 감지 저항기(floating current sense resistor)를 구비하는 직렬 수동 소자를 구동하기 위해 차동 출력단 및 차동 전류 감지부를 구비한 외부 구동 회로기기를 포함한다.
하나 이상의 실시예에서, 본 발명의 시스템은 차동 입력단 및 차동 출력단을 갖춘 하나 이상의 출력 전류 증폭기를 포함하는 고 전류 애플리케이션용 외부 구동 회로기기를 포함한다.
본 발명의 시스템의 하나 이상의 실시예에서, 고정된 값의 수동 소자는 전송 라인, 공진 캐비티(resonant cavity), 슬롯형 라인(slotted line), 스터브 튜너(stub tuner), 도파관 또는 안테나와 같은 분산형 구조체(a distributed structure)이다.
본 발명의 시스템의 하나 이상의 실시예에서, 하나 이상의 DAC는 단일 쌍의 노드로부터의 전류 주입 또는 제거를 제어한다.
본 발명의 시스템의 하나 이상의 실시예에서, 전류 감지 피드백은 전류 감지 피드백에 응답하여 전류가 주입되지도 않고 제거되지도 않은 노드들 사이에 접속된 수동 소자로부터 취해진다.
본 발명의 시스템의 하나 이상의 실시예에서, 본 발명의 시스템은 고정된 값의 2개 이상의 수동 소자들 사이에 연결되는 신호를 제공한다.
하나 이상의 실시예에서, 본 발명의 시스템의 하나 이상의 가변 소자는 그 회로가 트래킹 필터(a tracking filter)로서 기능하도록 주파수 함수에 따라 변화한다.
도 1은 본 발명의 시스템의 다양한 실시예에 의해 구현될 수 있는 다수의 가변 수동 소자를 도시한 도면.
도 2a는 스위칭형 저항 회로의 회로도.
도 2b는 가변 저항기를 형성하는 FET의 회로도.
도 2c는 가변 캐패시터를 형성하는 버랙터 다이오드의 회로도.
도 3a는 고정값 직렬 저항기의 회로도.
도 3b는 고정값 접지로의 분로저항기의 회로도.
도 3c는 본 발명의 시스템의 전류 감지 기능부의 저항기 실시예를 포함하는 도 3a의 저항기의 회로도.
도 3d는 본 발명의 시스템의 전류 감지 기능부의 저항 실시예를 포함하는 도 3b의 저항기의 회로도.
도 3e는 고정값 저항기를 고정값 캐패시터로 대체한 도 3c의 회로의 회로도.
도 3f는 고정값 저항기를 고정값 캐패시터로 대체한 도 3d의 회로의 회로도.
도 3g는 본 발명의 시스템의 일실시예의 기능적인 블럭도.
도 3h는 플로팅 전류 감지 저항기를 갖는 본 발명의 시스템의 일실시예의 기능적인 블럭도.
도 3i는 제로 임피던스 전류 감지부를 포함하는 본 발명의 시스템의 바람직한 실시예의 기능적인 블럭도.
도 3j는 도 3i에 도시된 트랜스임피던스 증폭기 기능부의 간략화된 회로도.
도 4a는 출력 신호 진폭을 제어하기 위해 가변 소자 값의 사용을 도시하는 회로도.
도 4b는 도 4a에 도시된 소자 변동성을 구현하기 위한 수단을 예시하는 회로도.
도 4c는 도 4b에 도시된 소자 변동성의 구현을 위한 다른 수단을 도시한 회로도.
도 5a는 본 발명의 시스템의 단일 출력 실시예의 회로도.
도 5c는 본 발명의 시스템의 다른 출력 실시예의 회로도.
도 6은 본 발명의 시스템의 가변 저항기의 기능적인 블럭도.
도 7은 교류 공급 극성을 갖는 본 발명의 시스템의 가변 저항기의 실시예의 기능적인 블럭도.
도 8은 미세 조정 능력을 갖는 본 발명의 시스템의 가변 저항기의 실시예의 기능적인 블럭도.
도 9는 본 발명의 시스템의 고 전류의 가변 저항기 실시예의 기능적인 블럭도.
도 11은 제 2 수동 소자로부터 제 1 가변 수동 소자로 개방 루프 신호 결합을 예시하는 본 발명의 시스템의 기능적인 블럭도.
도 12는 본 발명의 시스템의 추적 필터 실시예의 RF 주파수 특성을 도시한 도면.
도 13은 본 발명의 시스템의 추적 필터 실시예의 IF 주파수 특성을 도시한 도면.
도 14는 종래의 필터를 이용하는 일반적인 수신기 시스템의 기능적인 블럭도.
도 15는 본 발명의 시스템의 복수의 추적 필터 실시예로 구현되는 도 14의 일반적인 수신기 시스템의 기능적인 블럭도.
본 발명의 시스템은 고분해능의, 디지털 값을 선택하고 제어하는 가변 수동 소자에 관한 것이다. 이하의 설명에서는, 시스템의 실시예를 보다 상세히 설명하기 위해 많은 세부 사항을 개시한다. 그러나, 당업자라면 시스템이 이들 특정 세부사항 없이도 실시될 수도 있다는 것을 분명히 알 수 있을 것이다. 다른 예에서는, 시스템을 불명료하게 하지 않기 위해 잘 알려져 있는 특징들은 설명하지 않는다. 특별한 언급이 없는 한, 공통 참조부호로 표시된 공통 소자 및 접속부는 각 회로에서 유사한 방식으로 기능한다.
본 발명의 시스템은 수동 소자의 겉보기 값(apparent value)을 동적으로 변화시키는 능력을 아날로그 및 혼합 신호 전자 회로에서 넓은 범위로 이들 수동 소자가 결합되어 있는 회로에 제공하는 디지털-아날로그 변환기 회로이다. "고정값(fixed value)"이란 용어는 소자의 값이 동작 조건 또는 환경 조건에 따라 변하지 않는다는 것을 의미하는 것이 아니라, 회로 내에서 동작하는 동안 시스템의 동작이 그 겉보기 값을 변경시키지 않는 소자의 값을 나타낸다. "수동 소자(passive component)"란 용어는 별도의 수동 부분 또는 다이오드, 바이폴라 접합 트랜지스터, FET 등과 같은 다른 소자의 수동 특성을 나타낸다. 수동 소자는 선형 또는 비선형일 수도 있다.
본 시스템을 구현하는데 있어서 고려할 사항은 수동 소자가 접지된 하나의 단자(또는 플로팅 기준 또는 리턴 노드)를 갖는지의 여부이다. 접지된 소자는 통상적으로 임의로 접속된 수동 소자보다 구현하는데 있어 선택의 폭이 넓기 때문에 가변하기가 더 쉽다.
본 발명의 시스템의 일실시예는 겉보기 값이 변하는 고정값 수동 소자를 통해 흐르는 전류를 감지하는 수단이다. 전류 감지 수단의 일례로는 수동 소자와 직렬로 배치된 전류 감지 저항기가 있는데, 이 때 작은 값이 추가된다. 도 3a 내지 3f는 수동 소자의 여러 구성 중 일부를 도시한 것으로, 이들 각각은 직렬로 추가된 전류 감지 저항기를 구비하고 있다.
본 발명의 시스템의 일례는 도 3g에 도시되어 있다. DAC(310)는 전압 기준 입력부(VREF)를 갖는 전류 출력부(DAC)이다. 전류 감지 저항기(320)는 고정값 수동 소자(330)와 직렬로 배치되어 있다. 저항기(320) 양단의 전압은 수동 소자(320)를 통과하는 전류를 나타내고 DAC(310)의 기준 입력부에 인가된다. DAC 기준 증폭기의 대역폭 내에서, 출력 전류는, 고정값 수동 소자를 통하는 것과 마찬가지로, 시간의 함수와 동일한 특징적인 형상을 유지한다. 따라서, DAC의 출력은 수동 소자(330)와 동일한 유형으로서, 수동 소자(330)와 병렬로 배치된 고정값 수동 소자와 등가이다. "추가된 병렬 소자"의 값은 DAC 디지털 입력 설정에 의해 DAC 출력 전류를 스케일링함으로써 결정된다. 일부 응용에 있어서, 고정값 소자의 겉보기 값은 일부 주파수까지 인트라사이클(intra-cycle)로 변경될 수 있다.
도 3g에 도시된 바와 같이, DAC 출력은 감지 저항기를 통해 흐르는 포지티브 전류와 동일한 방향으로 포지티브 DAC 출력 전류가 흐르도록 교차결합된다. 수동 소자가 캐패시터이면, 도시된 구성은 캐패시터가 값이 더 커 보이게 한다. 수동 소자가 저항기 또는 인덕터이면, 겉보기 병렬 조합은 더 작은 값이 될 것이다. DAC의 포지티브 및 네거티브의 출력이 교환되면, 도 8에 도시된 바와 같이, 캐패시터 값은 겉보기에 감소하고 저항기 또는 인덕터의 값은 증가할 것이다. 따라서, 본 발명의 시스템은 쉽게 네거티브의 성분 값을 생성할 수 있다. 값의 변화는 본래 동적이며 에너지 저장을 제공하지 않는다.
도 3h는 플로팅 전류 감지 저항기를 구비한 다른 실시예를 도시한 것이다.
도 3g의 실시예는 통상적으로 접지되는 소자들에 사용된다. 접지되지 않은 소자와 함께 사용하는 일실시예는 아래에 논의한다. 수동 소자(330)와 직렬로 임의의 저항기를 추가하면 일부 응용에서 회로의 성능에 영향을 미칠 수 있다. 다른 예는 아래의 트랜스임피던스 증폭기 전류 감지 실시예에서 논의한다. 또한, DAC는 통상 이러한 유형의 응용을 위해 설계되지 않고, DC 전압 기준을 사용하여 동작한다. 그 결과, 기준 입력 증폭기의 대역폭이 제한될 수 있다(약 500 KHz). 그러나, 일부 보다 새로운 DAC에서는 이 대역폭이 10 MHz이다. 플로팅 소자에 대한 실시예는 기준 증폭기 대역폭 한계를 회피하고 RF 주파수에서 본 발명의 시스템을 구현하기 위한 직접적인 수단을 제공한다.
트랜스임피던스 증폭기 전류 감지 실시예(Tranimpedance Amplifier Current Sense Embodiment)
도 3i 및 3j는 접지로의 분로 소자에서 전류를 감지하는 방법을 도시한다. 트랜스임피던스 증폭기의 대역폭 내에서, 수동 소자의 단자가 가상 접지되어 있는 동안 전류가 감지된다. 트랜스임피던스 증폭기를 사용하면 전류 감지 저항기에 의한 성능 저하 또는 쉽게 정정가능하거나 정정가능하지 않은 DAC 기준 증폭기와 관련된 임의의 오프셋 전압이 회피된다.
광대역 트랜스임피던스 증폭기는 적절히 설계된 피드백으로 구현될 수 있다. 사용자에 의한 외부 피드백 선택으로 DAC 집적 회로에 집적된 트랜스임피던스 증폭기 회로를 갖는 것이 바람직하다. 도 3j는 트랜스임피던스 증폭기(350)의 일실시예를 도시한 것이다.
가변 소자 등가 회로(Variable Component Equivalent Circuit)
도 4a는 가변 소자를 사용하고 구현하는 한 방법을 개략적으로 도시한 도면이다. VSOURCE1은 노드(N401)에서 임의의 출력 파형을 생성하는 전압원이다. 노드(N402)에서의 출력 전압(VO)은 노드(N401)에서의 전압의 진폭이 감소되었음을 나타낸다. 진폭 감소는 노드(N401)를 노드(N402)에 연결하는 저항기(R401)로 이루어진 저항 분할 회로와 노드(N402)를 접지시키는 저항기(R402 및 R403)의 병렬 조합으로 이루어진 등가 저항에 의해 이루어진다. 저항기(R402)는 가변적이고, 저항기(R401 및 R403)의 값의 변화를 보상하는데 사용되며, 따라서 원하는 노드(N401 및 N402)에서의 전압비를 제공한다. 저항기(R402)를 통해 흐르는 전류는 IR402이다.
노드(N401 및 N402)에서의 전압의 비를 유지하기 위한 등가 회로가 도 4b에 도시되어 있다. 제 2 전압원(VSOURCE2)은 노드(N403)를 접지시키고 저항기(R404)와 직렬로 접속되며, 저항기(R404)는 노드(N403)를 노드(N402)에 연결한다. 전압원(VSOURCE2) 및 저항기(R404)는 함께 동작하며, 따라서 저항기(R404)를 통한 전류가 IR402이고, 이는 도 4a의 저항기(R402)를 통해 흐르는 전류와 같다. 따라서, 전압원(VSOURCE2) 및 저항기(R404)의 조합은 가변 저항기(R402)와 기능이 동일하다. 통상적으로, 전압원(VSOURCE2)은 가변적이고, 저항기(R404)의 값은 고정된다.
도 4c는 도 4b에 도시된 회로의 다른 표현이다. 전류원(ISOURCE2)은 노드(N402)를 접지시키고 전압원(VSOURCE2)과 저항기(R404)의 조합을 대체한다. 공급된 전류는 IR402이며 전류원은 도 4a의 가변 저항기(R403)와 기능이 동일하다. 도 3g, 3h, 3i, 6, 7, 8, 10 및 11에 도시된 실시예에 있어서, 전류원(ISOURCE2)은 전류 출력(DAC)으로부터의 출력에 의해 직접 제공된다. 도 9에 도시된 실시예에 있어서, 전류원(ISOURCE2)은 전류 출력(DAC) DAC(310) 및 전류 증폭기(900A)의 조합에 의해 제공된다.
일반적인 수동 소자 값 선택을 위한 실시예(Embodiment for Generic Passive Vomponent Value Selection)
전술한 바와 같이, 현재 이용가능한 DAC는 흔히 도 3g에 도시된 실시예 및 도 3i에 도시된 트랜스임피던스 증폭기 실시예에 대해 사용이 제한된다. 이는 아날로그 기준 입력의 제한된 대역폭 때문일 수 있다. 일부 장치는 수 MHz의 기준 대역폭을 갖지만, 대부분은 대략 500 KHz으로 제한된다. 본 시스템에서, 이것은 오디오 응용 등으로 그 이용이 제한된다.
도 5a 및 5c에 도시된 실시예는 DAC 기준 제한을 회피하면서 최고 레벨의 속도 및 성능을 구현하기 위한 실시예를 나타낸다. 이들 실시예는 차동 증폭기의 이득을 설정하기 위한 구성에 DAC를 사용한다. 차동 증폭기는 입력 소자 또는 감지 소자로서 기능한다.
도 5a는 접지로의 분로에 소자들과 함께 사용하기 위한 싱글엔드 버전(single-ended version)을 도시하고 있다. 도 5c는 2 개의 임의의 회로 노드 사이의 소자들과 함께 사용하기 위한 보다 일반적인 더블 엔드형 회로(double-ended circuit)를 도시하고 있다. 도 5c의 회로는 도 5a에 도시된 회로 대신에 그라운드 기준과 함께 사용될 수 있다. 이들 구성들 모두는 기준 입력에 대해 제한된 대역폭을 갖는 문제를 회피하는 부가적인 이점을 갖는다. 이들 각각은 표준 DAC가 DC 기준 레벨(일반적으로는 그라운드)과 함께 사용될 수 있게 하는 고속의 차동 증폭기 입력 회로를 갖는다. 도 5a에 도시된 구성은 도 5c의 구성의 단일 출력 방식이다.
고 전류 실시예(High Current Embodiment)
기준 입력의 제한된 대역폭 외에, DAC를 사용하는데 있어서 다른 문제는 제 한된 가능 출력 전류이다. 많은 다양한 소자 응용예는 단순히 대부분의 DAC에서 통상의 최대 출력인 20 밀리암페어보다 더 높은 전류 레벨을 요구한다. 전류 용량 문제에 대한 한가지 해결책은 DAC의 가능 전류 출력을 단순히 증가시키는 것이다. 그러나, 이 방법은 DAC 집적 회로의 특성 및 구현과 그 기능에 영향을 미치기 전까지의 한정된 증가분을 획득하는데에만 사용될 수 있다. 그렇지만, 가변 소자 값은 저전력 디지털 처리 및 통신 응용분야에서와 같이 고 전류 전력 회로에서 유용할 수 있다.
일반적인 해결책은 도 9에 도시된 바와 같은 제어 DAC의 출력에 차동 전류 증폭기를 추가하는 것을 수반한다. DAC(310)의 포지티브의 출력은 차동 전류 증폭기(900A)의 포지티브의 입력에 결합된다. DAC(310)의 네거티브의 출력은 차동 전류 증폭기(900A)의 네거티브의 입력에 결합된다. DAC(310)의 포지티브의 출력은 노드(N301)에서 저항기(R602)에 결합된다. DAC(310)의 네거티브의 출력은 노드(N300)에서 접지에 결합된다. 이전의 구성에 의하면, DAC(310)에 대한 디지털 입력에 대해 대응하는 변경이 행해지는 한, 전류 증촉기(300A)의 출력은 노드(N301)에 결합된 네거티브의 출력 및 노드(N300)에 결합된 포지티브의 출력과 교체될 수 있다.
고 전류 애플리케이션에 대해, 전류 증폭기(300A)의 사용이 요구될 수 있다. 수 암페어 한도의 적당하게 높은 전류 애플리케이션에 대해, 개별적인 전류 증폭기(300A)에 대한 필요성은 대안적인 실시예에 의해 방지될 수 있다. 이러한 대안적인 실시예의 2개의 형태는 푸시 풀 전류 미러에 의해 형성되는, 단일 고 전류 또 는 다중 저 전류 출력 회로로 구현된 도 5a 및 도 5c에 도시되어 있다. 제한된 DAC 전류 성능의 문제점을 해결하기 위한 도 5a 및 도 5c의 대안적인 실시예의 이용은 앞서 기술한 기준 입력의 제한된 대역폭의 문제점을 동시에 방지하는 추가된 장점을 갖는다.
다중 제어를 이용하는 소자 값 선택
도 11은 2개의 개별적인 DAC가 단일 소자를 가변시키는데 사용되는 구성을 도시한다. 엄밀하게 기술하면, 이러한 구성은 더 이상 동일한 유형의 수동 소자처럼 보이지 않도록 가변되는 수동 소자(330A)를 통해 흐르는 전류의 파형 형상을 변경시킨다. 이것은 수동 소자(300B)가 (330A)와 동일한 유형이면 완화될 수 있다.
이러한 구성의 이용은 통상적으로 발생되지는 않을 것이다. 이는 디지털 제어기(300)에 의해 제어된 캘리브레인션 루틴(calibration loutines)은 전형적으로 추가된 혼합 신호 회로와 동일한 결과를 달성할 수 있기 때문이다. 다중 제어의 이용은 신호를 단일 회로에 결합하기 위해 훨씬 큰 포텐셜을 갖는다.
최상의 시간 주파수 추적 회로 실시예
다양한 대안적인 회로는 상이한 주파수 신호를 생성하거나 또는 상이한 주파수 신호에 선택적으로 반응한다. 예는 가변 주파수 발진기 또는 필터이다. 실질적으로 임의의 채널 시스템은 하나 이상의 튜닝 가능한 필터를 이용한다. 튜닝은 튜닝 요소의 기계적인 움직임 또는 동적으로 추정하는 디바이스의 이용을 필요로 한다. 동적으로 추적하는 디바이스의 예는 네트워크 내의 저항기의 값에 영향을 미칠 수 있는 위상 동기 루프 또는 디바이스를 포함한다. 후자 유형의 디바이스의 예는 전송 라인 또는 캐비티(cavity)의 유효 공진 주파수를 튜닝하도록 기능하는 버랙터(varactor) 다이오드를 포함할 수 있다.
통상적으로, 인접 신호 및 잡음 소스로부터 원하는 신호를 차동화하는 기본적인 문제점을 다루기 위한 다수의 방법이 행해져 왔다. 도 12는 통과 대역 내의 신호를 도시한다. 이러한 조건 하에서는, 신호 대 잡음 비가 양호하며 표준 프로세싱 방법이 적당하다. 도 13은 3개의 ac 신호로 간략화된 보다 전형적인 상황을 도시한다. F1 미만의 주파수에서의 신호는 전형적으로 예외적으로 큰 상대 전력을 갖지 않는다면 문제점이 존재하지 않도록 충분히 감쇠된다. 통과 대역 내부의 2개의 나머지 신호 중에서, 원하는 신호가 2개 중 보다 작은 것이면, 선택 프로세스가 발생되거나 또는 보다 큰 것이 검출 프로세스를 점유한다.
도 14에 전형적인 선택 프로세스가 도시되어 있다. 선택은 합산 및 차이 주파수를 생성하기 위해 광대역의 증폭 및 필터링된 수신 신호를 국부 발진기 LO(1400)의 출력과 혼합함으로써 성취된다. 필터 F(1402)는 혼합기의 뒤에 있으며, 차이 주파수를 통과하고 합산 주파수를 감쇠하도록 전형적으로 설계되어 있다.
이러한 방법과 연관된 한 가지 문제점은 혼합기가 비선형 디바이스라는 사실로부터 초래된다. 간섭 신호가 충분히 크면, 혼합기에는 압축이 행해지고 보다 적은 출력 진폭이 가해져, 원하는 신호가 심각하게 감쇠된다. 이에 따라 매우 작은 신호를 조정하기 위해서는 결과적으로 능력이 감소된 혼합기가 매우 높은 IP3 성능 을 가질 필요가 있다.
도 15는 3개의 상이한 위치에서의 동적으로 튜닝 가능한 필터의 실시예를 도시한다. 전체 시스템 통과 대역을 통상적으로 전송하는 협대역 필터에 비해, 입력 필터(F1500 및 F1501)를 형성하는 성능은 다른 신호/잡음 소스로부터의 간섭을 실질적으로 감소시킨다. 예를 들어, 추적 필터가 통상의 통과 대역의 10%의 대역폭을 가지면, 추적 필터의 통과 대역 내부의 원하는 신호 전력 대비 "잡음"의 전력은 전형적으로 10배 감소되는데, 이는 예를 들어 전형적으로 폭주된 셀 폰 대역을 가정한 것이다. 이것은 IP3 요건을 현저하게 감소시키고, 인터모듈레이션 생성물(ㅑintermodulation product)을 감소시키며, 양호한 감도의 저 진폭 신호를 허용한다. 혼합기 다음에 있는 추적/조정 가능한 필터를 이용하면 제조 프로세스와 연관된 소자 변동이 현저하지 않을 정도로 감소될 수 있으므로, 보다 좁은 대역 통과를 허용한다.
2개의 오프셋 IP 주파수를 이용하는 캐스케이드형 이중 변환 프로세스는 선택도를 증가시키는데 통상 사용된다. 캐스케이드형 선택과 함게 사용되는 동적으로 조정 가능한 필터는 실질적으로 도 15에 도시된 바와 같은 기본적인 방법 이상으로 신호 대 잡음 비를 향상시킨다. 명확하게 이들은 이러한 시스템의 주파수 특성을 필터링하거나 또는 달리 수동 조작하는데 다수의 반응성 네트워크가 이용된다. 후술하는 설명은 대부분의 간단하고 용이하게 구현된 형태의 조정 가능한 필터, 접지 기준형 병렬 L-C 네트워크에 대해 초점이 맞추어질 것이다.
필터에 대한 특정의 임피던스를 유지하기 위해, L 및 C 소자는 독립적으로 제어되어야 한다. 일반적으로, 이것은 2개의 DAC 및 2개의 피드백 네트워크의 사용을 필요로 한다. 두 가지 유형의 반응성 소자를 감지하여 제어함으로써 네트워크의 중심 주파수 및 임피던스를 동시에 제어하는 것이 가능하며, 그에 따라 대역 내의 임의의 특정 주파수에서 조정 가능한 주파수 및 임피던스 제어가 허용된다. 특수한 경우에, 2개의 감지 제어 전류는 단일 전류 버퍼에 의해 공통 노드로 피드백될 수 있다.
다른 실시예는 개별적인 L 또는 C 이외의 소자 네트워크의 성능에 영향을 미치는 피드백 회로 및 단일의 DAC를 이용한다. 직렬 LC 탱크 회로의 경우, 하나의 노드는 AC 접지되고 다른 노드에 신호가 인가된다. 이러한 회로는 간단한 노치 필터로서 기능한다. 모든 소자가 이들과 연관된 기생 저항을 갖고 이러한 예가 2개임은 잘 알려져 있다. 전체 필터에 DAC 및 피드백 시스템을 적용하면 개별적인 요소 값이 가변되지 않고 네트워크의 공진 주파수에 영향을 주지 않으며 네트워크의 유효 기생 저항이 감소된다. 이에 따라, 매우 높은 언로드된 Q 및 네트워크 시스템에 대한 낮은 삽입 손실로 결과한다. 낮은 손실 및 높은 Q로 인해 보다 좁은 필터 대역폭이 사용될 수 있으며 크게 냉각된 회로, 보다 낮은 열 잡음 및 보다 큰 주파수 선택도와 연관된 장점의 일부를 또한 제공할 수 있다. 이러한 구조는 보다 복잡한 네트워크 구조에 대해 적용될 수 있어, 현재의 회로 구조에 의한 것보다 이상적인 소자의 기능에 보다 접근하게 된다.
이상과 같이, 고 해상도, 디지털 갑 선택 및 제어를 갖는 가변 수동 소자가 기술되었다.

Claims (14)

  1. 제 1 노드 및 제 2 노드 사이에 결합된 수동 소자와,
    상기 제 1 노드에 결합된 제 1 출력 및 제 3 노드에 결합된 제 2 출력과, 상기 제 2 노드에 결합된 기준 입력을 갖는 DAC와,
    상기 DAC에 결합된 제어기와,
    상기 제 2 노드 및 상기 제 3 노드 사이에 결합된 감지 저항기를 포함하는
    회로.
  2. 제 1 항에 있어서,
    상기 제 3 노드는 접지인 회로.
  3. 제 1 항에 있어서,
    상기 수동 소자는 저항기인 회로.
  4. 제 1 항에 있어서,
    상기 수동 소자는 캐패시터인 회로.
  5. 제 1 항에 있어서,
    상기 수동 소자는 인덕터인 회로.
  6. 제 1 항에 있어서,
    상기 기준 입력은 전압 기준인 회로.
  7. 제 1 항에 있어서,
    상기 제어기는 상기 DAC를 제어하는 디지털 제어기인 회로.
  8. 제 1 노드 및 제 2 노드 사이에 결합된 감지 저항기와,
    상기 제 1 노드에 결합된 제 1 출력 및 제 3 노드에 결합된 제 2 출력과, 상기 제 2 노드에 결합된 기준 입력을 갖는 DAC와,
    상기 DAC에 결합된 제어기와,
    상기 제 2 노드 및 상기 제 3 노드 사이에 결합된 수동 소자를 포함하는
    회로.
  9. 제 8 항에 있어서,
    상기 제 3 노드는 접지인 회로.
  10. 제 8 항에 있어서,
    상기 수동 소자는 저항기인 회로.
  11. 제 8 항에 있어서,
    상기 수동 소자는 캐패시터인 회로.
  12. 제 8 항에 있어서,
    상기 수동 소자는 인덕터인 회로.
  13. 제 8 항에 있어서,
    상기 기준 입력은 전압 기준인 회로.
  14. 제 8 항에 있어서,
    상기 제어기는 상기 DAC를 제어하는 디지털 제어기인 회로.
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